JPS61253550A - デ−タ処理システム - Google Patents
デ−タ処理システムInfo
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- JPS61253550A JPS61253550A JP60093696A JP9369685A JPS61253550A JP S61253550 A JPS61253550 A JP S61253550A JP 60093696 A JP60093696 A JP 60093696A JP 9369685 A JP9369685 A JP 9369685A JP S61253550 A JPS61253550 A JP S61253550A
- Authority
- JP
- Japan
- Prior art keywords
- parity
- data
- bus
- memory
- parity bit
- Prior art date
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［技術分野］
この発明は、データ処理技術さらにはパリティチェック
方式に適用して特に有効な技術に関し。
方式に適用して特に有効な技術に関し。
例えばマイクロコンピュータを構成するメモリボードに
おけるパリティチェック方式に利用して有効な技術に関
する。
おけるパリティチェック方式に利用して有効な技術に関
する。
［背景技術］
マイクロコンピュータシステムを構成する記憶装置とし
て、例えば複数個のランダム・アクセス・メモリ（以下
ＲＡＭと称する）を用いたメモリボードがある。
て、例えば複数個のランダム・アクセス・メモリ（以下
ＲＡＭと称する）を用いたメモリボードがある。
この種のメモリボードとして、パリティチェック回路を
有するものが提供されている。しかしながら、従来のメ
モリボード上のパリティチェック回路は、マイクロプロ
セッサ（以下ＣＰＵと称する）が搭載されたマスタボー
ド（もしくはＣＰＵボード）から転送されて来た記憶す
べきデータについてパリティビットを形成し、データと
ともにパリティビットを記憶する。そして、データ読出
し時に記憶したパリティビットを用いてパリティチェッ
クを行ない、パリティエラーが発生すると、エラー表示
をしたりあるいはＣＰＵに対する割込み信号を発生させ
るようにされていた。
有するものが提供されている。しかしながら、従来のメ
モリボード上のパリティチェック回路は、マイクロプロ
セッサ（以下ＣＰＵと称する）が搭載されたマスタボー
ド（もしくはＣＰＵボード）から転送されて来た記憶す
べきデータについてパリティビットを形成し、データと
ともにパリティビットを記憶する。そして、データ読出
し時に記憶したパリティビットを用いてパリティチェッ
クを行ない、パリティエラーが発生すると、エラー表示
をしたりあるいはＣＰＵに対する割込み信号を発生させ
るようにされていた。
上記のようなパリティチェック回路を備えたメモリボー
ドについては０例えば［株］日立製作所が昭和５７年１
月に発行したカタログｒ１２８にバイトダイナミックメ
モリボードＨ６８０ＤＭｉ２ ユーザーズマニュアル」
等に記載されている。
ドについては０例えば［株］日立製作所が昭和５７年１
月に発行したカタログｒ１２８にバイトダイナミックメ
モリボードＨ６８０ＤＭｉ２ ユーザーズマニュアル」
等に記載されている。
しかしながら、゛従来のマイクロコンピュータシステム
では、ＣＰＵがパリティチェックに関するサポート機能
を有していないため、マスタボードからメモリボードへ
転送されたデータあるいはその逆にメモリボードからマ
スタボードへ転送されたデータそのものについては、パ
リティチェックを行なっていなかった。そのため、バス
上のノイズ等による転送中のデータの変形を防止するこ
とはできなかった。そこで、本発明者等は、ＣＰＵにパ
リティチェックに関するサポート機能を持たせることを
考えた。
では、ＣＰＵがパリティチェックに関するサポート機能
を有していないため、マスタボードからメモリボードへ
転送されたデータあるいはその逆にメモリボードからマ
スタボードへ転送されたデータそのものについては、パ
リティチェックを行なっていなかった。そのため、バス
上のノイズ等による転送中のデータの変形を防止するこ
とはできなかった。そこで、本発明者等は、ＣＰＵにパ
リティチェックに関するサポート機能を持たせることを
考えた。
［発明の目的］
この発明の目的は、マイクロコンピュータシステムのよ
うなデータ処理システムにおいて、システムの信頼性を
向上させ得るようなデータ処理技術を提供することにあ
る。
うなデータ処理システムにおいて、システムの信頼性を
向上させ得るようなデータ処理技術を提供することにあ
る。
この発明の他の目的は、ＣＰＵがパリティチェックに関
するサポート機能を有するシステムを構成する場合にも
、有しないシステムを構成する場合にも、スイッチの切
換えによって簡単に各々に対応したパリティ処理を行な
うるようなメモリボードを提供することにある。
するサポート機能を有するシステムを構成する場合にも
、有しないシステムを構成する場合にも、スイッチの切
換えによって簡単に各々に対応したパリティ処理を行な
うるようなメモリボードを提供することにある。
この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明かにな
るであろう。
ついては、本明細書の記述および添附図面から明かにな
るであろう。
［発明の概要］
本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。
を説明すれば、下記のとおりである。
すなわち、パリティビットの形成、チェック機能を有す
るパリティ生成チェック回路に、切換手段を介してシス
テムバス上のパリティビットを入力可能にするとともに
、パリティビット記憶用のメモリには、同じく切換手段
によってシステムバス上のパリティビットまたはパリテ
ィ生成チェック回路から出力されるパリティビットのい
ずれか一方を選択的に供給して記憶できるように構成す
ることによって、切換手段を切り換えるだけで。
るパリティ生成チェック回路に、切換手段を介してシス
テムバス上のパリティビットを入力可能にするとともに
、パリティビット記憶用のメモリには、同じく切換手段
によってシステムバス上のパリティビットまたはパリテ
ィ生成チェック回路から出力されるパリティビットのい
ずれか一方を選択的に供給して記憶できるように構成す
ることによって、切換手段を切り換えるだけで。
ＣＰＵがパリティチェックに関するサポート機能を有す
るシステムを構成する場合には書込み時にバス上のパリ
ティビットを用いたパリティチェックを行ない、読出し
時にはバス上へパリテンビットを出力できるようにする
。また、ＣＰＵがパリティチェックに関するサポート機
能を有しないシステムを構成する場合には、（従来シス
テムと同じように）ボード内部でのパリティ生成、チェ
ックを行なえるようにする。これによって、マスタボー
ドとスレーブボード（メモリボード等）間でのデータ転
送の際のデータ変形を防止して、システムの信頼性を向
上させるとともに、簡単な回路の付加によってパリティ
に関するサポート機能を有するＣＰＵも有しないＣＰＵ
にも対応できるようなメモリボードを提供するものであ
る。
るシステムを構成する場合には書込み時にバス上のパリ
ティビットを用いたパリティチェックを行ない、読出し
時にはバス上へパリテンビットを出力できるようにする
。また、ＣＰＵがパリティチェックに関するサポート機
能を有しないシステムを構成する場合には、（従来シス
テムと同じように）ボード内部でのパリティ生成、チェ
ックを行なえるようにする。これによって、マスタボー
ドとスレーブボード（メモリボード等）間でのデータ転
送の際のデータ変形を防止して、システムの信頼性を向
上させるとともに、簡単な回路の付加によってパリティ
に関するサポート機能を有するＣＰＵも有しないＣＰＵ
にも対応できるようなメモリボードを提供するものであ
る。
〔実施例］
第１図には、本発明をマイクロコンピュータシステムを
構成するメモリボードを適用した場合の一実施例が示さ
れている。
構成するメモリボードを適用した場合の一実施例が示さ
れている。
この実施例に係るメモリボード上には、ｎ個のダイナミ
ック形メモリＲＡＭＩ〜ＲＡ Ｍ ｎが設けられている
。各メモリＲＡＭ、〜ＲＡＭｎは各々８ビツト構成もし
くは１ビツト構成のメモリが８個並列に接続され、一度
に８ビツトのデータを書き込んだり読み出したりするこ
とができるようにされている。
ック形メモリＲＡＭＩ〜ＲＡ Ｍ ｎが設けられている
。各メモリＲＡＭ、〜ＲＡＭｎは各々８ビツト構成もし
くは１ビツト構成のメモリが８個並列に接続され、一度
に８ビツトのデータを書き込んだり読み出したりするこ
とができるようにされている。
図示さないＣＰＵボード等が接続されたシステムバス５
−ＢＵＳには、アドレスバップアＡＤＢを介してアドレ
スバスＡ−ＢＵＳが接続され、このアドレスバスＡ−Ｂ
ＵＳを介してシステムバス５−ＢＵＳから供給されるア
ドレス信号Ａ、 −Ａｉによって、上記各メモリＲＡＭ
、〜ＲＡＭｎがアクセスされるようになっている。また
、アドレスバッファＡＤＢに取り込まれたアドレス信号
はデコーダＤＥＣに供給され、ここで上記メモリＲＡＭ
１〜ＲＡ Ｍ ｎのうちアドレスＡ０〜Ａｔに対応する
一つのメモリを選択するチップセレクト信号Ｃ８，〜Ｃ
８ｎが形成され、出力される。
−ＢＵＳには、アドレスバップアＡＤＢを介してアドレ
スバスＡ−ＢＵＳが接続され、このアドレスバスＡ−Ｂ
ＵＳを介してシステムバス５−ＢＵＳから供給されるア
ドレス信号Ａ、 −Ａｉによって、上記各メモリＲＡＭ
、〜ＲＡＭｎがアクセスされるようになっている。また
、アドレスバッファＡＤＢに取り込まれたアドレス信号
はデコーダＤＥＣに供給され、ここで上記メモリＲＡＭ
１〜ＲＡ Ｍ ｎのうちアドレスＡ０〜Ａｔに対応する
一つのメモリを選択するチップセレクト信号Ｃ８，〜Ｃ
８ｎが形成され、出力される。
上記システムバス５−ＢＵＳには、双方向性のデータバ
ッファＤＢＦを介して８ピツトのデータバスＤ−ＢＵＳ
が接続され、システムバス５−ＢＵＳからデータバッフ
ァＤＢＦに取り込まれた書込みデータは、データバスＤ
−ＢＵＳを介して上記メモリＲＡＭ、〜ＲＡＭｎに供給
され、そのときアドレスＡＯ〜Ａｉによって選択された
メモリ内のアドレスに書き込まれる。
ッファＤＢＦを介して８ピツトのデータバスＤ−ＢＵＳ
が接続され、システムバス５−ＢＵＳからデータバッフ
ァＤＢＦに取り込まれた書込みデータは、データバスＤ
−ＢＵＳを介して上記メモリＲＡＭ、〜ＲＡＭｎに供給
され、そのときアドレスＡＯ〜Ａｉによって選択された
メモリ内のアドレスに書き込まれる。
また、各メモリＲＡＭ、〜ＲＡＭｎから読み出されたデ
ータは、データバスＤ−ＢＵＳを介してデータバッファ
ＤＢＦに供給され、データバッファＤＢＦによってシス
テムバス５−ＢＵＳ上に出力される。上記メモリＲＡＭ
１〜ＲＡＭｎに対する読出し／書込みの指示は、システ
ムバス５−ＢＵＳを介してＣＰＵボードから供給される
リード・ライト制御信号Ｒ／Ｗに基づいて行なわれる。
ータは、データバスＤ−ＢＵＳを介してデータバッファ
ＤＢＦに供給され、データバッファＤＢＦによってシス
テムバス５−ＢＵＳ上に出力される。上記メモリＲＡＭ
１〜ＲＡＭｎに対する読出し／書込みの指示は、システ
ムバス５−ＢＵＳを介してＣＰＵボードから供給される
リード・ライト制御信号Ｒ／Ｗに基づいて行なわれる。
この実施例では、システムバス５−ＢＵＳからデータバ
ッファＤＢＦに取り込まれた書込みデータおよび各メモ
リＲＡＭＩ〜ＲＡＭｎから読み出されたデータは、それ
ぞれデータバスＤ−ＢｔＪＳを介してパリティ生成チェ
ック回路ＰＧＣに供給されるようになっている。このパ
リティ生成チェック回路ＰＧＣは、例えば公知のＨＤ７
４８２８０のようなＬＳＩを用いて構成することができ
る。
ッファＤＢＦに取り込まれた書込みデータおよび各メモ
リＲＡＭＩ〜ＲＡＭｎから読み出されたデータは、それ
ぞれデータバスＤ−ＢｔＪＳを介してパリティ生成チェ
ック回路ＰＧＣに供給されるようになっている。このパ
リティ生成チェック回路ＰＧＣは、例えば公知のＨＤ７
４８２８０のようなＬＳＩを用いて構成することができ
る。
そして、この実施例では、パリティ生成チェック回路Ｐ
ＧＣで生成された偶数（もしくは奇数）のパリティビッ
トＰＢは、スイッチＳＷ２を介してパリティ記憶用メモ
リＲＡＭｐに格納可能にされている。パリティ記憶用メ
モリＲＡＭｐは、そのパリティビットに対応するデータ
を記憶すべくメモリＲＡＭ１〜ＲＡＭｎをアクセスする
アドレス信号Ａ。−Ａｔと同じアドレス信号によってア
クセスされるようになっている。
ＧＣで生成された偶数（もしくは奇数）のパリティビッ
トＰＢは、スイッチＳＷ２を介してパリティ記憶用メモ
リＲＡＭｐに格納可能にされている。パリティ記憶用メ
モリＲＡＭｐは、そのパリティビットに対応するデータ
を記憶すべくメモリＲＡＭ１〜ＲＡＭｎをアクセスする
アドレス信号Ａ。−Ａｔと同じアドレス信号によってア
クセスされるようになっている。
つまり、書込みデータＤ、−Ｄ、とそのデータのパリテ
ィビットは、メモリＲＡＭ、〜ＲＡ Ｍ ｎおよびＲＡ
Ｍｐ内の同一のアドレス位置に記憶される。パリティ記
憶用メモリＲＡＭＰは、この実施例では１ビツト構成で
よい。
ィビットは、メモリＲＡＭ、〜ＲＡ Ｍ ｎおよびＲＡ
Ｍｐ内の同一のアドレス位置に記憶される。パリティ記
憶用メモリＲＡＭＰは、この実施例では１ビツト構成で
よい。
さらに、この実施例では、上記パリティ生成チェック回
路ＰＧＣのパリティ入力端子に、上記パリティ記憶用メ
モリＲＡＭｐから読み出されたパリティビットとともに
、ＣＰＵボードからシステムバス５−ＢＵＳ上に出力さ
れたパリビットが人出力バッファＩＯＢおよびスイッチ
ＳＷ、を介して入力可能にされている。また、上記スイ
ッチＳＷ１をオンさせることによって、パリティ記憶用
メモリＲＡＭＰから読み出されたパリティビットは、入
出力バッファＩＯＢによってシステムバス５−ＢＵＳ上
に出力され、メモリＲＡＭ、〜ＲＡＭｎから読み出され
たデータとともにＣＰＵボードに転送される。
路ＰＧＣのパリティ入力端子に、上記パリティ記憶用メ
モリＲＡＭｐから読み出されたパリティビットとともに
、ＣＰＵボードからシステムバス５−ＢＵＳ上に出力さ
れたパリビットが人出力バッファＩＯＢおよびスイッチ
ＳＷ、を介して入力可能にされている。また、上記スイ
ッチＳＷ１をオンさせることによって、パリティ記憶用
メモリＲＡＭＰから読み出されたパリティビットは、入
出力バッファＩＯＢによってシステムバス５−ＢＵＳ上
に出力され、メモリＲＡＭ、〜ＲＡＭｎから読み出され
たデータとともにＣＰＵボードに転送される。
しかも、この実施例では、システムバス５−ＢＵＳから
入出力バッファＩＯＢに取り込まれたデータが上記スイ
ッチＳＷ、とスイッチＳＷ３とを介して直接パリティ記
憶用メモリＲＡＭｐのデータ入力端子に供給可能にされ
ている。
入出力バッファＩＯＢに取り込まれたデータが上記スイ
ッチＳＷ、とスイッチＳＷ３とを介して直接パリティ記
憶用メモリＲＡＭｐのデータ入力端子に供給可能にされ
ている。
また、パリティ生成チェック回路ＰＧＣのパリティ入力
端子は、プルアップ抵抗Ｒｐを介して電源電圧端子Ｖｃ
ｃに接続されている。これによって、入出力バッファＩ
ＯＢからパリティが入力されないデータ書込み時にパリ
ティ入力端子がハイレベルに固定されることによって、
パリティ生成チェック回路ＰＧＣがパリティ生成回路と
して動作するようにされる。
端子は、プルアップ抵抗Ｒｐを介して電源電圧端子Ｖｃ
ｃに接続されている。これによって、入出力バッファＩ
ＯＢからパリティが入力されないデータ書込み時にパリ
ティ入力端子がハイレベルに固定されることによって、
パリティ生成チェック回路ＰＧＣがパリティ生成回路と
して動作するようにされる。
さらに、この実施例では、切換えスイッチ等からなるモ
ード切換え回路ＭＣＣからの信号およびシステムバス５
−ＢＵＳを介してメモリボードに供給されるリード・ラ
イト制御信号Ｒ／Ｗとにより制御されるゲート回路ＧＯ
を介して、上記パリティ生成チェック回路ＰＧＣの奇数
側（もしくは偶数側）のパリティ出力端子からの出力信
号がパリティエラー信号ＥＲとしてシステムバス５−Ｂ
ＵＳ上に出力可能にされている。
ード切換え回路ＭＣＣからの信号およびシステムバス５
−ＢＵＳを介してメモリボードに供給されるリード・ラ
イト制御信号Ｒ／Ｗとにより制御されるゲート回路ＧＯ
を介して、上記パリティ生成チェック回路ＰＧＣの奇数
側（もしくは偶数側）のパリティ出力端子からの出力信
号がパリティエラー信号ＥＲとしてシステムバス５−Ｂ
ＵＳ上に出力可能にされている。
次に、上記実施例の作用について説明する・実施例のメ
モリボードを、パリティに関するサポート機能を有する
ＣＰＵボードと組み合わせてシステムを構成した場合、
メモリボード上の上記スイッチＳＷ１〜ＳＷａを操作し
て、スイッチＳＷ１とＳＷ、を導通状態に、またスイッ
チＳＷ２をオフ状態に設定する。モード切換え回路ＭＣ
Ｃ内部のスイッチ等の設定を行なうこのモード（以下バ
スパリティモードと称する）では、データ書込み時にＣ
ＰＵボードからシステムバス５−ＢＵＳ上に転送される
データとともに、パリティビットが出力される。
モリボードを、パリティに関するサポート機能を有する
ＣＰＵボードと組み合わせてシステムを構成した場合、
メモリボード上の上記スイッチＳＷ１〜ＳＷａを操作し
て、スイッチＳＷ１とＳＷ、を導通状態に、またスイッ
チＳＷ２をオフ状態に設定する。モード切換え回路ＭＣ
Ｃ内部のスイッチ等の設定を行なうこのモード（以下バ
スパリティモードと称する）では、データ書込み時にＣ
ＰＵボードからシステムバス５−ＢＵＳ上に転送される
データとともに、パリティビットが出力される。
すると、転送されて来たデータは、データバッファＤＢ
Ｆを介してメモリＲＡＭ、〜ＲＡ Ｍ ｎ内に格納され
る。このとき、データとともに転送されて来たパリティ
ビットは、メモリボード上の人出力バッファＩＯＢに取
り込まれ、オン状態にされているスイッチＳＷ１とＳＷ
３を介して直接パリティ記憶用メモリＲＡＭＰ内に格納
される。
Ｆを介してメモリＲＡＭ、〜ＲＡ Ｍ ｎ内に格納され
る。このとき、データとともに転送されて来たパリティ
ビットは、メモリボード上の人出力バッファＩＯＢに取
り込まれ、オン状態にされているスイッチＳＷ１とＳＷ
３を介して直接パリティ記憶用メモリＲＡＭＰ内に格納
される。
また、データバッファＤＢＦに取り込まれた書込みデー
タおよび人出力バッファＩＯＨに取り込まれたパリティ
ビットは、パリティ生成チェック回路ＰＧＣに供給され
る。その結果、書込みデータに誤りがあると、パリティ
生成チェック回路ＰＧＣからパリティエラー信号ＥＲが
出力され、これがこのときモード切換え回路ＭＣＣから
の信号およびリード・ライト制御信号Ｒ／Ｗによって開
かれているゲート回路Ｇ０を介して、システムバス上に
出力される。
タおよび人出力バッファＩＯＨに取り込まれたパリティ
ビットは、パリティ生成チェック回路ＰＧＣに供給され
る。その結果、書込みデータに誤りがあると、パリティ
生成チェック回路ＰＧＣからパリティエラー信号ＥＲが
出力され、これがこのときモード切換え回路ＭＣＣから
の信号およびリード・ライト制御信号Ｒ／Ｗによって開
かれているゲート回路Ｇ０を介して、システムバス上に
出力される。
一方、このパリティモードにおけるデータ読出し時には
、メモリＲＡＭ、〜ＲＡ Ｍ ｎから読み出されたデー
タは、データバッファＤＢＦによってシステムバス５−
ＢＵＳ上に出力されるとともに、パリティ生成チェック
回路ＰＧＣに供給される。
、メモリＲＡＭ、〜ＲＡ Ｍ ｎから読み出されたデー
タは、データバッファＤＢＦによってシステムバス５−
ＢＵＳ上に出力されるとともに、パリティ生成チェック
回路ＰＧＣに供給される。
また、このとき同時に、パリティ記憶用メモリＲＡＭｐ
から読出しデータに対応するパリティビットＰＢが読み
出されて、オン状態のスイッチＳＷ１を介して人出力バ
ッファＩＯＢに供給されシステムバス５−ＢＵＳ上に出
力される。これによって、ＣＰＵはシステムバス５−Ｂ
ＵＳを介して読出しデータとともにそのパリティをも受
は取ってＣＰＵ側でもパリティチェックを行なうことが
できる。
から読出しデータに対応するパリティビットＰＢが読み
出されて、オン状態のスイッチＳＷ１を介して人出力バ
ッファＩＯＢに供給されシステムバス５−ＢＵＳ上に出
力される。これによって、ＣＰＵはシステムバス５−Ｂ
ＵＳを介して読出しデータとともにそのパリティをも受
は取ってＣＰＵ側でもパリティチェックを行なうことが
できる。
メモリＲＡＭｐから読み出されたパリティビットは、パ
リティ生成チェック回路ＰＧＣに供給される。そのため
、メモリボード上で読出しデータとパリティビットに基
づいてパリティチェックを行ない、その結果、データに
誤まりがあるとパリティエラー信号ＥＲが形成され、ゲ
ート回路Ｇ０を介してシステムバス上に出力される。
リティ生成チェック回路ＰＧＣに供給される。そのため
、メモリボード上で読出しデータとパリティビットに基
づいてパリティチェックを行ない、その結果、データに
誤まりがあるとパリティエラー信号ＥＲが形成され、ゲ
ート回路Ｇ０を介してシステムバス上に出力される。
これに対し、実施例のメモリボードを、パリティに関す
るサポート機能を有しないＣＰＵボードと組み合わせて
システムを構成した場合には、メモリボード上のスイッ
チＳＷＩとＳＷ３をオフ状態に、そして、スイッチＳＷ
２をオン状態に設定する。また、モード切換え回路ＭＣ
Ｃ，内のスイッチを上記モードとは逆に設定する。
るサポート機能を有しないＣＰＵボードと組み合わせて
システムを構成した場合には、メモリボード上のスイッ
チＳＷＩとＳＷ３をオフ状態に、そして、スイッチＳＷ
２をオン状態に設定する。また、モード切換え回路ＭＣ
Ｃ，内のスイッチを上記モードとは逆に設定する。
このモード（以下内部パリティモードと称する）では、
スイッチＳＷ１がオフされているため、人出力バッファ
ＩＯＢからの信号は入って来ない。
スイッチＳＷ１がオフされているため、人出力バッファ
ＩＯＢからの信号は入って来ない。
そのため、データ書込み時には、パリティ生成チェック
回路ＰＧＣがパリティ生成回路として動作し、データバ
ッファＤＯＢに取り込まれた書込みデータに基づいてパ
リティビットを形成する。このパリティビットは、オン
されているスイッチＳＷ２を介してパリティ記憶用メモ
リＲＡＭＰに供給され、格納される。このとき、モード
切換え回路ＭＣＣからの信号とリード・ライト制御信号
Ｒ／Ｗによってゲート回路Ｇｏは閉じられており。
回路ＰＧＣがパリティ生成回路として動作し、データバ
ッファＤＯＢに取り込まれた書込みデータに基づいてパ
リティビットを形成する。このパリティビットは、オン
されているスイッチＳＷ２を介してパリティ記憶用メモ
リＲＡＭＰに供給され、格納される。このとき、モード
切換え回路ＭＣＣからの信号とリード・ライト制御信号
Ｒ／Ｗによってゲート回路Ｇｏは閉じられており。
パリティ生成チェック回路ＰＧＣから出力される信号は
外部へ出力されない。
外部へ出力されない。
一方、この内部パリティモードにおけるデータ読出し時
には、メモリＲＡＭ、〜ＲＡＭｎから読み出されたデー
タはデータバッファＤＯＢによってシステムバス５−Ｂ
ＵＳ上に出力されるとともに、パリティ生成チェック回
路ＰＧＣに供給される。
には、メモリＲＡＭ、〜ＲＡＭｎから読み出されたデー
タはデータバッファＤＯＢによってシステムバス５−Ｂ
ＵＳ上に出力されるとともに、パリティ生成チェック回
路ＰＧＣに供給される。
データとともにパリティ記憶用メモリＲＡＭ ｐから読
み出されたパリティビットは、スイッチＳＷ１がオフさ
れているため、システムバスには出力されず、パリティ
生成チェック回路ＰＧＣに供給される。これによって、
読出しデータのパリティチェックが行なわれ、その結果
、読出しデータに誤りがあるとパリティエラー信号ＥＲ
が出力される。このパリティエラー信号ＥＲは、そのと
きリード・ライト信号Ｒ／Ｗとモード切換え回路ＭＣＣ
からの信号によって開かれているゲートＧ０を通ってシ
ステムバス５−ＢＵＳ上へ出力される。
み出されたパリティビットは、スイッチＳＷ１がオフさ
れているため、システムバスには出力されず、パリティ
生成チェック回路ＰＧＣに供給される。これによって、
読出しデータのパリティチェックが行なわれ、その結果
、読出しデータに誤りがあるとパリティエラー信号ＥＲ
が出力される。このパリティエラー信号ＥＲは、そのと
きリード・ライト信号Ｒ／Ｗとモード切換え回路ＭＣＣ
からの信号によって開かれているゲートＧ０を通ってシ
ステムバス５−ＢＵＳ上へ出力される。
このように、−上記実施例のメモリボードは、バスパリ
ティモードと内部パリティモードの２つのモードで選択
的に動作することができる。そのため、スイッチの切換
えのみで、従来と同じメモリボード上でのパリティチェ
ックの他、バス上でのパリティチェックをも行なうこと
ができ、システムの信頼性が向上される。
ティモードと内部パリティモードの２つのモードで選択
的に動作することができる。そのため、スイッチの切換
えのみで、従来と同じメモリボード上でのパリティチェ
ックの他、バス上でのパリティチェックをも行なうこと
ができ、システムの信頼性が向上される。
しかも、メモリボード上でのパリティチェック機能を有
する従来システムに、切換設定手段を数個付加するだけ
の簡単なハードウェアの変更で。
する従来システムに、切換設定手段を数個付加するだけ
の簡単なハードウェアの変更で。
バス上でのパリティチェックも行なえるようになる。
なお、上記実施例では、−例として８ビツトのデータの
読出し書込みを行なうメモリボードの構成について説明
したが、それに限定されるものでなく、１６ビツトや３
２ビツトのデータを扱うメモリボードにも適用すること
ができる。その場合。
読出し書込みを行なうメモリボードの構成について説明
したが、それに限定されるものでなく、１６ビツトや３
２ビツトのデータを扱うメモリボードにも適用すること
ができる。その場合。
メモリＲ，Ａ Ｍ １〜ＲＡＭｎをデータのビット数に
応じたビット構成にするとともに、パリティ生成チェッ
ク回路ＰＧＣも大型化あるいは複数個並列に接続して、
数ビットからなるパリティの生成。
応じたビット構成にするとともに、パリティ生成チェッ
ク回路ＰＧＣも大型化あるいは複数個並列に接続して、
数ビットからなるパリティの生成。
チェックを行なうようにすればよい。
［効果］
パリティビットの形成、チェック機能を有するパリティ
生成チェック回路に、切換手段を介してシステムバス上
のパリティビットを入力可能にするとともに、パリティ
ビット記憶用のメモリには。
生成チェック回路に、切換手段を介してシステムバス上
のパリティビットを入力可能にするとともに、パリティ
ビット記憶用のメモリには。
同じく切換手段によってシステムバス上のパリティビッ
トまたはパリティ生成チェック回路から出力されるパリ
ティビットのいずれか一方を選択的に供給して記憶でき
るように構成したので、切換手段を切り換えるだけで、
ＣＰＵがパリティチェックに関するサポート機能を有す
るシステムを構成する場合にはバス上の書込み時にパリ
ティビットを用いたパリティチェックを行ない、読出し
時にはバス上へパリティビットを出力できるようになる
。また、ＣＰＵがパリティチェックに関するサポート可
能を有しないシステムを構成する場合には、従来システ
ムと同じようにボード内部でのパリティ生成、チェック
を行なえる。これによって、マスタボードとスレーブボ
ード間でのデータ転送の際のデータ変形を防止して、シ
ステムの信頼性を向上させるとともに、簡単な回路の付
加によってパリティに関するサポート機能を有するＣＰ
Ｕにも有しないＣＰＵにも対応できるという効果がある
。
トまたはパリティ生成チェック回路から出力されるパリ
ティビットのいずれか一方を選択的に供給して記憶でき
るように構成したので、切換手段を切り換えるだけで、
ＣＰＵがパリティチェックに関するサポート機能を有す
るシステムを構成する場合にはバス上の書込み時にパリ
ティビットを用いたパリティチェックを行ない、読出し
時にはバス上へパリティビットを出力できるようになる
。また、ＣＰＵがパリティチェックに関するサポート可
能を有しないシステムを構成する場合には、従来システ
ムと同じようにボード内部でのパリティ生成、チェック
を行なえる。これによって、マスタボードとスレーブボ
ード間でのデータ転送の際のデータ変形を防止して、シ
ステムの信頼性を向上させるとともに、簡単な回路の付
加によってパリティに関するサポート機能を有するＣＰ
Ｕにも有しないＣＰＵにも対応できるという効果がある
。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが１本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。上記実施例では、メモリ
ボードを構成するデータおよびパリティビット記憶用の
メモリとして、ＲＡＭ （ランダム・アクセス・メモリ
）を使用したものについて説明したが、ＲＡＭの代わり
に電気的に書き換え可能なＥＥＰＲＯＭ （エレクトリ
カリ・イレイサブル・プログラマブル・リード・オンリ
・メモリ）を使用したものにも適用することができる。
体的に説明したが１本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。上記実施例では、メモリ
ボードを構成するデータおよびパリティビット記憶用の
メモリとして、ＲＡＭ （ランダム・アクセス・メモリ
）を使用したものについて説明したが、ＲＡＭの代わり
に電気的に書き換え可能なＥＥＰＲＯＭ （エレクトリ
カリ・イレイサブル・プログラマブル・リード・オンリ
・メモリ）を使用したものにも適用することができる。
また、この発明は、シングルボード・コンピュータにも
適用できる。
適用できる。
さらに、スイッチＳＷＩ〜ＳＷ ３は、手動ではなく、
ＣＰＵからの指令によって切換え動作されるものであっ
てもよい。
ＣＰＵからの指令によって切換え動作されるものであっ
てもよい。
［利用分野］
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるＣＰＵとメモリボー
ドとの間でデータ転送を行なうシステムに適用したもの
について説明したが、この発明はそれに限定されるもの
でなく、ＣＰＵと周辺コントローラＬＳＩ間もしくはそ
れらのＬＳＩとメモリボードとの間でデータ転送を行な
うようなシステムを構成する場合にも利用することがで
きる。
をその背景となった利用分野であるＣＰＵとメモリボー
ドとの間でデータ転送を行なうシステムに適用したもの
について説明したが、この発明はそれに限定されるもの
でなく、ＣＰＵと周辺コントローラＬＳＩ間もしくはそ
れらのＬＳＩとメモリボードとの間でデータ転送を行な
うようなシステムを構成する場合にも利用することがで
きる。
第１図は、本発明をマイクロコンピュータシステムを構
成するメモリボードに適用した場合の一実施例を示すブ
ロック図である。 ５−ＢＵＳ・・・・システムバス、ＡＤＢ・・・・アド
レスバッファ、Ａ−ＢＵＳ・・・・アドレスバス。 ＤＢＦ・・・・データバッファ、Ｄ−ＢＵＳ・・・・デ
ータバス、メモリＲＡＭ、〜ＲＡＭｎ・・・・データ記
憶用メモリ、ＰＧＣ・・・・パリティ生成チェック回路
、ＲＡＭＰ・・・・パリティ記憶用メモリ、ＳＷ１〜Ｓ
Ｗ３・・・・切換手段（スイッチ）。 、＼、 代理人 弁理士 小川 勝男 ′ゝ、７・ノ第 １
図
成するメモリボードに適用した場合の一実施例を示すブ
ロック図である。 ５−ＢＵＳ・・・・システムバス、ＡＤＢ・・・・アド
レスバッファ、Ａ−ＢＵＳ・・・・アドレスバス。 ＤＢＦ・・・・データバッファ、Ｄ−ＢＵＳ・・・・デ
ータバス、メモリＲＡＭ、〜ＲＡＭｎ・・・・データ記
憶用メモリ、ＰＧＣ・・・・パリティ生成チェック回路
、ＲＡＭＰ・・・・パリティ記憶用メモリ、ＳＷ１〜Ｓ
Ｗ３・・・・切換手段（スイッチ）。 、＼、 代理人 弁理士 小川 勝男 ′ゝ、７・ノ第 １
図
Claims (1)
- 【特許請求の範囲】 １、パリティチェックに関するサポート機能を有するマ
イクロプロセッサ部と、パリティビット信号を載せるこ
とが可能なバスと、パリティ生成チェック回路を備え上
記バスを介してマイクロプロセッサ部に接続された周辺
装置とからなり、上記マイクロプロセッサ部と周辺装置
間でのデータ転送の際にパリティの生成およびチェック
を行なうようにされてなることを特徴とするデータ処理
システム。 ２、上記周辺装置内の上記パリティ生成チェック回路は
、切換手段を介して上記バスと接続離反可能にされてい
ることを特徴とする特許請求の範囲第１項記載のデータ
処理システム。 ３、上記周辺装置は、転送されて来たデータを記憶する
記憶装置であって、この記憶装置は転送データとともに
パリティビットをも記憶可能にされ、生成されたパリテ
ィビットは切換手段を介して選択的に記憶手段に供給可
能にされ、かつこの記憶手段には切換手段を介して上記
バス上のパリティビットが選択的に供給可能にされてな
ることを特徴とする特許請求の範囲第２項記載のデータ
処理システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60093696A JPS61253550A (ja) | 1985-05-02 | 1985-05-02 | デ−タ処理システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60093696A JPS61253550A (ja) | 1985-05-02 | 1985-05-02 | デ−タ処理システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61253550A true JPS61253550A (ja) | 1986-11-11 |
Family
ID=14089563
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60093696A Pending JPS61253550A (ja) | 1985-05-02 | 1985-05-02 | デ−タ処理システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61253550A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0344081A2 (en) * | 1988-05-26 | 1989-11-29 | International Business Machines Corporation | Bidirectional buffer with latch and parity capability |
| JPH0277846A (ja) * | 1988-06-24 | 1990-03-16 | Nec Corp | マイクロプロセッサ |
-
1985
- 1985-05-02 JP JP60093696A patent/JPS61253550A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0344081A2 (en) * | 1988-05-26 | 1989-11-29 | International Business Machines Corporation | Bidirectional buffer with latch and parity capability |
| JPH0277846A (ja) * | 1988-06-24 | 1990-03-16 | Nec Corp | マイクロプロセッサ |
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