CN101540604B

CN101540604B - 可编程逻辑器件下载线

Info

Publication number: CN101540604B
Application number: CN200810300665A
Authority: CN
Inventors: 黄种棋; 袁广东; 潘建纯; 曾德均; 张卫民
Original assignee: Hongfujin Precision Industry Shenzhen Co Ltd; Hon Hai Precision Industry Co Ltd
Current assignee: NANTONG RELIANCE AUTOMATION TECHNOLOGY Co Ltd
Priority date: 2008-03-21
Filing date: 2008-03-21
Publication date: 2012-09-19
Anticipated expiration: 2028-03-21
Also published as: US7746115B2; CN101540604A; US20090237112A1

Abstract

一种可编程逻辑器件下载线，包括一并行接口及一用于连接可编程逻辑器件的烧录接口，所述并行接口和烧录接口之间连接一逻辑控制电路，所述逻辑控制电路包括一第一组和一第二组传输通道及分别对应控制所述第一组和第二组传输通道导通与否的第一和第二开关组，所述第一组和第二组传输通道导通时分别将所述并行接口的针脚与所述烧录接口的针脚以不同的对应方式导通。上述可编程逻辑器件下载线根据不同公司的可编程逻辑器件规格以提供一组对应的传输通道将所述并行接口与所述烧录接口连接，使所述可编程逻辑器件下载线可满足多种不同规格的可编程逻辑器件的烧录需要。

Description

可编程逻辑器件下载线

技术领域

本发明涉及一种下载线，特别涉及一种可编程逻辑器件下载线。

背景技术

在数字电子系统领域，存在三种基本的器件类型：存储器、微处理器和逻辑器件。存储器用来存储随机信息，如数据表或数据库的内容。微处理器执行软件指令来完成范围广泛的任务，如运行字处理程序或视频游戏。逻辑器件提供特定的功能，包括器件与器件间的接口、数据通信、信号处理、数据显示、时序和控制操作，以及系统运行所需要的所有其它功能。

逻辑器件可分类两大类：固定逻辑器件和可编程逻辑器件。固定逻辑器件中的电路是永久性的，它们完成一种或一组功能，一旦制造完成，就无法改变，而可编程逻辑器件(Programmable Logic Device，PLD)是能够为客户提供范围广泛的多种逻辑能力、特性、速度和电压特性的标准成品部件，而且此类器件可在任何时间改变，从而完成许多种不同的功能。

对于固定逻辑器件，根据器件复杂性的不同，从设计、原型到最终生产所需要的时间可从数月至一年多不等。而且，如果器件工作不合适，或者如果应用要求发生了变化，那么就必须开发全新的设计。设计和验证固定逻辑的前期工作需要大量的“非重发性工程成本”(NRE)，即在固定逻辑器件最终从芯片制造厂制造出来以前客户需要投入的所有成本。这些成本包括工程资源、昂贵的软件设计工具、用来制造芯片不同金属层的昂贵光刻掩模组，以及初始原型器件的生产成本。

对于可编程逻辑器件，设计人员可利用价格低廉的软件工具快速开发、仿真和测试其设计。然后，可快速将设计编程到器件中，并立即在实际运行的电路中对设计进行测试。原型中使用的PLD器件与正式生产最终设备(如网络路由器、DSL调制解调器、DVD播放器、或汽车导航系统)时所使用的PLD完全相同。这样就没有了NRE成本，最终的设计也比采用定制固定逻辑器件时完成得更快。

采用PLD的另一个关键优点是在设计阶段中客户可根据需要修改电路，直到对设计工作感到满意为止。这是因为PLD基于可重写的存储器技术的重要改变设计，只需要简单地对器件进行重新编程。一旦设计完成，客户可立即投入生产，只需要利用最终软件设计文件简单地编程所需要数量的PLD就可以了。

可编程逻辑器件的两种主要类型是现场可编程门阵列(Field Programmable GateArray，FPGA)和复杂可编程逻辑器件(Complex Programmable Logic Device，CPLD)。在这两类可编程逻辑器件中，FPGA提供了最高的逻辑密度、最丰富的特性和最高的性能。与之相比，CPLD提供的逻辑资源少得多，但是，CPLD提供了非常好的可预测性，因此对于关键的控制应用非常理想。

现有的可编程逻辑器件在进行烧录时，需通过下载线将一计算机的并行接口(25针打印机接口)与可编程逻辑器件的烧录接口(Joint Test Action Group，JTAG接口)连接，以对可编程逻辑器件进行在线烧录。然而，现有的可编程逻辑器件厂商(例如Xilinx、Altera、Lattica及Atmel公司)所生产的可编程逻辑器件的规格均不相同，(例如Xilinx公司的CPLD和FPGA采用并行接口的第2到4针及第13针进行数据传输，而Altera公司的CPLD和FPGA采用并行接口的第2、3、8及11针进行数据传输)，因此在使用某一公司的可编程逻辑器件时必须使用该公司提供的下载线才能进行数据烧录，不同公司的下载线不能兼容其它公司的可编程逻辑器件，因此在电子产品的设计、制造及测试过程中造成很多不便，不但影响工作效率，而且增加成本。

发明内容

鉴于以上内容，有必要提供一种可编程逻辑器件下载线，使其兼容多个不同公司的可编程逻辑器件规格，以满足多种不同规格的可编程逻辑器件的烧录需要。

一种可编程逻辑器件下载线，包括一并行接口及一用于连接可编程逻辑器件的烧录接口，所述并行接口和烧录接口之间连接一逻辑控制电路，所述逻辑控制电路包括一第一组和一第二组传输通道及分别对应控制所述第一组和第二组传输通道导通与否的第一和第二开关组，所述第一组和第二组传输通道导通时分别将所述并行接口的针脚与所述烧录接口的针脚以不同的对应方式导通。

上述可编程逻辑器件下载线根据不同公司的可编程逻辑器件规格以提供一组对应的传输通道将所述并行接口与所述烧录接口连接，使所述可编程逻辑器件下载线可满足多种不同规格的可编程逻辑器件的烧录需要。

附图说明

下面结合附图及较佳实施方式对本发明作进一步详细描述：

图1是本发明可编程逻辑器件下载线第一实施方式的电路图。

图2是本发明可编程逻辑器件下载线第二实施方式的电路图。

图3是本发明可编程逻辑器件下载线第三实施方式的电路图。

具体实施方式

参考图1，本发明可编程逻辑器件下载线的第一实施方式包括一用来与一计算机连接的并行接口J11、一用来与CPLD或FPGA连接的烧录接口J12及一逻辑控制电路。所述逻辑控制电路包括五个NMOS晶体管Q11-Q15、两开关S11和S12、两二极管D11和D12以及一单片机U1。在本较佳实施方式中，所述并行接口J11为25针打印机接口，所述烧录接口J12为10针JTAG接口，所述单片机U1为SN74LVC16244A型单片机，其设有48根引脚，其引脚定义如表一所示。

表一

1	2	3	4	5	6	7	8	9	10	11	12
												1G	1Y1	1Y2	GND	1Y3	1Y4	VCC	2Y1	2Y2	GND	2Y3	2Y4
13	14	15	16	17	18	19	20	21	22	23	24
												3Y1	3Y2	GND	3Y3	3Y4	VCC	4Y1	4Y2	GND	4Y3	4Y4	4G
25	26	27	28	29	30	31	32	33	34	35	36
												3G	4A4	4A3	GND	4A2	4A1	VCC	3A4	3A3	GND	3A2	3A1
37	38	39	40	41	42	43	44	45	46	47	48
												2A4	2A3	GND	2A2	2A1	VCC	1A4	1A3	GND	1A2	1A1	2G

所述并行接口J11的第2针与所述单片机U1的引脚1A1和2A3连接，第3针与所述单片机U1的引脚1A3和2A2连接，第4针与所述单片机U1的引脚1A2连接，第6针与所述NMOS晶体管Q14的源极连接，第8针与所述单片机U1的引脚2A1及所述NMOS晶体管Q13的源极连接，第10针连接所述二极管D12的阳极，第11针与所述单片机U1的引脚2Y4及二极管D11的阳极连接，第12针连接所述NMOS晶体管Q13的漏极，第13针与所述单片机U1的引脚1Y4连接，第20和25针接地。

所述NMOS晶体管Q11的漏极连接所述二极管D11的阴极，源极连接所述NMOS晶体管Q13的源极，栅极连接一3.3V电源；所述NMOS晶体管Q12的漏极连接所述3.3V电源，源极接地，栅极连接所述3.3V电源并经所述开关S11接地；所述NMOS晶体管Q13的栅极连接所述3.3V电源；所述NMOS晶体管Q14的漏极连接所述二极管D12的阴极，栅极连接所述3.3V电源；所述NMOS晶体管Q15的漏极连接所述3.3V电源，源极接地，栅极连接所述3.3V电源并通过所述开关S12接地，所述NMOS晶体管Q15的栅极还与所述单片机U1的引脚2G连接；所述开关S11和S12与所述3.3V电源之间分别对应连接一电阻R11和一电阻R12，以避免所述开关S11和S12闭合后将所述3.3V电源直接接地。

所述单片机U1的电源引脚VCC均与所述3.3V电源连接，接地引脚GND均接地，所述单片机U1的引脚1A4和2A4与所述烧录接口J12的第3针连接，引脚1Y1和2Y1与所述烧录接口J12的第9针连接，引脚1Y2和2Y2与所述烧录接口J12的第5针连接，引脚1Y3和2Y3与所述烧录接口J12的第1针连接，所述烧录接口J12的第4针连接所述3.3V电源，第2和10针接地。

当所述开关S11闭合S12打开时，所述NMOS晶体管Q12和Q14截止，所述NMOS晶体管Q11、Q13和Q15导通，所述单片机U1的引脚1G通过所述开关S11接地，此时所述单片机U1的引脚1G作为使能端使所述单片机U1的第一组传输通道开启，使引脚1A1、1A2、1A3及1A4分别与引脚1Y1、1Y2、1Y3及1Y4对应导通，因此所述并行接口J11的第2、4、3和13针分别与所述烧录接口J12的第9、5、1和3针对应导通，此时所述可编程逻辑器件下载线可用来对Xilinx公司的CPLD和FPGA进行烧录。

当所述开关S11打开S12闭合时，所述NMOS晶体管Q12和Q14导通，所述NMOS晶体管Q11、Q13和Q15截止，所述单片机U1的引脚2G通过所述开关S12接地，此时所述单片机U1的引脚2G作为使能端使所述单片机U1的第二组传输通道开启，使引脚2A1、2A2、2A3及2A4分别与引脚2Y1、2Y2、2Y3及2Y4对应导通，因此所述并行接口J11的第8、3、2和11针分别与所述烧录接口J12的第9、5、1和3针对应导通，此时所述可编程逻辑器件下载线可用来对Altera公司的CPLD和FPGA进行烧录。

在本实施方式中，所述二极管D11和D12分别用来隔绝NMOS晶体管Q11和Q14截止时内部寄生二极管产生的干扰，所述NMOS晶体管Q11-Q15仅作为电子开关使用，也可以其它电子开关予以替换。

因此，本实施方式提供的可编程逻辑器件下载线可兼容Xilinx及Altera公司的可编程逻辑器件规格，通过选择性闭合所述开关S11或S12，即可分别对Xilinx及Altera公司的可编程逻辑器件进行数据传输。

参考图2，本发明可编程逻辑器件下载线的第二实施方式包括一用来与一计算机连接的并行接口J21、一用来与CPLD或FPGA连接的烧录接口J22及一逻辑控制电路。所述逻辑控制电路包括八个NMOS晶体管Q21-Q28、三个开关S21-S23、三个二极管D21-D23以及一单片机U2。

本实施方式中各元件的限定与第一实施方式中相同，所述并行接口J21、烧录接口J22、NMOS晶体管Q21-Q25、二极管D21和D22、单片机U2以及开关S21和S22的连接关系与第一实施方式中所述并行接口J11、烧录接口J12、NMOS晶体管Q11-Q15、二极管D11和D12、单片机U1以及开关S11和S12的连接关系相同，不再赘述。

本实施方式与第一实施方式的区别在于：所述并行接口J21的第2针还与所述单片机U2的引脚3A1连接，第3针还与所述单片机U2的引脚3A2连接，第4针还与所述单片机U2的引脚3A3连接，第8针还与所述二极管D23的阴极连接，第10针还与所述单片机U2的引脚3Y4连接，第12针还连接所述NMOS晶体管Q26的漏极，第13针还连接所述NMOS晶体管Q28的漏极。所述NMOS晶体管Q26和Q28的源极均与所述二极管D23的阳极连接，所述NMOS晶体管Q26和Q28的栅极均与所述NMOS晶体管Q27的漏极连接，所述NMOS晶体管Q27的漏极连接所述3.3V电源，所述NMOS晶体管Q27的栅极连接所述3.3V电源及所述单片机U2的引脚3G并通过所述开关S23接地，所述NMOS晶体管Q27的源极接地，所述单片机U2的引脚3A4、3Y1、3Y2和3Y3分别与所述烧录接口J22的第3、9、1和5针对应连接；所述开关S21-S23与所述3.3V电源之间分别对应连接电阻R21-R23，以避免所述开关S21-S23闭合后将所述3.3V电源直接接地。

当所述开关S21闭合S22和S23打开时，所述NMOS晶体管Q22、Q24、Q26及Q28截止，所述NMOS晶体管Q21、Q23、Q25及Q27导通，所述单片机U2的引脚1G通过所述开关S21接地，此时所述单片机U2的引脚1G作为使能端使所述单片机U2的第一组传输通道开启，使引脚1A1、1A2、1A3及1A4分别与引脚1Y1、1Y2、1Y3及1Y4对应导通，因此所述并行接口J21的第2、4、3和13针分别与所述烧录接口J22的第9、5、1和3针对应导通，此时所述可编程逻辑器件下载线可用来对Xilinx公司的CPLD和FPGA进行烧录。

当所述开关S21和S23打开而S22闭合时，所述NMOS晶体管Q22、Q24和Q27导通，所述NMOS晶体管Q21、Q23、Q25、Q26和Q28截止，所述单片机U2的引脚2G通过所述开关J22接地，此时所述单片机U2的引脚2G作为使能端使所述单片机U2的第二组传输通道开启使引脚2A1、2A2、2A3及2A4分别与引脚2Y1、2Y2、2Y3及2Y4对应导通，因此所述并行接口J21的第8、3、2和11针分别与所述烧录接口J22的第9、5、1和3针对应导通，此时所述可编程逻辑器件下载线可用来对Altera公司的CPLD和FPGA进行烧录。

当所述开关S21和S22打开而S23闭合时，所述NMOS晶体管Q22、Q25、Q26和Q28导通，所述NMOS晶体管Q21、Q23、Q24和Q27截止，所述单片机U2的引脚3G通过所述开关S23接地，此时所述单片机U2的引脚3G作为使能端使所述单片机U2的第三组传输通道开启，使引脚3A1、3A2、3A3及3A4分别与引脚3Y1、3Y2、3Y3及3Y4对应导通，因此所述并行接口J21的第2、3、4及10针分别与所述烧录接口J22的第9、1、5及3针对应导通，此时所述可编程逻辑器件下载线可用来对Lattice公司的CPLD和FPGA进行烧录。

因此，本实施方式提供的可编程逻辑器件下载线可兼容Xilinx、Altera及Lattice公司的可编程逻辑器件规格，通过选择性闭合所述开关S21、S22或S23，即可分别对Xilinx、Altera及Lattice公司的可编程逻辑器件进行数据传输。

参考图3，本发明可编程逻辑器件下载线的第三实施方式包括一用来与一计算机连接的并行接口J31、一用来与CPLD或FPGA连接的烧录接口J32及一逻辑控制电路。所述逻辑控制电路包括十个NMOS晶体管Q31-Q40、四个开关S31-S34、四个二极管D31-D34以及一单片机U3。

本实施方式中各元件的限定与第二实施方式中相同，所述并行接口J31、烧录接口J32、NMOS晶体管Q31-Q38、二极管D31-D33、单片机U3以及开关S31-S33的连接关系与第二实施方式中所述并行接口J21、烧录接口J22、NMOS晶体管Q21-Q28、二极管D21-D23、单片机U2以及开关S21-S23的连接关系相同，不再赘述。

本实施方式与第二实施方式的区别在于：所述并行接口J31的第1针与所述单片机U3的引脚4A2连接，第2针还与所述单片机U3的引脚4A1连接，第9针连接所述二极管D34的阴极，第10针还与所述单片机U3的引脚4Y4连接，第11针还连接所述NMOS晶体管Q39的漏极，第17针与所述单片机U3的引脚4A3连接，所述NMOS晶体管Q39的源极连接所述二极管D34的阳极，所述NMOS晶体管Q39的栅极和Q40的漏极均与所述3.3V电源连接并通过所述开关S34接地，所述NMOS晶体管Q40的源极接地，栅极与所述单片机U3的引脚4G并通过所述开关S34接地，所述单片机U4的引脚4A4、4Y1、4Y2和4Y3分别与所述烧录接口J22的第3、9、1和5针对应连接；所述开关S31-S34与所述3.3V电源之间分别对应连接电阻R31-R34，以避免所述开关S31-S34闭合后将所述3.3V电源直接接地。

当所述开关S31闭合S32-S34打开时，所述NMOS晶体管Q32、Q34、Q36、Q38及Q39截止，所述NMOS晶体管Q31、Q33、Q35、Q37及Q40导通，所述单片机U3的引脚1G通过所述开关S31接地，此时所述单片机U3的引脚1G作为使能端使所述单片机U3的第一组传输通道开启，使引脚1A1、1A2、1A3及1A4分别与引脚1Y1、1Y2、1Y3及1Y4对应导通，因此所述并行接口J31的第2、4、3和13针分别与所述烧录接口J32的第9、5、1和3针对应导通，此时所述可编程逻辑器件下载线可用来对Xilinx公司的CPLD和FPGA进行烧录。

当所述开关S31、S33和S34打开而S32闭合时，所述NMOS晶体管Q32、Q34、Q37及Q40导通，所述NMOS晶体管Q31、Q33、Q35、Q36、Q38及Q39截止，所述单片机U3的引脚2G通过所述开关S32接地，此时所述单片机U3的引脚2G作为使能端使所述单片机U3的第二组传输通道开启，使引脚2A1、2A2、2A3及2A4分别与引脚2Y1、2Y2、2Y3及2Y4对应导通，因此所述并行接口J31的第8、3、2和11针分别与所述烧录接口J32的第9、5、1和3针对应导通，此时所述可编程逻辑器件下载线可用来对Altera公司的CPLD和FPGA进行烧录。

当所述开关S31、S32和S34打开而S33闭合时，所述NMOS晶体管Q32、Q35、Q36、Q38及Q40导通，所述NMOS晶体管Q31、Q33、Q34、Q37及Q39截止，所述单片机U3的引脚3G通过所述开关S33接地，此时所述单片机U3的引脚3G作为使能端使所述单片机U3的第三组传输通道开启，使引脚3A1、3A2、3A3及3A4分别与引脚3Y1、3Y2、3Y3及3Y4对应导通，因此所述并行接口J31的第2、4、3及10针分别与所述烧录接口J32的第9、5、1及3针对应导通，此时所述可编程逻辑器件下载线可用来对Lattice公司的CPLD和FPGA进行烧录。

当所述开关S31-S33打开而S34闭合时，所述NMOS晶体管Q33、Q35、Q37及Q39导通，所述NMOS晶体管Q31、Q32、Q34、Q36、Q38及Q40截止，所述单片机U3的引脚4G通过所述开关J34接地，此时所述单片机U3的引脚4G作为使能端使所述单片机U3的第四组传输通道开启使引脚4A1、4A2、4A3及4A4分别与引脚4Y1、4Y2、4Y3及4Y4对应导通，因此所述并行接口J31的第2、1、17及10针分别与所述烧录接口J32的第9、1、5及3针对应导通，此时所述可编程逻辑器件下载线可用来对Atmel公司的CPLD和FPGA进行烧录。

因此，本实施方式提供的可编程逻辑器件下载线可兼容Xilinx、Altera、Lattice及Atmel公司的可编程逻辑器件规格，通过选择性闭合所述开关S31、S32、S33或S34，即可分别对Xilinx、Altera、Lattice及Atmel公司的可编程逻辑器件进行数据传输。

此外，本领域技术人员根据以上实施方式所揭示之电路，对其进行简单删减或组合，即可获得其它兼容方式的可编程逻辑器件下载线，例如：对第三实施方式的电路进行删减可获得兼容Xilinx及Lattice、Altera及Lattice、Altera及Lattice、Altera及Atmel以及兼容Lattice及Atmel等仅兼容两种规格的可编程逻辑器件下载线，以及兼容Xilinx、Altera及Atmel、兼容Xilinx、Lattice及Atmel以及兼容Altera、Lattice及Atmel等可兼容三种规格的可编程逻辑器件下载线。在本实施方式中，上述第一至第四组传输通道形成于所述单片机，作为本发明的其它实施方式，所述第一至第四组传输通道也可形成于其它电子元件，例如晶闸管等电子开关。

Claims

1.一种可编程逻辑器件下载线，包括一并行接口及一用于连接可编程逻辑器件的烧录接口，其特征在于：所述并行接口和烧录接口之间连接一逻辑控制电路，所述逻辑控制电路包括一第一组和一第二组传输通道及分别对应控制所述第一组和第二组传输通道导通与否的第一和第二开关组，所述第一组和第二组传输通道导通时分别将所述并行接口的针脚与所述烧录接口的针脚以不同的对应方式导通。

2.如权利要求1所述的可编程逻辑器件下载线，其特征在于：所述并行接口为25针打印机接口，所述烧录接口为10针JTAG接口。

3.如权利要求2所述的可编程逻辑器件下载线，其特征在于：所述逻辑控制电路的第一组传输通道导通时将所述并行接口的第2、4、3和13针分别与所述烧录接口的第9、5、1和3针对应导通，其第二组传输通道导通时将所述并行接口的第8、3、2和11针分别与所述烧录接口的第9、5、1和3针对应导通。

4.如权利要求3所述的可编程逻辑器件下载线，其特征在于：所述第一和第二组传输通道形成于一单片机，所述第一开关组包括第一至第三NMOS晶体管、一第一二极管及一第一开关，所述第二开关组包括第四至第五NMOS晶体管、一第二二极管及一第二开关，所述单片机包括第一和第二使能端、第一至第八输入引脚及第一至第八输出引脚，所述第一至第四输入引脚在所述第一使能端控制下分别与所述第一至第四输出引脚导通形成所述第一组传输通道，所述第五至第八输入引脚在所述第二使能端控制下分别与所述第五至第八输出引脚导通形成所述第二组传输通道，所述并行接口的第2针与所述单片机的第一和第七输入引脚连接，第3针与所述单片机的第三和第六输入引脚连接，第4针与所述单片机的第二输入引脚连接，第6针与所述第四NMOS晶体管的源极连接，第8针与所述单片机的第五输入引脚及所述第三NMOS晶体管的源极连接，第10针连接所述第二二极管的阳极，第11针与所述单片机的第八输出引脚及第一二极管的阳极连接，第12针连接所述第三NMOS晶体管的漏极，第13针与所述单片机的第四输出引脚连接，所述第一NMOS晶体管的漏极连接所述第一二极管的阴极，源极连接所述第三NMOS晶体管的源极，栅极连接一电源，所述第二NMOS晶体管的漏极连接所述电源，源极接地，栅极连接所述电源并经所述第一开关接地，所述第三NMOS晶体管的栅极连接所述电源，所述第四NMOS晶体管的漏极连接所述第二二极管的阴极，栅极连接所述电源，所述第五NMOS晶体管的漏极连接所述电源，源极接地，栅极连接所述电源并通过所述第二开关接地，所述第五NMOS晶体管的栅极还与所述单片机的第二使能端连接，所述单片机的第四和第八输入引脚与所述烧录接口的第3针连接，第一和第五输出引脚与所述烧录接口的第9针连接，第二和第六输出引脚与所述烧录接口的第5针连接，第三和第七输出引脚与所述烧录接口的第1针连接，所述第一和第二开关与所述电源之间分别对应连接一第一电阻和一第二电阻。

5.如权利要求4所述的可编程逻辑器件下载线，其特征在于：所述逻辑控制电路还包括一第三组传输通道及一控制所述第三组传输通道导通与否的第三开关组，所述第三组传输通道导通时将所述并行接口的第2、4、3和10针分别与所述烧录接口的第9、5、1和3针对应导通。

6.如权利要求5所述的可编程逻辑器件下载线，其特征在于：所述第三组传输通道形成于所述单片机，所述第三开关组包括第六至第八NMOS晶体管、一第三二极管及一第三开关，所述单片机还包括第九至第十二输入引脚、第九至第十二输出引脚及一第三使能端，所述第九至第十二输入引脚在所述第三使能端控制下分别与所述第九至第十二输出引脚导通形成所述第三组传输通道，所述并行接口的第2针还与所述单片机的第九输入引脚连接，第3针还与所述单片机的第十输入引脚连接，第4针还与所述单片机的第十一输入引脚连接，第8针还与所述第三二极管的阴极连接，第10针还与所述单片机的第十二输出引脚连接，第12针还连接所述第六NMOS晶体管的漏极，第13针还连接所述第八NMOS晶体管的漏极，所述第六和第八NMOS晶体管的源极均与所述第三二极管的阳极连接，所述第六和第八NMOS晶体管的栅极均与所述第七NMOS晶体管的漏极连接，所述第七NMOS晶体管的漏极连接所述电源，所述第七NMOS晶体管的栅极连接所述电源及所述单片机的第三使能端并通过所述第三开关接地，所述第七NMOS晶体管的源极接地，所述单片机的第十二输入引脚及第九至十一输出引脚分别与所述烧录接口的第3、9、1和5针对应连接，所述第三开关与所述电源之间连接一第三电阻。

7.如权利要求6所述的可编程逻辑器件下载线，其特征在于：所述逻辑控制电路还包括一第四组传输通道及一控制所述第四组传输通道导通与否的第四开关组，所述第四组传输通道导通时将所述并行接口的第2、1、17和10针分别与所述烧录接口的第9、1、5和3针对应导通。

8.如权利要求7所述的可编程逻辑器件下载线，其特征在于：所述第四组传输通道形成于所述单片机，所述第四开关组包括第九和第十NMOS晶体管、一第四二极管及一第四开关，所述单片机还包括第十三至第十六输入引脚、第十三至第十六输出引脚及一第四使能端，所述第十三至第十六输入引脚在所述第四使能端控制下分别与所述第十三至第十六输出引脚导通形成所述第四组传输通道，所述并行接口的第1针与所述单片机的第十四输入引脚连接，第2针还与所述单片机的第十三输入引脚连接，第9针连接所述第四二极管的阴极，第10针还与所述单片机的第十六输出引脚连接，第11针还连接所述第九NMOS晶体管的漏极，第17针与所述单片机的第十五输入引脚连接，所述第九NMOS晶体管的源极连接所述第四二极管的阳极，所述第九NMOS晶体管的栅极和第十NMOS晶体管的漏极均与所述电源连接并通过所述第四开关接地，所述第十NMOS晶体管的源极接地，栅极与所述单片机的第四使能端连接并通过所述第四开关接地，所述单片机的第十六输入及第十三至十五输出引脚分别与所述烧录接口的第3、9、1和5针对应连接，所述第四开关与所述电源之间连接一第四电阻。

9.如权利要求2所述的可编程逻辑器件下载线，其特征在于：所述逻辑控制电路的第一组传输通道导通时将所述并行接口的第2、4、3和13针分别与所述烧录接口的第9、5、1和3针对应导通，其第二组传输通道导通时将所述并行接口的第2、4、3和10针分别与所述烧录接口的第9、5、1和3针对应导通。

10.如权利要求9所述的可编程逻辑器件下载线，其特征在于：所述逻辑控制电路还包括一第三组传输通道及一控制所述第三组传输通道导通与否的第三开关组，所述第三组传输通道导通时将所述并行接口的第2、1、17和10针分别与所述烧录接口的第9、1、5和3针对应导通。