SU1277095A1

SU1277095A1 - Устройство дл суммировани @ @ -разр дных двоичных чисел

Info

Publication number: SU1277095A1
Application number: SU843831716A
Authority: SU
Inventors: Шейх-Магомед Абдуллаевич Исмаилов; Омар Магадович Омаров
Original assignee: Дагестанский Политехнический Институт
Priority date: 1984-12-25
Filing date: 1984-12-25
Publication date: 1986-12-15

Abstract

Изобретение относитс к области вычислительной техники, а точнее к устройствам дл сложени нескольких чисел, и может использоватьс в устройствах обработки информации. Цель изобретени - упрощение устройства . Устройство содержит преобразователь двоичного кода в уплотненный код, первую и вторую группу элементов И, группу элементов задержки , группу сумматоров по модулю два, элемент ШШ, регистр результата и соответствующие входные шины, причем применение в суммирующем устройстве преобразовател двоичного кода в уплотненный код, группы элементов ИЛИ, группы сумматоров по модулю два, первой и второй группы элементов И, группы элементов задержки и регистра результата, соедиi ненных соответствующими св з ми, позвол ет получить структуру устрой (Л ства дл суммировани N п-разр дных двоичных чисел с малыми аппаратурными затратами и более высоким быстродействием . 2 ил. N5 СО сл

Description

Изобретение относитс к вычислительной технике.

Цель изобретени - упрощение устройства .

На фиг. 1 изображена функциональна схема устройства, на фиг . 2-упрощенна принципиальна схема преобразовател ДВОИЧНОГО кода в уплотненный код.

Устройство содержит преобразователь 1 двоичного кода в уплотненный код, сумматоры 2 по модулю два, первую 3 и вторую 4 группы элементов И, rpytiny элементов 5 задержки, элемент ИЛИ 6, регистр 7 результата, .информационные входы 8 устройства первый 9 и второй 10 синхрОБХОДЫ.

Устройство работает следующим образом .

По информационным входам 8 устройства при приходе тактового импульса на первый вход 9 синхронизации устройства на вход преобразовател двоичного кода в уплотненный код через элемент И 3 первой группы поступают i-e одноименные разр ды всех слагаемых (i-й разр дньш срез), сортветственно на выходе блока 1 образуетс уплотненный код, например, если на входе блока 1 имеетс двоична комбинаци 01011011, то на его выходе получим уплотненный код 00011111, который поступает на входы элементов задержки (свидетельстЕ,ующий о количестве переносов, которые необходимо учесть при обработке (1 + 1)-го среза), а также на входы группы сумматоров 2 по модулю два, с выходов которых получаем результат суммы обработки i-ro среза, который поступает на элемент ИТШ 6, с выхода которого при подаче такТо- вого импульса по второму входу 10 синхронизации заноситс в регистр результата, а информаци о количестве переносов (образованных при обработке i-ro среза), которые необходимо учесть при обработке (1. + 1)-го среза, задерживаетс на один такт с помощью элементов 5 задержки,

Количество тактов t , необходимых дл сзгммировани N п-разр д,ных двоичных чисел, соответственно равно t п + ,

где п - разр дность слагаемых;

N - количество суммируемых слагаемых .

Claims

Формула изобретени

, Устройство дл суммировани N празр дных двоичных чисел, содержащее преобразователь двоичного кода в уплотненный код, первую группу из N-1 -элементов И, где N - количество суммированных чисел, вторую группу из элементов И, группу из N-1 элементов задержки, отличающеес тем, что,с целью упрощени устройства , в него введены элемент ИЛИ, регистр результата N-1 сумматоров по модулю два и N-1 входов первой группы преобразовател двоичного кода в уплотненный код соединены соответственно с выходами N-1 элементов И первой группы, первые входы которых соединены с первым синхровходом устройства , а вторые входы - соответственно с выходами N-1 элементов задержки группы, втора группа из N входов преобразовател двоичного кода в уплотненный код соединена сооветственно с выходами элементов И второй группы, первые входы которых соединены с первым синхровходом устройства, а вторые входы с входами соответствующих слагаемых устройства, нечетные выходы преобразовател двоичного кода в уплотненный код, кроме выхода старшего раз .р да, соответственно соединены с первыми входами . сумматоров ло модулю, два, четные выходы преобразовател двоичного кода в уплотненный код : соответственно соединены с вторыми входами сумматоров по модулю два и с входами соответствующих элементов задержки группы, выходы сумматоров по модулю два соединены с- входами элемента ИЛИ, последний вход которого соединен с выходом старшего разр да преобразовател .двоичного кода в уплотненный код, выход элемента ИЛИ соединен с информационным входом регистра результата, синхровход которого соединен с )зторым синхровходом устройства.