SU1755326A2

SU1755326A2 - Регистр сдвига

Info

Publication number: SU1755326A2
Application number: SU904805197A
Authority: SU
Inventors: Николай Андреевич Квитка; Владимир Прокофьевич Кожемяко
Original assignee: Винницкий политехнический институт
Priority date: 1990-03-23
Filing date: 1990-03-23
Publication date: 1992-08-15

Abstract

Изобретение относитс к вычислительной технике, автоматике и цифровой измерительной технике и может быть использовано в арифметико-логических устройствах последовательного действи повышенной достоверности. Цель изобретени - повышение надежности регистра. Поставленна цель достигаетс тем, что регистр содержит первый и второй сумматоры 16,17 по модулю два с соответствующими св з ми. Т.к. в данном регистре разрешен- ными вл ютс лишь те кодовые комбинации , которые содержат четное число единиц, то при нарушении этого услови происходит переключение сумматоров 16, 17.Искажение входной кодовой комбинации контролируетс сумматором 16, а выходной - сумматором 17. 1 ил.

Description

Изобретение относится к вычислительной технике, автоматике и цифровой измерительной технике и может быть использовано в арифметико-логических устройствах последовательного действия, повышенной достоверности.

Целью изобретения является повышение надежности регистра.

На чертеже представлена функциональная схема регистра сдвига.

Регистр сдвига содержит D-триггеры 1, мультиплексоры 2, первый 3, второй 4, третий 5 и четвертый 6 элементы И, информационные выходы 7 параллельного кода, вход 8 управления режимом мультиплексоров, первый вход 9 синхронизации, первый информационный вход 10 последовательного кода, второй 11 и третий 1,2 входы синхронизации регистра, первый 13 и второй 14 информационные выходы последовательного кода, шину 15 сдвига, первый 16 и второй 17 сумматоры по модулю два, выходы 18, 19 индикации сбоев входного и выходного кодов соответственно, второй информационный вход 20 последовательного кода.

Регистр работает следующим образом.

Регистр сдвига способен осуществить сдвиг двоичного кода и кода уГ2 на один разряд вправо, на два разряда вправо, а также выполнить преобразование последовательного двоичного кода и кода с основанием·/^- 2 в соответствующие параллельные коды и, наоборот, параллельные двоичные коды и коды ν 2 - в последовательные коды. При этом одновременно с преобразованием последовательного кода с основанием >Γ2 в параллельный осуществляется с помощью сумматора 16 по модулю два контроль входного кода на четность пар рядом стоящих разрядов кода. Наличие одной единицы в любой паре кодовой комбинации свидетельствует об ее искажении и, следовательно, о бессмысленности дальнейшего преобразования. О таком состоянии сигнализирует появление единичного сигнала на выходе 18. Аналогичным образом выполняют контроль выходного кода с помощью сумматора 17 по модулю два при преобразовании параллельного кода с основанием »2 в последовательный код. Об искажении кодовой комбинации свидетельствует наличие единичного сигнала на выходе 19 контроля, по которому также прекращается преобразование.

Преобразование последовательного двоичного кода или кода V2 в параллельный код требует подачи последовательного кода на вход 10, начиная со старших разря дов, и подачи сигналов в шину 15 сдвига одновременно с ними синхросигналов на вход 9. Предварительно необходимо к входу 8 регистра приложить логический сигнал. Преобразование при этом происходит потактно путем поразрядной записи сдвига вправо на один разряд информации в регистре. Заканчивается преобразование последовательного кода в параллельный в момент записи информации о младшем разряде в соответствующий триггер 1. Для ускорения преобразования последовательного кода в параллельный необходимо на вход 8 реги; стра подать сигнал 1, а к входам 10 и 20 приложить информацию соответственно четных и нечетных разрядов двоичного кода или кода у/~2. Вследствие одновременного поступления поразрядной информации на входы 10 и 20 синхросигналов на входе 9 и импульсов сдвига в шине 15 осуществляется запись информации в триггеры 1 и сдвиг вправо на два разряда одновременно. Поэтому процесс преобразования в данном случае происходит в два раза быстрее по сравнению с предыдущим случаем. Преобразование параллельного кода в последовательный код·! на регистре сдвига требует синхронной подачи сигналов в шину 15 регистра и сигналов на вход 11 регистра, Тогда последовательно во времени на выходе 13 регистра появляется информация о каждом разряде кода, предварительно записанном в регистре, начиная со старших разрядов. В шине 8 регистра при этом присутствует сигнал 0. Если на вход 9 регистра подать сигнал ”1'/то преобразование ' осуществляется в два раза быстрее, так как сдвиг вправо происходит одновременно на два разряда. Последовательный код при этом последовательно во времени появляется на выходах 13 и 14, для чего импульсные сигналы синхронно должны поступать в шину 15 регистра и на входы 11 и 12.

Для последовательного сдвига на один разряд вправо единицы, записанной в триггер 1 младшего разряда, необходимо присутствие сигнала “0 в шине 8 регистра и импульсных сигналов в шине 15 сдвига: Последовательный сдвиг вправо на два разряда информации, записанной в триггеры 1 двух младших разрядов, требует наличия во входе 8 регистра единичного сигнала и импульсных сигналов в шине 15 регистра. Результаты сдвига в данном случае присутствуют последовательно во времени, начиная с выхода 7 первого (второго) разрядов по выход 7 предпоследнего (последнего) разрядов.

Claims

Формула изобретения

Регистр сдвига по авт.св. № 1591072, отличающийся тем, что, с целью повышения надежности регистра, он содержит первый сумматор по модулю два, пер- 5 вый и второй входы которого соединены с выходами первого и второго элементов И соответственно, а выход является выходом индикации сбоя входного кода регистра, второй сумматор по модулю два, первый и второй входы которого соединены с выходами третьего и четвертого элементов И соответственно, а выход является выходом индикации сбоя выходного кода регистра.