SU1003068A1 - Преобразователь двоично-дес тичных чисел в двоичные - Google Patents

Description

Изобретение относитс  к автомагике и цифровой вычислительной технике и может быть использовано в составе систем сбора и обработки информации.

Известен преобразователь двоично-дес тичных чисел в двоичные, содержащий сдвигающие регистры, разделенные на тетрады, блоки коррекции по числу тетрад преобразуемого числа, регистр результата, блок управлени  и генератор серий импуль- сов С 1.

Недостаток известного устройства состоит в ограниченном классе решаемых задач, что св зано с невозможностью преобразовани  кода угловых величин в двоичный код.

Наиболее близким по технической сущности и схемнс |у построению к изобретению  вл етс  преобразователь двоично-дес тичных кодов в двоичные , содержащий регистр, состо щий из тетрад, распределитель импульсов и блоки коррекции по числу тетрад 2.

Недостатком данного преобр1азовател   вл етс  возможность преобразовани  двоичио-дес тичных кодов времени (5ггла, азимута -и т.л непосредственно в двоичный код и сравнительно боч льшой аппаратуры.

Целью изобретени   вл етс  расширение класса решаемых задач за счет обеспечени  возможности преобразовани  как двоично-дес тичных кодов, так и двоично-дес тично-шестидес тиричных кодов в двоичный код.

Поставленна  цель достигаетс 

10 тем, что преобразователь двоичнодес тичного кода в двоичный код, содержащий регистр числа, состо щий из тетрад, блоки коррекции, /распределитель импульсов, тактовый

15 вход и вход пуска которого  вл ютс  соответственно тактовым входом и входом пуска преобразовател , первый выход распределител , импульсов соединен с тактовьми входами блоков

20 коррекции, информационные входы i-ro блока коррекции (i l-n-l), где п - число дес тичных разр дов выходного кода, соединены с пр мым и инверсным выходами (1+1)-й тетрады,

25 первые информационные входы трех . старших разр дов которой соединены соответственно с выходами трех младших разр дов i-ro блока коррекции, выход старшего разр да j-ro (j l-n-2)

30 . блока коррекции соединен с первым

информационным входом первого разр да (j+l)-ft тетрады, первые информационные входы первых разр дов первой и второй тетрад соединены соответственно с выходами старших разр дов (n-l)-ro блока коррекции и первой тетрады, вторые информационные входы всех тетрад  вл ютс  информационными входами преобразовател , а тактовые входы всех тетрад соединены с вторым выходом распределител  импульсов, введены -j-t блоков управлени  блоками коррекции и управл ющий триггер, тактовый вход Которого соединен с третьим выходом распределител  импульсов, управл ющий вход  вл етс  управл ющим входом преобразовател , а выходы управл ющего триггера соединены соответственно с первым и вторым управл ющими входами блоков управлени  блоками коррекции, первый и второй выходы которых соединены соответственно с первым и вторым управл ющими входами соответствующих нечетных блоков коррекции, вход запрета которых соединен с инверснкм выходом управл ющего триггера, первый и второй управл ющие входы четных блоков коррекции соединены соответственно инверсными выходами второго и четвертного разр дов соответств5 щих тетрад, вход настройки четных блоко коррекции соединен с входом логического нул  преобразовател , первый и второй информационные входы блоков управлени  блоками коррекции соединены соответственно с пр мым и инверсным выходами четвертого разр да соответствующих четных тетрад, инверсный выход второго разр да которых соединен с третьими информационнь 1ми входами соответствующих блоков управлени  блоками коррекции При этом в нем блоки коррекции сдержат четырнадцать элементов И, четыре элемента ИЛИ-НЕ и элемент НЕ, причем выходы элементов ИЛИ-НЕ  вл ютс  выходами блока коррекции, выходы первого/ второго и третьего элемента И соединены с входами первого элемента ИЛИ-НЕ, выходы четвертого , п того/ шестого и седьмого элементов И соединены с входами второго элемента ИЛИ-НЕ, выходы восьмого , дев того/ дес того и одиннадцатого элементов И соединены с входами третьего элемента ИЛИ-НЕ, выходы двеношцатого/ тринадцатого и четырнадцатого элементов И соединены с входами четвертого элемента ИЛИНЕ/ вход запрета блока коррекции соединен с первыми входами третьего, седьмого/ одиннадцатого и четырнадцатого элементов И, а через элемент НЕ с первыми входами остальных элементов И, вторые входы первого, двенадцатого и четырнадцатого элементов И соединены с пр мым информационным входом четвертого разр да блока коррекции, вторые входы второго, шестого и седьмого элементов И соединены с пр мым информационным входом второго разр да блока коррекции, вторые .входы третьего, четвертого, п того, дев того и тринадцатого элементов и соединены с третьими входами первого и второго элементов И и пр мым информационным входом первого разр да блока коррекции/ вторые входы восьмого, дес того и одиннадцатого элементов И соединены с третьим входом п того, четвертым входом первого элемента И и пр мым информационным входом третьего разр да блока коррекции/ третий вход четвертого элемента И соединен с первым управл ющим входом блока коррекции , третьи входы восьмого и тринадцатого элементов И соединены с чет1вертым входом п того элемента И и с инверсным информационным входом четвертого разр да блока коррекции , третьи входы шестого, дес того и двенадцатого элементов И соединены с инверсным информационным входом первого разр да блока коррекции/ третий вход дев того элемента И соединен с вторым управл ющим входом блока коррекции, четвертые входы четвертого и дев того элементов И соединены с инверсным информационным входом третьего разр да блока коррекции четвертый вход восьмого элемента И соединен с инверсным информационным входом второго разр да блока коррекции .

Кроме того/ в нем блок управлени  блоком коррекции содержит четыре элемента И и два элемента ИЛИ-НЕ, выходы которых  вл ютс  соответственно первым и вторым.выходами блока управлени  блоком коррекции, первый информационный вход которого соеди-вен с первыми входами первого и второго элементов И, первые входы третьего и четвертого элементов И соединены соответственно с вторым и третьим информационными входами блока управлени  блоком коррекции, первый и второй управл ющие входы которого соединены с вторыми входами первого, четвертого и второго, третьего элементов И соответственно, выходы первого и третьего элементов И соединены с входами первого элемента ИЛИ-НЕ а выходы второго и четвертого элементов И соединены с входами второго элемента ИЛИ-НЕ,

На фиг. 1 приведена структурна  схема предлагаемого преобразовател , на фнг. 2 - вариант реализации блока коррекции.

В Состав устройства (фиг, 1) входит регистр числа, состо щий из тетрад , (дл  примера на фиг. 1 показано только 5 тетрад): перва  тетрада 1 (единиц, единиц, секунд), втора  тетрада 2 (дес тков, дес тков, секунд), треть  тетрада 3 (сотен, единиц минут), четверта  тетрада 4 (тыс ч, дес тков минут), п та  тетрада 5 (дес тков,тыс ч, единиц градусов ), блоки 6 коррекции, распределитель 7 импульсов, триггер 8 управлени , блоки 9 управлени  блоками коррекции, сигнала Признак числа грешусов, минут, секунд, вход 11 сигнала Начало преобразовани  (Нп), вход 12 Тактовые синхроимпульсы (ТИ, блоки управлени  блоками коррекции, состо щие из элементов И 13 и элементов ИЛИ-НЕ 14, информационный вход 15 пpeoбpaзoвaтeл 

На фиг. 2 приведены следующие обозначени : элемент НЕ 1б,элементы И 17 - 30, элемента ИЛЙ-НЕ 31 34 , вход запрета коррекции 35, управл ющие входы 36 и 37 (Вх, 1, Вх. 2) блока коррекции.

Тетрады 1-5, составл ющие регистр числа, предназначены дл  приема преобразуемого двоично-дес тичного числа , хранени  промежуточных значений, а также дл  хранени  и выдачи окончательного результата в двоичном параллельном коде. Старша  тетрада 5 выполнена по схеме регистра сдвига. Каждый элемент разр да пам ти числа представл ет собой D-триггер, который принимает проанализированную, информацию -на О-вход при поступлении на С-вход тактирующего импульса (принцип совпадени  с распределител  7 импульсов. На S-входы триггеров поступают с входных шин разр ды двоично-дес тичного числа дл  преобразовани  . Триггеры тетрад регистра числа при этом мен ют на выходе свое состЬ ние (значение) только по заднему фронту (спаду) управл ющего тактирующего импульса с распределител  7.

Блок 6 коррекции (фиг. 2) предназначен дл  приема 4-разр дной информации с регистра числа, анализа и коррекции при необходимости содержимого тетрады.

Блок коррекции реализует следующую зависимость между входными - . (Х.,-Хц каждой тетрады) и выходными ( каждого корректора) разр дамк с учетом поступающих на него сигналов (Z , Zj) и управл ющих сигналов по входам Вх.1 и

..i.

F,,Xxii,VX,3V,Z,YX,,;

..a - A iIz ,,X4Z,

где

. .

Блоки коррекции второй и четвертой тетрад при отсутствии на входе 10 сигнала Признак числа градусов , минут, секунд, как и остальные блоки, входные комбинации кода тетрад, имеющих содержимое 8, 9, 10, 11 и 12 двоичных единиц, корректируют (уменьшают).на три, в итоге на сдвиг выдаютс  коды 5, 6j 7, В и 9. .

При поступлении сигнала на вход 10 блоки коррекции второй (дес тков секунд) и четвертой (дес тков минут) тетрад входные комбинации кода, имеющие содержимое 8, 9 и 10 двоичных единиц, корректируют (уменьшают ) на п ть, в итоге на сдвиг выдаютс  коды 3, 4 и 5. При поступлении нв вход регистра числа двоично-дес тичных кодов градусов, минут, секунд в процессе преобразовани  в тетрадах 2 и 4 возможны только соче- тани  кодов О/ 1, 2, 3, 4, 5 и 8, 9, 10, которые корректируютс  на 5 перед сдвигом.

Распределитель импульсов7 формирует тактирующие сигналы, разрешающие запись информации в триггерах регистра числа. В процессе сдвига и преобразовани  числа также формируютс  сигнал Запрет коррекции на врем , в течение которого содержимое тетрад уже не корректируетс , так как взамен преобразуемой входной двоично-дес тичной комбинации, начина  со старших тетрад, накапливаетс  поразр дно и хранитс  двоичный эквивалент числа.

Триггер 8 упраглени  служит дл  приема, запоминани  на весь период преобразовани  и выдачи на управл ющие входы блока 9 упр авлени  блоком коррекции и-блоки коррекции второй и.четвертой тетрад сигналов с обоих выходов Признак двоично-дес тичного кода градусов, минут, секунд, на второй вход триггера поступает сигнал Сброс от распределител  7 импульсов в конце цикла преобразовани .

Преобразователь работает следующим образом.

Вхедной двоично-дес тичный код, предназначенный дл  преобразовани , располагаетс  со сдвигом на 1 раз-л. р д вправо в триггерах тетрад 1-5 регистра числа, поступа  совместно с сигналом НП на входе 11. При этом рйспредели±елем 7 формируетс  и выдаетс  на тетрады управл ющий тактирующий импульс, по заднему фронту которого происходит запись информации , на что реагирует блок б коррекции, и на входе тетрад регистра числа со сдвигом на один разг р д вправо поступают новые значени  откорректированных комбинаций кодов . Последующа  запись в тетрады 1-5 регистра числа произойдет по второму управл ющему тактирующему импульсу с распределител  7 импуль-, са, и так далее, пока не расположит с  в тетрадах 1-5 регистра числа параллельный код разр дов двоичного числа, эквивалейтногс поступившему

на преобразование двоично-дес тичному числу. Последовательный процесс преобразовани  приведен в примерах 1 и 2.

Пример 1. Преобразование двоично-дес тичного числа 1001, 1001. 1001. 1001. 1001 (99.999) Ь 20-разр дный двоичный код 00011000011010011111, при этом следует учитывать, что входное число на регистр поступает со сдвигом на 1 разр д вправоу и начинаетс  ана.- . ЛИЗ и коррекци  содержимого тетрад, кроме старшей. Результаты преобразовани  представлены в табл. 1 (С - сдвиг на 1 р информации, А(К) анализ и-. ,коррекци  содержимого тетрад ) .

Таблица 1

1011

1111

1101

0111

1110

ООН

lull

1001

1111

0100

0111 101Э

0010

0100

0001

С А(К)

0010

1001

с

А(К)

оно

0001

с

1011

А(К) 1000

0000

с

1100

А{К) 1001

1000

с

1100

А(К) 0101 1001

1010.

с

1100

А(К) 0111 1001

10

1003068 Продолжение табл. 1

1111

1001

0100

1111;

10 .0010 0111 1100

ООН

1001

11

12

1100

1001- . 1111 Введение блоков управлени  блоками коррекции по два между второ и четвертой тетрадами и их корректорами ) по сравнению с известным ; . устройством обеспечивает преобраэование другого класса информации: дйоично-дес тичных чисел времени :или угла в градусах, минутах, секундах ) в двоичные -угла, азимута, курса и т.д. При поступлении на триггер управлени  признака двоично-дес тичного числа градусов, минут, секунд блоки 9 и корректоры второй и четвертой тетрад в отличие от корректоров остальных тетрад производ т корректировку со держимого тетрад на 5 при наличии входе кодов 8, 9 и 10. Корректоры влех тетрад однотипные и могут быть выполнены на различных элементах и согласно приведенным в описании булевым функци м Така  схемна  реализаци  позволила не усложн   в целом преобразовател и без необходимости применени  накопительного регистра результата , расширить его функциональные возможности и область применени . Использование одного и того же регистра числа, как дл  приема и .запоминани  входного двоично-дес тичного числа, так и дл  приема и запоминани .сначала промежуточных преобразуемых значений, а также дл  запоминани  и хранени  преобразованного числа,, дает значител ный выигрыш в экономии оборудовани в уменьшении количества элементов и св зей, в упрощении и повыыении надежности устройства в целом.

Продолжение табл. 2

0010

0000

с

АСр)

1001

0001

0000 с

А(К)

1000

с

А(К) 0101

0001

1010

с

А(К) 0111

1011

с

Claims (3)

1. А(К) 1000 Формула изобретени  1. Преобразователь двоично-дес тичных чисел в двоичные, содержащий регистр числа, состо щий из тетрад, блоки коррекции, распределитель импульсов, тактовый вход и вход пуска КОТОРОГО.ЯВЛЯЮТСЯ соответственно тактовым входом и входом пуска преобразовател , первый выходраспределител  импульсов соединен с тактовыми входами блоков коррекции, информационные входы 1-го блока коррекции (1 1-И-1, где ,и - число дес тичных разр дов выходного кода), соединены с пр мым и инверсным выходами (+1)-й тетрады, первые информационные входы трех старших разр дов которой соединены соответственно с выходами трех младюих разр дов i-ro блока .коррекции, выход старшего разр да j-го {j 1-h-2) блока коррекции соединен с первьом i информационным входом первого разр да (З+1)-и тетрады, первые информационные входы первых разр дов первой и второй тетрад соединены соответственно с выходами старших разр дов ()-ro блока коррекции и первой тетрады, вторые информационные входы всех тетрад  вл ютс  информационными входами преобразовател , а тактовые входы всех тетрад соединены с вторым выходом распределител  импульсов, о т л и ч аю щ ийс  тем, что, с целью расширени  класса решаемых задач за счет обеспечени  -преобразовани  двоичнодес тичный код, так и в двоично-дес тичный шестидес тиричный код, в

   него введеныЗ f блоков управлени  блоками коррекции и управл ющий триггер, тактовый вход которого сое-, инен с третьим выходом распределиел  импульсов, управл ющий вход  в етс  управл ющим входом преобразоЕ ател , а выходы управл ющего триггеа соединены соответственно с первым и вторым управл ющими входами блоков правлени  блоками коррекции, первый второй выходы которых соединены соответственно с первым и вторым управл ющими входами соответствующих нечетных блоков коррекции, вход запрета которых соединен с инверсным выходом управл ющего триггера, первый и второй управл ющие входы четных блоков коррекции соединены соответственно с инверсными выходами второго и четвертого разр дов соответствующих тетрад, вход настройки четных блоков коррекции соединен с входом .логического нул  преобразовател , первый и второй информационные входы блоков управлени  блоками коррекции соединены соответственно с пр мым и инверсньом выходами четвертого разр да соответствующих четных тетрад, инверсный выход второго разр да которых соединен с третьими информационными входами соответствующих блоков управлени  блоками коррекции .
2. 2. Преобразователь по п. 1, отличающийс  тем, что в нем блоки коррекции содержат четырнадцать элементов И, четыре элемента ИЛИ-НЕ и элемент НЕ, причем выходы элементов ИЛИ-НЕ  вл ютс  выходами блока коррекции, выходы перво- . го, второго и третьего элемента И соединены с входами первого элемента ИЛИ-НЕ, выходы четвертого, п того, шестого и седьмого элементов И соединены с входами второго элемента ИЛИ-НЕ, выходы восьмого, дев того, дес того и одиннадцатого элементов И соединены с входами третьего элемента ИЛИ-НЕ, выходы двенадцатого, тринадцатого и четырнадцатого элементов И соединены с входами четвертого элемента ИЛИ-НЕ, вход запрета блока коррекции соединен с первыми входами третьего, седьмого, одиннадцатого и четырнадцатого элементов И, а через элемент НЕ с первыми входами остальных элементов И, вторые входы первого, двенадцатого и четырнадцатого элементов и соединены с пр мым информационным входом четвертого разр да блока коррекции, вторые входы второго, шестого и седьмого элементов И соединены с пр мым информационным входом второго разр да блока коррекции, вторые входы третьего, четвертого, п того, дев того и тринадцатого элементов И соединены с третьими входами первого и второго элементов И и пр мым информационным входом первого разр да блока коррекции , вторые входы восьмого, дес - того и одиннадцатого элементов И соединены с третьим входом п того, четвертым входом первого элемента И и пр мым информационным входом третьего разр да блока коррекции, третий вход четвертого элемента И соединен Ь первым управл ющим вхрдом блока коррекции, третьи входы восьмого и

   тринадцатого элементов И соединены с четвертым входом п того элемента И и с инверсным информационным входом четвертого разр да блока коррекции , третьи входы шестого, дес того и двенадцатого элементов И соединены с инверсным информационным входом первого разр да блока коррекции, третий вход дев того элементна И соединен с вторым управл ющим входом блока коррекции, четвертые В1ходы четвертого и дев того элементов И соединены с инверсным информационным входом третьего разр да блока коррекции , четвертый вход восьмого элемента И соединен с инверсным информационным входом второго разр да блока коррекции,
3. 3. Преобразователь по пп. 1 и 2, отличающийс  тем, что в нем блок управлени  блоком коррекции содержит четыре элемента И и два элемента ИЛИ-НЕ, выходы которых  вл ютс  соответственно первым и вторым выходами блока управлени  блоком коррекции, первый информационный вход которого соединен с первыми входами первого и второго элем ментов и, первые входы третьего и четвертого элементов И соединены соответственно с вторым и третьим информационными входами блока управлени  блоком коррекции, первый и второй управл ющие входы которого соединены с вторыми входами первого четвертого и второго, третьего элементов И соответственно, выходы первого и третьего элементов И соединены с входами первого элемента ИЛИНЕ , а выходы второго и четвертого элементов И соединены с входами второго элемента ИЛИ-НЕ.

   Источники информации, прин тые во внимание при экспертизе

   1.Авторское свидетельство СССР № 723567, кл. G 06F 5/02, 1978.

   2.Авторское свидетельство СССР 746496, кл. G 06F 5/02, 1975 (прототип).