SU401014A1

SU401014A1 - Устройство преобразования масштаба изображен

Info

Publication number: SU401014A1
Application number: SU1706931A
Authority: SU
Priority date: 1971-10-20
Filing date: 1971-10-20
Publication date: 1973-10-01

Description

1

Известно устройство преобразовани масштаба изображени по строке, содержащее преобразователь «напр жение - код, регистр записи, запоминающее устройство, регистр считывани и преобразователь «код - напр жение. Недостатком известного устройства вл етс недостаточна информапионна эффективность.

Целью изобретени вл етс повышение информацио П1ОЙ эффективности.

Эта цель в предлагаемом устройстве достигаетс тем, что в него введены компаратор, управл емый ключ, блок задержки, блок совпадени , счетный регистр считывани и дискриминатор .

Блок-схема описываемого устройства приведена на чертеже.

Описываемое устройство содержит преобразователь 1 «напр жение - код, управл емый ключ 2, регистр 3 записи, компаратор 4, счетный регистр 5 записи, запоминающее устройство 6, блок 7 задержки, блок 8 совпадепи , регистр 9 считывани , счетный регистр 10 считывани , преобразователь 11 «напр жение- код, дискриминатор 12. .

Аналоговый сигнал о строке оригинала преобразуетс нреобразователем «нанр жение - код в цифровую последовательпость с тактовой частотой. Сигнал начала анализа открывает ключ дл записи первой цифровой

посылки в регистр записи. Втора цифрова посылка с помощью компаратора 4 сравниваетс с первой, записанной в регистр 3. Если они равны, то компаратор 4 вырабатывает команду записи единицы в счетный регистр записи. При равенстве каждой следующей цифровой посылки первой посылке, хран щейс в регистре 3, в регистре 5 числовой индекс будет увеличиватьс на единицу. При отсутствии равенства компаратор выдает команду ввода в запоминающее устройство 6 информационного числа индекса общего количества чисел группы, осун1ествл ет через блок задержки сброс регистров 3, 5 и разрешает запись второй цифровой посылки в регистр 3. Сигнал начала синтеза строки открывает схему совпадени дл первого тактового импульса . В результате регистр 9 оказываетс подготовленным (совместно со счетным регистром считывани ) к приему считываемой информации из запоминающего устройства. В регистре 9 информационное число и соответствующее ему аналоговое напр жение на выходе преобразовател И наход тс до тех

пор, пока из регистра 10 не будет вычтен числовой ипдекс общего количества чисел данной группы цпфровой ппформации с помощью импульсов тактового сигнала. В момент времени полного вычитани цифровой информации дискриминатор открывает блок совпадени 8, Б регистры 9, 10 вводитс информаци следующей строки из запоминающего устройства .

В регистрах 3 и 10 записываетс числовой индекс, равный п-1, где п - обн1ее количество цифровых посылок данной группы одицаковых чисел. Кроме того, в случае переполиени регистра 5 им выра.батываетс команда , аналогична команде, вырабатываемой компаратором при неравенстве цифровых носылок .

Таким образом, максимально возможное количество одинаковых цифровых посылок группы, «записываемых в одну строку запоминающего устройства, определ етс количеством разр дов строки.

Предмет изобретени

Устройство преобразовани масштаба изображени по строке, содержащее последовательно соединенные преобразователь «напр жени - код, на вход которого поданы аналоговый сигнал и сигнал занисывающей тактовой частоты, регистр записи, запоминающее устройство, регистр считывани , на вход которого подан сигнал считывающей тактовой частоты, и преобразователь «код - напр жение , отличающеес тем, ч1о, с целью iioBbiщенн информационной эффективности к выходу преобразовател «напр жение - код подключены первый вход компаратора и вход управл емого ключа, выход которого соединен со входом регистра записи, выходом соединенного со входом запоминающего устройства и со вторым входом комнаратора, один выход которого соединен со вторым входом

запоминающего устройства, через блок задержки , второй вход которого соединен с выходом , счетного регистра записи, включенного между вторым выходом комнаратора и третьим входом запоминающего устройства, нричем второй выход блока задержки соединен со входами управл емого ключа и регистра записи, а второй выход запоминающего устройства соединен со входом блока совпадени через последовательно соединенные счетный

регистр считывани , на второй вход которого подан сигнал начала синтеза строки, и дискриминатор , причем на два других входа блока совпадени поданы сигнал считывающей тактовой частоты и сигнал иачала синтеза строки, а выход блока задержки соединен с запоминающим устройством и с регистром считывани .