SU1725399A1 - Преобразователь двоично-дес тичного кода в двоичный код - Google Patents

Abstract

Изобретение относитс  к автоматике и цифровой вычислительной технике и может быть использовано дл  преобразовани  двоично-дес тичного кода в двоичный в устройствах ввода-вывода и преобразовани  информации. Целью изобретени   вл етс  повышение быстродействи . Преобразователь содержит элементы И 2 иЗ, элемент НЕ 4, элемент 6 задержки, двоично-дес тичный счетчик 6, дешифратор 7 нул , регистр 8, комбинационный сумматор 9, элемент ИЛИ 10, группу элементов ИЛИ 11 и группу элементов И 12. 1 ил.

Description

сл

С

Ы ю

СЛ

ICO

о ю

Изобретение относитс  к автоматике и цифровой вычислительной технике и может быть использовано дл  преобразовани  двоично-дес тичного кода в двоичный в устройствах ввода-вывода и преобразовани  информации.

Известен преобразователь двоично-дес тичного кода в двоичный, состо щий из сумматора, блока коррекции и блока промежуточных преобразований.

Недостатком данного устройства  вл етс  больша  аппаратурна  избыточность.

Наиболее близким к за вл емому по технической сущности  вл етс  преобразова- тель двоично-д с тичного кода в двоичный, содержащий генератор импульсов, два элемента И, элемент НЕ, элемент задержки, двоично-дес тичный (реверсивный) счетчик , дешифратор нул , двоичный счетчик и регистр записи.

В процессе преобразовани  число в двоично-дес тичном коде записываетс  в двоично-дес тичный счетчик, затем этот счетчик начинает работать на вычитание, а двоичный - на сложение. Счет продолжаетс  до по влени  на выходе дешифратора нул  соответствующего сигнала. Информаци  с выхода двоичного счетчика перезаписываетс  в регистр записи.

Недостатком данного преобразовател   вл етс  длительное врем  преобразовани , пр мо пропорциональное величине двоично-дес тичного числа.

Целью изобретени   вл етс  повыше- ние быстродействи .

Указанна  цель достигаетс  тем, что в устройство введены элемент ИЛИ, комбинационный сумматор, группа элементов И, группа элементов ИЛИ.

В исходном состо нии двоично-дес тичный счетчик - в нулевом состо нии, на выходе дешифратора нул  - О, тем самым открываетс  группа элементов И, запрещаетс  работа сумматора, блокируетс  проход импульсов с тактового входа через первый элемент И и разрешаетс  проход импульсов через второй элемент И, выход которого подключен к второму входу элемента ИЛИ, а также через элемент задержки к входу установки счетчика. Выход элемента ИЛИ подключен к входу строба записи регистра.

Поступаемый по входной шине преобразуемый код разбиваетс  на две части. Младша  (единицы) через группу элементов И и группу элементов ИЛИ записываетс  в младшую часть регистра. Старша  часть записываетс  в счетчик. После записи ненулевого числа в счетчик выход дешифратора устанавливаетс  в 1 - разблокируетс 

первый элемент И, выход которого подключен к вычитающему входу счетчика и к первому входу элемента ИЛИ, а также блокируетс  работа второго элемента И, группы элементов И и разрешаетс  работа сумматора.

Выходы регистра подключены к группе входов первого числа сумматора. На входы второго числа сумматора поступает число 102 (1010). Старшие выходы сумматора подключены к старшим информационным входам регистра, младшие выходы сумматора через группу элементов ИЛИ подключены к младшим информационным входам регистра .

Двоично-дес тичный счетчик работает на вычитание, синхронно со счетом производитс  суммирование информации на выходе регистра и числа 1010. Результат суммировани  перезаписываетс  в регистр. Таким образом производитс  преобразование двоично-дес тичного кода в двоичный

NIO Аю х 102 + Е2, где Е - единицы;

А - старша  часть числа.

Такое преобразование кода позвол ет увеличить скорость преобразовани  в 10 раз.

Разбиение входного двоично-дес тичного кода и последовательное суммирование позвол ют данному преобразователю без значительного увеличени  аппаратных средств уменьшить врем  преобразовани  в 10 раз.

На чертеже показана функциональна  схема преобразовател .

Преобразователь двоично-дес тичного кода в двоичный содержит тактовый вход 1, элементы 2И 2 и 3, элемент НЕ 4, элемент 5 задержки, двоично-дес тичный (реверсив - ный) счетчик б, дешифратор 7 нул , регистр 8, комбинационный сумматор 9, элемент ИЛИ 10, группу из четырех элементов 2ИЛИ 11, группу из четырех элементов 2И 12, входную информационную шину 13, выходную информационную шину 14.

Тактовый вход 1 подключен к первым входам элементов 2И 2 и 3. Второй вход элемента 2И 2 подключен к выходу дешифратора 7 нул , к разрушающему входу сумматора 9 и к входу элемента НЕ 4. Второй вход элемента 2И 3 подключен к выходу элемента НЕ 4 и к первым входам группы элементов 2И 12. Выход элемента 2И 2 подключен к вычитающему синхровходу счетчика 6 и к первому входу элемента 2 ИЛ И 10. Выход элемента 2И 3 подключен к второму входу элемента 2ИЛ И 10 и к входу элемента 5 задержки, выход которого подключен к строб-входу счетчика 6. Информационные

входы счетчика 6 подключены к входной информационной шине 13. Выходы счетчика б подключены к входам дешифратора 7 нул . Вторые входы группы элементов 2И 12 подключены к входной шине 2ИЛИ 11. Первые входы группы элементов 2 ИЛИ 11 подключены к второй (младшие разр ды) группе выходов сумматора 9. Выходы старших разр дов сумматора 9 подключены к старшим информационным входам регистра 8, младшие входные информационные разр ды регистра 8 подключены к выходам группы элементов 2ИЛИ 11.

Вход записи регистра 8 подключен к выходу элемента 2ИЛИ 10, а выходы регистра 8 подключены к выходной шине 14 и к входам первого числа сумматора 9. На входы второго числа сумматора 9 подаетс  константа 1010.

Преобразователь работает следующим образом.

Информаци , подлежаща  преобразованию в двоично-дес тичном коде, поступает по информационной входной шине 13. В исходном состо нии, соответствующем началу цикла преобразовани , счетчик находитс  в нулевом состо нии. При этом сигнал на выходе дешифратора 7 нул , на который подана информаци  с выходов счетчика б, имеет значение, соответствующее логическому О, который, поступа  на второй вход элемента 2И 2, запирает его. Одновременно с этим выходной сигнал с дешифратора 7 нул  через элемент НЕ 4 поступает на второй вход элемента 2И 3, на первый вход которого подаетс  импульсна  последовательность с тактового входа 1. Импульсна  последовательность с выхода элемента 2И 3 поступает на вход строб-записи регистра 8 через элемент 2 ИЛ И 10 и на вход элемента 5 задержки, врем  чистого запаздывани  которого должно быть меньше, чем период следовани  импульсной последовательности , но достаточным дл  записи информации с входной шины через группу элементов 2И 12 и группу элементов 2ИЛИ 11, в регистр 8 до изменени  состо ни  выходов дешифратора 7 нул .

Поступаема  информаци  разбиваетс  на две части: младшие четыре разр да (единицы ) записываютс  в регистр 8; старшие разр ды - в счетчик 6.

После записи информации дешифратор измен ет свое состо ние и разрешает работу счетчика 6 на вычитание, работу сумматора 9 на сложение и запись промежуточных результатов в регистр 8,

В счетчик б записываетс  информаци , соответствующа  количеству дес тков в исходной информации. С каждым вычитающим импульсом сумматор 9 складывает код 1010 (10z) с предыдущим результатом сложени .

Таким образом, в регистре накапливаетс  число

Nio Аю х 102 + Е2.

При установке дешифратора 7 нул  в состо ние О информаци  с выходов регистра 8 считываетс . Врем  считывани  ин0 формации должно быть не более периода импульсной последовательности во избежа-. кие искажени  накопленной в регистре 8 информации.

Применение предложенного устройст5 ва позвол ет повысить быстродействие преобразовани  двоично-дес тичных кодов в двоичные в 10 раз.

Ф о р м у л а и з о б р ет е н и   Преобразователь двоично-дес тичного

0 кода в двоичный код, содержащий первый и второй элементы И,элемент НЕ, элемент задержки , двоично-дес тичный счетчик, дешифратор нул  и регистр, причем тактовый вход преобразовател  соединен с первыми

5 входами первого и второго элементов И, выход дешифратора нул  соединен с вторым входом первого элемента И и через элемент НЕ - с вторым входом второго элемента И, выход которого соединен через элемент за0 держки с входом разрешени  записи двоично-дес тичного счетчика, вычитающий вход которого соединен с выходом первого элемента И, входы разр дов, кроме четырех младших, информационного входа преобра5 зовател  соединены соответственно с входами разр дов информационного входа двоично-дес тичного счетчика, выходы разр дов выхода которого соединены с входами соответствующих разр дов входа дешифра0 тора нул , выход регистра  вл етс  выходом преобразовател ,отличающийс  тем, что, с целью повышени  быстродействи , он содержит элемент ИЛИ, комбинационный сумматор, группу элементов И и группу эле5 ментов ИЛИ, причем выходы первого и второго элементов И соединены с соответствующими входами элемента ИЛИ, выход которого соединен с входом разрешени  записи регистра, входы старших и млад0 ших разр дов информационного входа которого соединены соответственно с выходами старших разр дов выхода комбинационного сумматора и с выходами элементов ИЛИ группы, первые входы которых соеди5 йены соответственно с выходами младших разр дов выхода комбинационного сумматора , вход первого слагаемого которого соединен с выходом регистра, вход константы преобразовател  соединен с входом второго слагаемого комбинационного сумматора,

вход разрешени  суммировани  которого соединен с выходом дешифратора нул , выход элемента НЕ соединен с первыми входами элементов И группы, выходы которых соединены с вторыми входами соответствующих элементов ИЛИ группы, входы четырех младших разр дов информационного входа преобразовател  соединены соответственно с вторыми входами элементов И группы.

Claims (1)

1. Ф о р м у л а и з о б р е т е н и я

   Преобразователь двоично-десятичного кода в двоичный код, содержащий первый и второй элементы И,элемент НЕ, элемент задержки, двоично-десятичный счетчик, дешифратор нуля и регистр, причем тактовый вход преобразователя соединен с первыми входами первого и второго элементов И, выход дешифратора нуля соединен с вторым входом первого элемента И и через элемент НЕ - с вторым входом второго элемента И, выход которого соединен через элемент задержки с входом разрешения записи двоично-десятичного счетчика, вычитающий вход которого соединен с выходом первого элемента И, входы разрядов, кроме четырех младших, информационного входа преобразователя соединены соответственно с входами разрядов информационного входа двоично-десятичного счетчика, выходы разрядов выхода которого соединены с входами соответствующих разрядов входа дешифратора нуля, выход регистра является выходом преобразователя,отличающийся тем, что, с целью повышения быстродействия, он содержит элемент ИЛИ, комбинационный сумматор, группу элементов И и группу элементов ИЛИ, причем выходы первого и второго элементов И соединены с соответствующими входами элемента ИЛИ, выход которого соединен с входом разрешения записи регистра, входы старших и младших разрядов информационного входа которого соединены соответственно с выходами старших разрядов выхода комбинационного сумматора и с выходами элементов ИЛИ группы, первые входы которых соединены соответственно с выходами младших разрядов выхода комбинационного сумматора, вход первого слагаемого которого соединен с выходом регистра, вход константы преобразователя соединен с входом второго слагаемого комбинационного сумматора, вход разрешения суммирования которого соединен с выходом дешифратора нуля, выход элемента НЕ соединен с первыми входами элементов И группы, выходы которых соединены с вторыми входами соответству ющих элементов ИЛИ группы, входы четырех младших разрядов информационного входа преобразователя соединены соответственно с вторыми входами элементов И группы.