SU1550625A1 - Преобразователь код-частота гармонического сигнала - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и предназначено дл  использовани  в качестве программно-перестраиваемого генератора гармонических сигналов. Цель изобретени  - расширение области применени  за счет формировани  N параллельных гармонических сигналов переменной частоты в цифровой и аналоговой формах. Работа преобразовател  основана на последовательном вычислении цифровых значений N автономных приращений фаз в накопительном сумматоре путем суммировани  их предыдущих значений с приращени ми, поступающими из блока пам ти и с выхода комбинационного сумматора. С помощью совокупности комбинационного сумматора, регистра и буферного блока пам ти в преобразователе формируетс  приращение фазы, позвол ющее формировать выходной гармонический сигнал переменной частоты. В вычислителе синуса последовательные значени  суммируемых фаз преобразуютс  в соответствующие значени  амплитуд, измен ющиес  по закону синуса, причем два смежных значени  каждого из N формируемых гармонических сигналов разделены интервалом в /N-1/ тактов генератора импульсов. Селектор раздел ет суммарный цифровой гармонический сигнал по N каналам. Информаци  с N выходов селектора поспупает на выходы N цифро-аналоговых преобразователей, формирующих соответствующие гармонические сигналы в аналоговой форме и передающих их на выходы преобразовател . 1 ил.

Description

выходных шин 16-1 ... 1б-п аналоговых гармонических сигналов.

Преобразователь работает следующим образом.

В блок 1 пам ти предварительно записываютс  п произвольных т-разр дны значений приращений фазы, определ ющих величины посто нных частот формируемых выходных гармонических сигналов . В блок 2 пам ти предварительно записываютс  п произвольных т-разр дных значений приращений фазы, преобразуемых в процессе работы с помощью комбинационного сумматора 5 регистра 6 и первого буферного блока 3 пам ти в значени , определ ющие изменени  частот формируемых выходных гармонических сигналов. Тактовые импульцифровой сигнал, включающий в себ  информацию off n автономных гармонических сигналах, два смежных значени  каждого в котором разделены интервалом в (п-1) тактов генератора 9. Разделение суммарного выходного сигнала по отдельным каналам осуществл етс  с помощью селектора 12, на

информационный вход которого с выхода вычислител  8 синуса поступает суммарный сигнал. Управление селектором 12 осуществл етс  сигналами, поступающими на его управл ющие вхоr ды с п выходов дешифратора 11, на вход которого поступают сигналы с разр дных выходов счетчика 10. На каждом из п выходов селектора 12 формируютс  m-разр дные цифровые зна

25

сы с выхода генератора 9 поступают нэ2о чени  гармонического сигнала с частотой , завис щей от значений соответствующих фазовых приращений, записанных в блоках 1 и 2 пам ти. Информаци  с выходов селектора 12 поступает на выходные шины И цифровых гармонических сигналов и на входы п циф- роаналоговых преобразователей 13, формирующих соответствующие гармонические сигналы в аналоговой форме и передающих их на соответствующие выходные шины 16 преобразовател .

Примен   блоки 1 и 2 пам ти с раздельными схемами записи и считывани , можно измен ть начальные услови  Формировани  гармонических сигналов , не прерыва  процесс их генерации .

синхровходы регистра 6 и накопительного сумматора 7 а также на счетный вход счетчика 10, на разр дных выходах которого формируютс  значени  ад- 1ресов считывани  информации из блоков 1 и 2 пам ти и буферных блоков 3 и пам ти. С выхода блока 1 пам ти п значений каждого приращени  фазы последовательно поступают на первый вход накопительного сумматора 7, с выхода блока 2 пам ти значени  приращени  фазы аналогично поступают на первый вход комбинационного сумматора 5, с выхода которого информаци  поступает на второй вход накопительного сумматора 7 и в регистр 6, с выхода (которого она поступает в первый буферный блок 3 пам ти, откуда информаци , записанна  в предыдущем такте, передаетс  на второй вход комбинационного сумматора 5, суммиру сь с начальным значением приращени  . Информаци  с выхода накопительного сумматора 7 поступает во второй буферный блок k пам ти, откуда значение накоплени  фазы, записанное в предыдущем такте, поступает на третий вход накопительного сумматора 7. Кроме того, информаци  о накопленном изменении фазы с вывода накопительного сумматора 7 поступает на вход вычислител  8 синуса, выполненного в виде посто нного запоминающего устройства с предварительно записанным в нем значени ми амплитуды , измен ющимис  по закону синуса в зависимости от значени  приращени  фазы, поданного на его адресные входы . С выхода вычислител  8 синуса на выходную шину 15 поступает суммарный

30

35

40

45

Claims (1)

1. Формула изобретени 

   Преобразователь код - частота гармонического сигнала, содержащий регистр , информационный вход которого подключен к выходу комбинационного сумматора, вычислитель синуса, вход которого подключен к выходу накопительного сумматора, цифроаналоговый преобразователь, генератор импульсов , выход которого соединен с входом счетчика импульсов, отличающийс  тем, что, с целью расширени  области применени  за счет формировани  п параллельных гармонических сигналов переменной частоты в цифровой и аналоговой формах, в него , введены первый и второй блоки пам ти, первый и второй буферные блоки пам ти , дешифратор, селектор и () цифроа налоговых преобразователей, выходы которых и выход первого цифроаналого50

   Формула изобретени 

   Преобразователь код - частота гармонического сигнала, содержащий регистр , информационный вход которого подключен к выходу комбинационного сумматора, вычислитель синуса, вход которого подключен к выходу накопительного сумматора, цифроаналоговый преобразователь, генератор импульсов , выход которого соединен с входом счетчика импульсов, отличающийс  тем, что, с целью расширени  области применени  за счет формировани  п параллельных гармонических сигналов переменной частоты в цифровой и аналоговой формах, в него введены первый и второй блоки пам ти, первый и второй буферные блоки пам ти , дешифратор, селектор и () цифроа налоговых преобразователей, выходы которых и выход первого цифроаналого

   вого преобразовател   вл ютс  выходной шиной аналоговых сигналов, а входы  вл ютс  выходной шиной цифровых сигналов и подключены к соответствующим выходам селектора, информационный вход которого  вл етс  выходной шиной суммарного сигнала и подключен к выходу вычислител  синуса, а управл ющий вход соединен с выходом дешифратора , вход которого объединен с адресными входами первого и второго блоков пам ти и первого и второго буферных блоков пам ти и подключен к выходу счетчика импульсов, при этом первый информационный вход накопительного сумматора соединен с выходом

   первого блока пам ти, второй информационный вход - с выходом комбинационного сумматора, третий информационный вход - с выходом второго буферно го блока пам ти, информационный вход которого подключен к выходу накопи- тельного сумматора, вход синхронизации которого объединен с входом синхронизации регистра и подключен к выходу генератора импульсов, причем выход регистра подключен к информационному входу первого буферного блока пам ти, выход которого подключен к

   5 первому входу комбинационного сумматора , второй вход которого соединен с выходом второго блока пам ти .