SU1501046A1

SU1501046A1 - Устройство дл умножени

Info

Publication number: SU1501046A1
Application number: SU884360546A
Authority: SU
Inventors: Юрий Александрович Баран; Александр Антонович Шостак
Original assignee: Предприятие П/Я М-5339
Priority date: 1988-01-06
Filing date: 1988-01-06
Publication date: 1989-08-15

Abstract

Изобретение относитс к вычислительной технике и может быть использовано при разработке быстродействующих устройств дл умножени двоичных и дес тичных чисел. Цель изобретени - сокращение аппаратурных затрат. Устройство дл умножени содержит регистры 1-3 сомножителей и результата, матричный умножитель 4, регистры 5-9, сумматоры 10-13 и корректирующие сумматоры 14-16. Цель достигаетс исключением из устройства четвертого корректирующего сумматора за счет изменени функции первого корректирующего сумматора 14. 4 ил.

Description

4

05

JL±.

ipuai

и

3150

Изобретение относитс к области вычислительной техники и может быть использовано при разработке быстро- действ то1цих устро 5ст в дл умножени двоичных и дес тичньк чисел.

Цель изобретени - сокращение колчества оборудовани .

На фиг.1 приведена структурна схема устройства; на фиг. 2-4 - функ циональные схемы первого-третьего корректирующгос сумматоров соответственно .

Устройство дл умножени содержит (фиг.1) регистры первого 1 и второ- го 2 сомножителей, регистр 3 результата , матричный умножитель 4, регистры 5-9, сумматоры 10-13, корректирующие сумматоры 14-16 и вход 17 режма работы устройства.

Тетрада корректирукщего сумматора 14 (фиг.2) содержит трехразр дный двоичный сумматор 18, элемент ИЛИ-НЕ 19, элемент ИЛИ 20 и элемент И 21.

Тетрады корректирующих сумматоров 15, 16 (фиг.3,4) содержат трехразр дный двоичный сумматор 22 и элемент И 23. .

Регистры 1, 2 первого и второго сомножителей предназначены дл хра- нени значени соответственно -множител и множимого, причем регистр 1 сдвигающий.

В регистре. 3 результата после завершени операции умножени форми- руетс старща часть произведени . В процессе же- выполнени умножени в нем временно хран тс промежуточные результаты, а также с этог.о регистра в каждом такте умножени в последо- вательно-параллельном ходе выдаетс из устройства младша часть произведени .

Матричньш умножитель А выполн ет умножение второго сомножител , нахо- д щегос в регистре 2, на m дес тичных шт на 4 m двоичных разр дов (т 1,2,3,) первого сомножител , наход щегос в регистре 1, причем в зависимости от уровн потен- диала на входе 17 режима работы устройства на выходе матричного умножител 4 формируютс любьш из известных способов четыре слагаемые либо в двоично-дес т1гчном коде (если на вхо- де 17 режима работы высокий потенциал либо в двоичном коде (если на. входе 17 режима работы устройства низкий потенциал). Матричный умножитель 4,

как и в устройстве-прототипе, можно реатп 3овать на посто нной полупроводниковой пам ти.

Регистры 5-9 ап ютс синхронизируемыми и предназначены дл организации конвейерного принципа умножени Они предназначены дл временного хранени промежуточных результатов. Синхровходы не показаны.

Сумматоры 10-13 предназначены дл суммировани -промежуточных частичных произведений.

Корректрфующие сумматоры 14-16 необходимы дл внесени коррекции пр работе устройства в режиме дес тичного умножени .

Корректирующий сумматор 14 работает следующим образом: если на двух его входах переноса присутствуют значени , равные нулю, то он осуществл ет вычитание .значени 6 (вычитание 6 может быть заменено прибавлением двоичного кода 1010 с игнорированием возникающего при этом переноса), если на двух его входах переноса присутствуют значени , равные единице, то вводитс избыток путем прибавлени значени +6, в остальных же случа х информаци в корректоре не корректируетс , т,е.- передаетс через него транзитом.

Корректирующий сумматор 15 служит дл введени избытка 6 в каждую тетраду. Он работает следующим образом: если на его входе переноса присутствует значение, равное единице, то разрешаетс добавление +6 к тетраде; если на его входе переноса присутствует значение, равное нулю, то информаци не корректируетс .

Корректирующий сумматор 16 осуществл ет вычитание 6 путем прибавлени двоичного кода 1010, Он работае следующим образом: если на его входе переноса присутствует значение, равное нулю, то разрешаетс прибавление двоичного кода 10.10 если на его входе переноса присутствует значение, равное единице, то информаци не корректируетс и передаетс через корректор транзитом.

При умножении дес тичных и двоичных чисел устройство работает сле- дукйцим образом, причем на каждом такте обрабатываетс восемь двоич- ных или две дес тичных гщфры первого сомножител (множител )-.

51

Режим дес тичнсч о умножени . При дес тичном умножении на каждом такте работы устройства осуществ л етс умножение двух дес тичных цифр первого сомножител , хран щегос в регистре 1, на все цифры второго сомножител , хран щегос в регистре 2, Так,, в первом такте управл ющий сигнал на входе 17 (значение которого дл режима дес тичного умножени равно единице) режима работы устройства разрешает формирование на выходах матричнг го умножител А четырех слагаемых, представленных в двоично-дес тичном коде (первое и второе слагаемые образуют-первую группу выходов матричного умножител 4, а третье и четвертое - вторую группу выходов матричного умножител 4), причем первое и третье слагаемые матричного умножител 4 представлены в двоично-дес тичном коде с избытком +6, а второе и четвертое слагаемые матричного умножител 4 представлены в естественном двоично- дес тичном коде. Первый такт заканчиваетс записью этих слагаемых в регистры 5,6. На следующем такте эти же четыре слагаемых попарно суммируютс на первом и втором сумматорах 10,11, после чего результат первого сумматора 10 корректируетс на первом корректирующем сумматоре 14 (код коррекции зависит от значений выходов переносов сумматоров 10,11) и заноситс в третий регистр 7. Результат второго сумматора 11 заноситс в четвертый регистр 8. На следующем третьем такте содержимое третьего

регистра 7 и четвертого регистра 8 суммируетс на третьем сумматоре 12, результат которого корректируетс на втором корректирующем сумматоре 15 и заноситс в п тый регистр 9 в двоичн дес тичном коде с избытком +б. На

четвертом такте содержимое п того

I

регистра 9 суммируетс на четвертом

сумматоре 13. с содержимым регистра 3 результата (на данном тактге оно равно нулю)f сдвинутым на восемь разр дов вправо. Результат этого суммировани корректируетс на четвертом корректирующем сумматоре 16 и заноситс в регистр 3 результата в естесвенном двоично дес тичном коде. Все описанные ступени устройства работаю одновременно (параллельно), т.е. умн10/4 f)

жение выполи е-уп пс :г 1р -;ic i - принципу,

часть ре лу.:;г- 1 ата умнож тч

побайтно в каж;1( T.IFI-- гч, ;;;)-ITH с 5

регистра i результат., inpi,in же часть результата обр-чзусто и рст И т- ре 3 и считываетс и парал: е тг п1М кодс

Режим двоичного уг-тножени .

10Работа устройства при режит-ie лиопчного умножени аналогична рйботе ynijo ства при режиме дес тичного умножени Отличи состо т лишь в том, что упрар- л ющий сигнал на входе 17 режима раби15 | ты устройства принимает значение, равное нулю, и настраивает корректи- рующце сумматоры 14-16 на пропуск через них информации транзитом, л также разрешает формутрование на вы20 ходах матричного умножител четырех слагаемых, представленных в двоичном коде. Все же остальные узлы вьшолн ют свои функции без изменени .

25

Claims

Формула изобретени

Устройство дл умножени , содержащее регистры первого и второго сомножителей , регистр результата, матричный умножитель, п ть регистров, четыре сумматора и три корректирующих сумматора, причем выходы регистров первого и второго сомножителей соединены соответстве-нно с вводами первого и второго сомножителей матричного

умножител , выходы первой и.второй групп которого соединены соответственно через первый и второй регистры с информационными входами первого и второго сумматоров, вьсчоды суммы и

переноса первого сумматора соединены соответственно с информационным входом и первым входом переноса первого корректирукщего сумматора, выход которого соединен через третий регистр

с первым информационным входом третьего сумматора, второй информационный вход которого соединен с выходом четвертого регистра, выходы суммы и переноса третьего сумматора соединены соответственно с информационным входом и входом переноса второго корректирующего сумматора, выход которого через п тый регистр соединен с первым информационным входом четвертог .о сумматора, выходы суммы и переноса которого соединены соответственно с информационньш входом и входом переноса третьего корректирующего сумматора, выход которого

соединен с информационным входом регистра результата, выход которого соединен с вторым, информационным входом четвертого сумматора, входы разрешени коррекции первого, второго и третьего корректирующих сумматоров соединены с входом задани режима умножени матричного умножител и

1JiUR3

входом режима работы устройства, отличающе ес тем, что, с целью сокращени количества обору- довани , выход переноса второго сумматора соединен с вторым входом переноса первого корректирующего сумматора , а выход суммы - с информацион- HbiM входом четвертого регистра.

фиг. 2

1 J

ifefA