RU2047217C1 - Устройство свертки по модулю три - Google Patents
Устройство свертки по модулю три Download PDFInfo
- Publication number
- RU2047217C1 RU2047217C1 SU5060986A RU2047217C1 RU 2047217 C1 RU2047217 C1 RU 2047217C1 SU 5060986 A SU5060986 A SU 5060986A RU 2047217 C1 RU2047217 C1 RU 2047217C1
- Authority
- RU
- Russia
- Prior art keywords
- elements
- inputs
- outputs
- subgroups
- adders
- Prior art date
Links
Images
Landscapes
- Error Detection And Correction (AREA)
Abstract
Изобретение относится к вычислительной технике и может быть использовано при создании высоконадежных вычислительных систем. Цель изобретения повышение надежности устройства путем уменьшения количества элементов за счет многократного использования элементов устройства в процессе свертки. Устройство содержит сумматоры, группу элементов И, разбитых на подгруппы, элементы ИЛИ, элементы задержки, выходные элементы И. 3 ил.
Description
Изобретение относится к вычислительной технике и может быть использовано при создании высоконадежных вычислительных систем.
Известно устройство, которое обеспечивает свертку по модулю путем последовательного сложения единиц числа в счетчике, при этом число поступает на вход устройства через схемы И по синхроимпульсу [1]
Недостатком устройства является невозможность свертки по модулю три.
Недостатком устройства является невозможность свертки по модулю три.
Наиболее близким техническим решением к изобретению является устройство пирамидальной свертки по модулю три, содержащее n ступеней, каждая из которых содержит сумматоры, сумматоры с 1-й по (n-1)-ю ступени выполнены четырехразрядными, а сумматор n-й ступени двухразрядным, при этом выходы переноса каждого сумматора соединены с входом переноса этого сумматора [2]
Недостатком устройства является необходимость иметь большое количество четырехразрядных сумматоров при большой разрядности числа.
Недостатком устройства является необходимость иметь большое количество четырехразрядных сумматоров при большой разрядности числа.
Целью изобретения является повышение надежности устройства путем уменьшения количества элементов за счет многократного использования элементов устройства в процессе свертки.
На фиг. 1 показана функциональная схема устройства; на фиг.2 временная диаграмма работы устройства; на фиг.3 схема процесса свертки по модулю три.
Устройство свертки по модулю три содержит сумматоры 1.1-1.n/4, группу 2 из n элементов И, разбитых на подгруппы 3 по четыре схемы И, элементы ИЛИ 4.1-4.n/2 элементы задержки 5.1-5.n/2, выходные элементы И 6 и 7, первый 8 и второй 9 синхронизирующие входы устройства.
Устройство работает следующим образом.
Контролируемое число подается на первые входы элементов И группы 2. При подаче на первый 8 синхронизирующий вход устройства синхроимпульса СИ 1 контролируемое число подается на входы сумматоров так, чтобы происходило суммирование четных разрядов с четными, нечетных разрядов с нечетными с учетом весовых функций разрядов. Результат сложения разрядов контролируемого числа по модулю три в виде n-разрядного числа через элементы задержки 5 подается на входы элементов ИЛИ 4 и далее на входы второй половины сумматоров с +1-го по n/4-й. Результат второго этапа сложения разрядов контролируемого числа по модулю три вновь через элементы задержки 5 и элементы ИЛИ 4 с (n/4+1)-го по n/2-й подается на входы последней четвертой части сумматоров с +1-го по n/4-й. Свертка контролируемого числа по модулю три выполняется за (log2 n-1) этапов. Через время tсв после подачи синхроимпульса СИ 1 на второй 9 синхронизирующий вод устройства подается синхроимпульс СИ 2, который открывает элементы И 6 и 7 и результат свертки контролируемого числа по модулю три с выходов сумматора 1.n/4 подается на выходы устройства.
Время свертки числа tсв определяется по формуле
tcв (log2 n-2)tзад + (log2 n-1)tслож, где tзад время задержки сигнала схемой задержки 5,
tслож время сложения чисел сумматором.
tcв (log2 n-2)tзад + (log2 n-1)tслож, где tзад время задержки сигнала схемой задержки 5,
tслож время сложения чисел сумматором.
Claims (1)
- УСТРОЙСТВО СВЕРТКИ ПО МОДУЛЮ ТРИ, содержащее сумматоры, причем выход переноса каждого сумматора соединен с входом переноса данного сумматора, и первую группу элементов ИЛИ, первые входы которых являются входами разрядов числа устройства, а вторые входы соединены с первым синхронизирующим входом устройства, отличающееся тем, что в него введены два выходных элемента И (n
разрядность сравниваемых чисел), n/2 элементов И, разбитых на подгруппы по четыре элемента, n/2 элементов задержки, сумматоры выполнены двухразрядными, элементы И первой группы разбиты на подгруппы по четыре элемента И в каждой подгруппе, причем выходы первых элементов И с 1 по n/8 подгрупп группы и выходы первых схем ИЛИ всех подгрупп соединены с входами первых разрядов первых слагаемых сумматоров с 1 по n/8-й и с (n/8 + 1)-го по n/4-й соответственно, входы вторых разрядов первых слагаемых которых соединены с выходами соответствующих вторых элементов И соответствующих подгрупп группы и вторых элементов ИЛИ всех подгрупп, выходы третьих элементов И с 1 по n/8 подгруппы группы и выходы третьих элементов ИЛИ всех подгрупп соединены с входами первых разрядов вторых слагаемых сумматоров с 1 по n/8 и с (n/8-й + 1)-го по n/4-й соответственно, входы вторых разрядов вторых слагаемых которых соединены с выходами соответствующих четвертых элементов И соответствующих подгрупп группы и четвертых элементов ИЛИ всех подгрупп, выходы сумматоров с 1 по n/4 соединены с входами элементов задержки соответственно с 1 по n/2, выходы которых соединены с первыми входами элементов ИЛИ всех подгрупп, вторые входы которых соединены с выходами элементов И группы с (n/2 + 1) по n соответственно, выходы n/4-го сумматора соединены с первыми входами соответственно первого и второго выходных элементов И, вторые входы которых подключены к второму синхронизирующему входу устройства, а выходы являются выходами устройства.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU5060986 RU2047217C1 (ru) | 1992-06-15 | 1992-06-15 | Устройство свертки по модулю три |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU5060986 RU2047217C1 (ru) | 1992-06-15 | 1992-06-15 | Устройство свертки по модулю три |
Publications (1)
Publication Number | Publication Date |
---|---|
RU2047217C1 true RU2047217C1 (ru) | 1995-10-27 |
Family
ID=21612669
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU5060986 RU2047217C1 (ru) | 1992-06-15 | 1992-06-15 | Устройство свертки по модулю три |
Country Status (1)
Country | Link |
---|---|
RU (1) | RU2047217C1 (ru) |
-
1992
- 1992-06-15 RU SU5060986 patent/RU2047217C1/ru active
Non-Patent Citations (2)
Title |
---|
1. Авторское свидетельство СССР N 922749, кл. G 06F 11/10, 1980. * |
2. Авторское свидетельство СССР N 1105896, кл. G 06F 11/10, 1982. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4644488A (en) | Pipeline active filter utilizing a booth type multiplier | |
RU2047217C1 (ru) | Устройство свертки по модулю три | |
US4546445A (en) | Systolic computational array | |
EP0214836A1 (en) | Carry select adder | |
SU1277095A1 (ru) | Устройство дл суммировани @ @ -разр дных двоичных чисел | |
US4041297A (en) | Real-time multiplier with selectable number of product digits | |
RU2037197C1 (ru) | Устройство для решения систем линейных алгебраических уравнений | |
SU1061131A1 (ru) | Преобразователь двоичного кода в уплотненный код | |
RU94001388A (ru) | Генератор n-значной псевдослучайной последовательности | |
SU1674151A1 (ru) | Генератор перестановок | |
SU1156066A1 (ru) | Устройство дл умножени двоичных чисел | |
SU991418A2 (ru) | Устройство дл умножени двух N-разр дных чисел | |
SU1260948A1 (ru) | Устройство дл умножени двоичных чисел | |
SU1156069A1 (ru) | Устройство масштабировани цифрового дифференциального анализатора | |
KR19990005455A (ko) | 파이프라인 방식의 부스 알고리듬을 이용한 곱셈 방법 및 장치 | |
SU1244662A1 (ru) | Устройство дл умножени двух чисел | |
SU985783A1 (ru) | Устройство дл умножени п-разр дных чисел | |
SU1721601A1 (ru) | Последовательный К-ичный сумматор | |
SU1425722A1 (ru) | Устройство дл параллельной обработки видеоинформации | |
SU1136144A1 (ru) | Преобразователь кода Гре в двоичный код | |
Umeo | Time-optimum parallel binary address setting algorithms for array processors (Mathematical Theories on Computing Schemes and Their Applications) | |
SU857976A1 (ru) | Двоичный сумматор | |
TW265496B (en) | Time-sharing multi-tasking digital filter and signal processing method thereof | |
SU1672439A1 (ru) | Устройство дл суммировани М чисел | |
SU1032442A1 (ru) | Генератор сигналов Уолша |