KR19980047907A - 개선된 동기 클럭 발생장치 - Google Patents

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Abstract

본 발명은 디지탈 논리회로 소자의 채용으로 집적화(IC)가 가능하고, 다단 연결되는 체인지연기를 채용함으로써 시스템의 특성에 맞게 지연시간을 설정할 수 있도록 한 개선된 동기 클럭 발생장치에 관한 것으로, 이를 위하여 본 발명은, 복수개의 다단 지연소자로 구성되어, 외부로 부터의 클럭신호를 다단 지연시켜, 복수의 지연 클럭을 발생하는 지연 블록; 복수의 레지스터로 구성되며, 입력 동기신호를 클럭신호로 사용하여 지연 블록으로부터 제공되는 복수의 지연 클럭을 각각 래치하는 레지스터 블록; 논리 게이트 로직으로 구성되어, 각 레지스터에서 제공되는 N 비트의 복수의 지연 클럭의 위상정보를 해독하며, 이 해독결과에 상응하여 클럭선택을 위한 선택 제어신호를 발생하는 디코더; 디코더로부터 제공되는 선택 제어신호에 응답하여, 지연 블록에서 제공되는 N 비트의 입력중 1 비트를 선택하여 동기된 클럭신호를 발생하는 멀티플렉서; 및 발생된 동기 클럭신호와의 지연조정을 위해 입력 동기신호를 소정시간 동안 지연시키는 지연기를 포함한다.

Description

개선된 동기 클럭 발생장치
본 발명은 비디오 시스템에서의 동기 클럭을 발생하는 장치에 관한 것으로, 더욱 상세하게는 비디오 동기신호에 독립적인 비디오 픽셀 클럭을 동기시키는 데 적합한 개선된 동기 클럭 발생장치에 관한 것이다.
잘 알려진 바와 같이, 동기회로는, 통신 시스템에서 송신측과 수신측간의 동기를 맞추거나 디지탈 비디오 시스템에서 복합 비디오 동기신호와 클럭간의 동기를 맞추는 데 이용되는 것으로서, 이러한 동기회로는 위상고정 루프회로(PLL)나 전압제어 발진기(VCO) 등을 이용하는데 복합 비디오 신호에서 검출한 동기신호에 자체 발진 클럭을 동기시켜 동기화된 클럭신호를 발생한다.
한편, 종래의 통상적인 동기 클럭 발생장치는 위상 검출기, 루프 필터, VCO, 주파수 분배기 등의 아날로그 회로를 이용하여 구성하는 데, 이러한 종래 동기 클럭 발생장치의 경우 게이트 어레이 방식의 집적회로화가 곤란할 뿐만 아니라 아날로그 소자의 사용으로 인한 신뢰성(즉, 성능)의 저하 및 제조공정의 복잡성 등이 필연적으로 수반된다는 문제가 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위한 것으로, 디지탈 논리회로 소자의 채용으로 집적화(IC)가 가능하고, 다단 연결되는 체인지연기를 채용함으로써 시스템의 특성에 맞게 지연시간을 설정할 수 있는 개선된 동기 클럭 발생장치를 제공하는 데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은, 복합 비디오 신호에 포함된 동기신호와 외부로 부터의 클럭신호에 의거하여 동기 클럭을 발생하는 장치에 있어서, 복수개의 다단 지연소자로 구성되어, 상기 외부로 부터의 클럭신호를 다단 지연시켜, 복수의 지연 클럭을 발생하는 지연 블록; 복수의 레지스터로 구성되며, 상기 입력 동기신호를 클럭신호로 하여 상기 지연 블록으로부터 제공되는 복수의 지연 클럭을 각각 래치하는 레지스터 블록; 논리 게이트 로직으로 구성되어, 상기 레지스터 블록내의 각 레지스터에서 제공되는 N 비트 지연 클럭의 위상정보를 해독하며, 이 해독결과에 상응하여 클럭선택을 위한 선택 제어신호를 발생하는 디코더; 상기 디코더로부터 제공되는 선택 제어신호에 응답하여, 상기 지연 블록에서 제공되는 N 비트의 입력중 1 비트를 선택하여 동기된 클럭신호를 발생하는 멀티플렉서; 및 상기 발생된 동기 클럭신호와의 지연조정을 위해 상기 입력 동기신호를 소정시간 동안 지연시키는 지연기로 이루어진 개선된 동기 클럭 발생장치를 제공한다.
도 1은 본 발명에 따른 동기 클럭 발생장치를 적용하는데 적합한 전형적인 동기 시스템의 블록구성도
도 2는 본 발명의 바람직한 실시예에 따른 개선된 동기 클럭 발생장치의 블록구성도
도 3은 본 발명에 따른 동기 클럭 발생장치의 실시예를 도시한 논리회로도
도 4는 도 3에 도시된 각 부분의 출력 파형도
* 도면의 주요부분에 대한 부호의 설명 *
100 : 동기 검출 블록200 : A/D 변환 블록
300 : 동기 발생 블록310 : 지연 블록
330 : 레지스터 블록350 : 디코더
370 : 멀티플렉서390 : 지연기
본 발명의 상기 및 기타 목적과 여러가지 장점은 이 기술분야에 숙련된 사람들에 의해 첨부된 도면을 참조하여 하기에 기술되는 본 발명의 바람직한 실시예로 부터 더욱 명확하게 될 것이다.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대하여 상세하게 설명한다.
도 1은 본 발명에 따른 동기 클럭 발생장치를 적용하는 데 적합한 전형적인 동기 시스템의 블록구성도이다. 동 도면에 도시된 바와같이, 전형적인 동기 시스템은 동기 검출 블록(100), A/D 변환 블록(200) 및 동기 발생 블록(300)을 포함한다.
도 1을 참조하면, 동기 검출 블록(100)은 시스템에 입력되는 입력신호, 예를들면 복합 비디오 신호에서 동기신호(Sync)(즉, 수직 및 수평 동기신호)를 검출하는 것으로, 여기에서 검출된 수평 동기신호는 다음단이 A/D 변환 블록(200)으로 제공되며, A/D 변환 블록(200)에서는 입력되는 아날로그 형태의 동기신호(Sync)를 소정의 샘플링 주파수로 샘플링하여 디지탈신호로 변환한다.
한편, 동기 발생 블록(300)은, 실질적으로 본 발명에 직접 관련되는 부분인 것으로, 본 발명에 따라 외부로 부터의 클럭신호(CLOCK)를 상기한 A/D 변환 블록(200)에서 제공되는 디지탈로 변환된 동기신호에 동기시켜 동기화된 동기 클럭신호와 지연 동기신호를 발생한다. 이러한 동기 클럭 블록(300)에서의 구체적인 동기 발생 동작과정에 대해서는 첨부된 도 2를 참조하여 후에 상세하게 기술될 것이다.
도 2는 도 1에 도시된 동기 발생 블록(300)의 상세 블록도로서, 본 발명의 바람직한 실시예에 따른 개선된 동기 클럭 발생장치의 블록구성도를 나타낸다.
동 도면에 도시된 바와같이, 본 발명의 개선된 동기 클럭 발생장치는 지연 블록(310), 레지스터 블록(330), 디코더(350), 멀티플렉서(370) 및 지연기(390)를 포함한다.
도 2를 참조하면, 지연 블록(310)은 다단 연결되는 다수의 지연기를 이용한 지연 체인으로 구성되어 외부로 부터의 클럭신호(CLOCK)를 다단지연, 즉 1/N 클럭주기만큼 지연시키는 것으로, 각 지연값은 뒷단 레지스터의 플립플롭(FLIP/FLOP) 갯수(N개)의 1/N 외부 입력 클럭주기(CLOCK)로 결정되며, 뒷단 레지스터를 위한 위상차를 가진 클럭지연을 수행한다. 이때, 지연 블록(310)은 다단을 채용할수록 동기회로의 정밀도를 향상시킬 수 있다.
또한, 레지스터 블록(330)은, 지연 블록(310)을 이루는 지연기의 수보다 1개 더 많은 수의 플립플롭(F/F)으로 구성하고, 각 플립플롭(F/F)은 외부로부터 제공되는 리셋신호(Reset)에 의거하여 리셋되며, 또한, 레지스터 블록(330)의 각 플립플롭(F/F)은 입력 동기신호를 각각의 클럭신호로 이용한다. 상기한 지연 블록(310)에서 발생된 클럭(CLK) 및 지연클럭(CLK-D1 내지 CLK-D(N-1))을 동기신호의 상승에지에서 클럭의 위상차를 검출하기 위해 래치하는 것으로, 이러한 레지스터 블록(330)의 래치출력(즉, 클럭의 위상정보)은 다음단의 디코더(350)에 제공된다.
한편, 디코더(350)는, 논리 게이트 로직으로 구성되며, 입력신호가 N 비트이고 출력신호가 log2N 비트의 디코더인 것으로, 상기한 레지스터 블록(330)내의 각 레지스터에서 제공되는 클럭의 위상정보를 해독하고, 이러한 해독을 통해 클럭을 록킹(LOCKING)하기 위한 클럭 선택신호를 생성하며, 여기에서 발생된 클럭 선택신호는 멀티플렉서(370)로 제공된다.
그리고, 멀티플렉서(370)에서는 상기한 디코더(350)로부터 제공되는 클럭 선택신호에 응답하여, 전술한 지연 블록(310)으로부터 제공되는 N 비트 입력(CLK 내지 CLK-D(N-1))중 1 비트를 선택하여 입력 동기신호에 동기된 클럭을 생성한다.
다른 한편, 지연기(390)는 입력 동기신호를 (N-1)/N 외부 입력 클럭(CLOCK)주기 만큼 지연시킴으로써 지연된 동기신호를 생성한다. 이것은 지연 블록(310)내의 각 지연기 갯수만큼 지연시켜 동기클럭과 동기신호간의 지연을 조정하기 위해서이다.
다음에, 상술한 바와같은 구성을 갖는 본 발명에 따른 개선된 동기 클럭 발생장치의 상세실시예에 대하여 첨부된 도 3 및 도 4를 참조하여 상세하게 설명한다.
도 3은 본 발명에 따른 동기 클럭 발생장치의 실시예를 도시한 논리회로도이다.
동 도면에 도시된 바와같이, 본 발명의 실시예에 따른 동기 클럭 발생장치에서 지연 블록(310)은, 예를 들면 3개의 지연기(312,314,316)로 구성되고, 레지스터 블록(330)은 4개의 플립플롭(F/F)(332,334,336,338)로 구성된다.
따라서, 입력 동기신호(Sync)가 도 4a 와 같고, 외부로 부터의 클럭신호(clock)가 도 4b 와 같다고 가정할 때, 도 4c에 도시된 바와같은 지연기(312)의 출력인 지연클럭(CLK-D1)은 레지스터(334)로 래치되고, 도 4d에 도시된 바와같은 지연기(314)의 출력인 지연클럭(CLK-D2)은 레지스터(336)로 래치되며, 도 4e에 도시된 바와같은 지연기(316)의 출력인 지연클럭(CLK-D3)은 레지스터(338)로 래치된다.
한편, 디코더(350)는, 예를들면 4개의 2입력 앤드 게이트(AND1, AND2, AND3, AND6), 2개의 3입력 앤드 게이트(AND4, AND5) 및 2개의 3입력 오아 게이트(OR1, OR2)를 포함하는 데, 이때 모든 앤드 게이트(AND1 - AND6)의 각 입력은 상기한 각 레지스터(332, 334, 336, 338)의 출력(A,B,C,D)에 각각 연결되고, 세 개의 앤드 게이트(AND1, AND2, AND3)의 출력은 오아 게이트(OR1)의 각 입력에 각각 연결되며, 나머지 세 개의 앤드 게이트(AND4, AND5, AND6)의 출력은 오아 게이트(OR2)의 각 입력에 각각 연결된다. 이때, 각 레지스터(332, 334, 336, 338)의 출력 A,B,C,D 는 도 4F에 도시된 바와같다.
그 결과, 오아 게이트(OR1) 및 오아 게이트(OR2)는 도 4G에 도시된 바와같은 출력(S1,S0)(즉, 클럭 선택신호)을 발생하여 멀티플렉서(370)에 제공한다.
이와같은 각 레지스터(332, 334, 336, 338)의 출력과 이 출력값들에 대응하는 디코더(350)에서의 출력 논리표는 다음의 표와 같다.
[표]
상기 표에서 오아 게이트(OR1)의 출력 S1 및 오아 게이트(OR2)의 출력 S0 값이“11”인 것은 디폴트(default) 상태를 의미한다.
따라서, 멀티플렉서(370)에서는, 디코더(350)로 부터의 클럭 선택신호, 즉 오아 게이트(OR1,OR2)의 출력신호 S1,S0 에 의거하여, 지연 블록(310)에서 제공되는 그의 4 비트 입력중 클럭 선택신호에 상응하는 1 비트 입력을 그의 출력으로 선택하여, 일예로서 도 4H에 도시된 바와같은, 동기된 클럭신호를 생성한다. 이때, 지연기(390)에서는, 도 4I에 도시된 바와같은, 지연된 동기신호를 발생한다.
이상 설명한 바와같이 본 발명에 따르면, 종래에서와 같이 위상 고정 루프회로(PLL)를 사용하지 않고 디지탈 논리회로 소자를 채용함으로써 집적화(IC)가 가능하고, 다단 연결되는 체인지연기를 채용함으로써 시스템의 특성에 맞게 지연시간을 설정, 즉 적용하고자 하는 시스템의 특성에 따라 적절한 지연체인의 단수를 선택할 수 있어 제품 적용성 및 신뢰성 향상을 기대할 수 있다.

Claims (1)

  1. 복합 비디오 신호에 포함된 동기신호와 외부로 부터의 클럭신호에 의거하여 동기 클럭을 발생하는 장치에 있어서,
    복수개의 다단 지연소자로 구성되어, 상기 외부로 부터의 클럭신호를 다단 지연시켜, 복수의 지연 클럭을 발생하는 지연 블록;
    복수의 플립플롭으로 구성된 레지스터로 구성되며, 상기 입력 동기신호를 클럭신호로 하여 상기 지연 블록으로부터 제공되는 복수의 지연 클럭을 각각 래치하는 레지스터 블록;
    논리 게이트 로직으로 구성되어, 상기 레지스터 블록내의 각 레지스터에서 제공되는 N 비트 지연 클럭의 위상정보를 해독하며, 이 해독결과에 상응하여 클럭선택을 위한 선택 제어신호를 발생하는 디코더;
    상기 디코더로부터 제공되는 선택 제어신호에 응답하여, 상기 지연 블록에서 제공되는 N 비트의 입력중 1 비트를 선택하여 동기된 클럭신호를 발생하는 멀티플렉서; 및
    상기 발생된 동기 클럭신호와의 지연조정을 위해 상기 입력 동기신호를 소정시간 동안 지연시키는 지연기로 이루어진 개선된 동기 클럭 발생장치.
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* Cited by examiner, † Cited by third party
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KR100317213B1 (ko) * 1998-10-09 2001-12-22 가네꼬 히사시 클럭 신호 생성 회로
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