DE10251703B4 - Schaltungsanordnung zur Frequenzteilung und Phasenregelschleife mit der Schaltungsanordnung - Google Patents

Schaltungsanordnung zur Frequenzteilung und Phasenregelschleife mit der Schaltungsanordnung Download PDF

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Abstract

Schaltungsanordnung zur Frequenzteilung (50),
– bei der eine Vielzahl von Frequenzteilern (1 bis 5) vorgesehen ist, die jeweils ein zwischen den Werten 2 und 3 umschaltbares Teilerverhältnis haben, mit je einem Signaleingang, einem Signalausgang und einem Umschalteingang (MOD) zur Vorwahl des Teilerverhältnisses des Frequenzteilers (1 bis 5),
– bei der die Frequenzteiler (1 bis 5) miteinander in einer Serienschaltung verbunden sind zur Bildung einer Teilerkette,
– bei der zumindest der ausgangsseitig in der Teilerkette angeordnete Frequenzteiler (5) einen Durchschalteingang (S/D) hat zur Vorwahl eines Teilerverhältnisses mit dem Wert 1 des ausgangsseitig in der Teilerkette angeordneten Frequenzteilers (5), derart, dass die Laufzeit zwischen dem Signaleingang der Schaltungsanordnung und dem Signalausgang der Schaltungsanordnung unabhängig vom gewählten Teilerverhältnis konstant ist,
– bei der ein Rückkopplungspfad vorgesehen ist zur Verknüpfung der Signalausgänge der Frequenzteiler (1 bis 5) mit den Umschalt- und Durchschalteingängen (MOD, S/D) der Frequenzteiler (1 bis 5) und...

Description

  • Die vorliegende Erfindung betrifft eine Schaltungsanordnung zur Frequenzteilung und eine Phasenregelschleife mit der Schaltungsanordnung zur Frequenzteilung.
  • Beispielsweise in Sendern und Empfängern zur drahtlosen Datenübertragung sind üblicherweise Frequenzsynthesizer vorgesehen, um hochfrequente Träger- beziehungsweise Lokaloszillatorsignale zu erzeugen. Diese Frequenzsynthesizer werden normalerweise mittels Phasenregelschleifen implementiert.
  • Im modernen Mobilfunk wird an derartige Phasenregelschleifen häufig die Anforderung gestellt, daß sie einen großen Frequenzbereich abdecken können und zugleich einen geringen Kanalabstand von beispielsweise 200 Kilohertz haben.
  • Zur Kanalvorwahl ist im Rückkopplungspfad einer Phasenregelschleife normalerweise ein Frequenzteiler vorgesehen, der die von einem Oszillator bereitgestellte Signalfrequenz in eine geringere Signalfrequenz konvertiert, die mit einer Bezugsfrequenz verglichen wird.
  • Als Frequenzteiler in PLL-Synthesizern können je nach Anwendung ganzzahlige Frequenzteiler zum Einsatz kommen oder auch solche, die im Mittel durch Bruchzahlen teilen.
  • Bei sogenannten Dual-Modulus-Frequenzteilern kann zwischen zwei Teilerverhältnissen, von denen eines gegenüber dem anderen um die Zahl 1 inkrementiert ist, umgeschaltet werden. Solche Frequenzteiler werden auch als N/N+1-Teiler bezeichnet. Indem periodisch zwischen beiden Teilerverhältnissen des Frequenzteilers umgeschaltet wird, erhält man im Mittel das gewünschte, nicht ganzzahlige Teilerverhältnis.
  • Mit derartigen Dual-Modulus-Frequenzteilern können die Vorteile einer hohen Frequenzauflösung und einer kurzen Einschwingzeit miteinander verbunden werden.
  • Verallgemeinert werden derartige Frequenzteiler auch als Multi-Modulus-Frequenzteiler bezeichnet. Dabei kann eine Vielzahl von Teilerverhältnissen vorgesehen sein, zwischen denen umgeschaltet werden kann, beispielsweise von 128 bis 255.
  • Da in Mobilfunkgeräten wie beispielsweise Mobiltelefonen oder. anderen drahtlosen Anwendungen die Stromaufnahme bei zunehmenden Datenübertragungsraten ständig reduziert werden soll, gibt es eine Vielzahl aktueller, unterschiedlicher Ansätze zum Aufbau geeigneter, programmierbarer Frequenzteiler.
  • In der Druckschrift N. Foroudi at al. "CMOS High-Speed Dual-Modulus Frequency Divider for RF Frequency Synthesis", IEEE Journal of Solid-State Circuits, Vol. 30, No. 2, Feb. 1995 ist ein programmierbarer Teiler angegeben, der einen Dual-Modulus-Vorteiler verwendet. Der Frequenzteiler kann dabei zwischen den Teilerverhältnissen 3 und 4 in der ersten Frequenzteilerstufe umgeschaltet werden. Nachgeschaltet ist ein :4-Frequenzteiler als zweite Stufe. Insgesamt ergibt sich ein Teilerverhältnis von 16 oder 15, da das Teilerverhältnis ":3" lediglich in einem von vier aufeinanderfolgenden Zuständen des Frequenzteilers eingeschaltet wird.
  • Die beschriebene, auf den Frequenzteiler bezogene Architektur hat jedoch den Nachteil, daß keine konstante Verzögerung zwischen der n-ten Eingangsflanke und der dadurch ausgelösten Teiler-Ausgangsflanke für alle n erreichbar ist.
  • Eine aus einer Vielzahl von :2/:3 Frequenzteilerstufen gebildete Teiler-Architektur ist in dem Dokument C. S. Vaucher at al. "A Family of Low-Power Truly Modular Programmable Divi ders in Standard 0.35-μm CMOS Technology", IEEE Journal of Solid-State Circuits, Vol. 35, No. 7, Jul. 2000 beschrieben.
  • Bei einer Anzahl von n Teilerstufen ist bei der beschriebenen Realisierung der Bereich der möglichen Frequenzteilerwerte m beschränkt auf 2n ≤ m ≤ 2n+1-1. Insbesondere bei gewünschten, hohen Teilerverhältnissen ist nachteilhafterweise auch das kleinste einstellbare Teilerverhältnis relativ groß.
  • Eine weitere Möglichkeit, einen programmierbaren Frequenzteiler aufzubauen, ist in dem Dokument J. Craninckx at al. "A Fully Integrated CMOS DCS-1800 Frequency Synthesizer" IEEE Journal of Solid-State Circuits, Vol. 33, No. 12, Dez. 1998 angegeben. Die eigentliche Frequenzteilung wird dabei dadurch erzielt, daß die Signalphasen mit einem Vorteiler umgeschaltet werden. Die Phasenvorwahl findet dabei abhängig vom gewünschten Teilerverhältnis statt. Auch für diesen Ansatz gilt wie für die beiden anderen erläuterten, daß der Bereich der insgesamt einstellbaren Teilerwerte nach unten hin in unerwünschter Weise beschränkt ist.
  • In dem Dokument DE 41 29 657 C2 ist eine programmierbare Frequenzteiler-Anordnung angegeben. Diese weist mehrere, in Kaskade geschaltete Frequenzteiler-Stufen auf. Die Frequenzteiler-Stufen haben jede ein zwischen den Werten zwei und drei umschaltbares Teilerverhältnis.
  • Das Dokument DE 695 12 561 T2 zeigt einen Frequenzteiler, bei dem die letzte Zelle deaktivierbar ist.
    •
  • Aufgabe der vorliegenden Erfindung ist es, eine Schaltungsanordnung zur Frequenzteilung sowie eine Phasenregelschleife mit der Schaltungsanordnung anzugeben, welche ein in einem weiten Bereich einstellbares Teilerverhältnis bietet und insbesondere keine Beschränkung des kleinsten, einstellbaren Teilerwertes hat.
  • Erfindungsgemäß wird die Aufgabe bezüglich der Schaltungsanordnung zu Frequenzteilung gelöst durch eine Schaltungsanordnung zur Frequenzteilung mit den Merkmalen des Patentanspruchs 1. Vorteilhafte Weiterbildungen der Schaltungsanordnung sind Gegenstand der Unteransprüche.
  • Gemäß dem vorgeschlagenen Prinzip kann der Bereich der möglichen Teilerwerte beliebig zu kleinen Zahlen hin erweitert werden. So können beispielsweise fünf 2/3-Teiler mit zwei 1/2/3-Teilern zu einer Teilerkette verschaltet werden. Der besondere Vorteil des vorgeschlagenen Prinzips liegt dabei darin, daß unabhängig vom eingestellten Teilerverhältnis stets die N-te Eingangsflanke für alle N die gleichen Gatter umschaltet und somit gewährleistet ist, daß die Verzögerungszeiten stets gleich sind. Dies wirkt sich besonders vorteilhaft bei Anwendung des Teilers in einer Phasenregelschleife aus.
  • Unter einem 2/3-Teiler ist vorliegend eine Frequenzteilerstufe verstanden, die umschaltbar entweder eine Frequenzteilung durch zwei, also eine Frequenzhalbierung bewirkt, oder eine Frequenzteilung durch drei.
  • Ausgehend davon ist ein gemäß dem vorgeschlagenen Prinzip vorgesehener 1/2/3-Teiler zusätzlich mit einem wählbaren Frequenzteilerverhältnis von eins ausgestattet. Dies hat gegenüber einem einfachen Durchschalten des Eingangssignals auf den Ausgang den besonderen Vorteil der konstanten Signal- Laufzeit der Frequenzteilerstufe. Die Signal-Laufzeit der Frequenzteilerstufe ist dabei mit Vorteil unabhängig davon konstant, ob eine Frequenzteilung durch drei, durch zwei oder durch eins eingestellt ist.
  • Werden eine oder mehrere Teilerstufen wie vorgeschlagen als 1/2/3-Frequenzteiler ausgelegt, so erweitert man den Bereich der möglichen Teilerwerte N auf das Intervall von 2j ≤ N ≤ 21-1, wobei j die Anzahl der 2/3-Frequenzteilerstufen und i die gesamte Anzahl der 2/3- und 1/2/3-Teilerstufen repräsentiert.
  • Unter dem unteren Ende des einstellbaren Teilerwertes oder dem kleinsten einstellbaren Frequenzteilerwert ist dabei vorstehend und nachfolgend stets dasjenige Teilerverhältnis verstanden, welches die größte einstellbare Ausgangssignalfrequenz bewirkt.
  • Gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung weist der Rückkopplungspfad je einen dem Frequenzteiler zugeordneten Abgriffsknoten auf zum Abgriff eines Ausgangssignals mit heruntergeteilter Frequenz. Gemäß dem vorgestellten Prinzip steht dabei bevorzugt an jedem Abgriffsknoten ein Signal mit der Frequenz des Ausgangssignals mit heruntergeteilter Frequenz bereit.
  • In einer bevorzugten Weiterbildung des vorgestellten Prinzips ist der Ausgang der Schaltungsanordnung, an dem das Ausgangssignal mit heruntergeteilter Frequenz abgeleitet wird, derjenige Abgriffsknoten, der dem eingangsseitigen Frequenzteiler zugeordnet ist.
  • Zwischen dem Signaleingang der Schaltungsanordnung zur Frequenzteilung, der bevorzugt am Signaleingang des eingangsseitigen Frequenzteilers gebildet ist, und dem Ausgang der Schaltungsanordnung ergibt sich dadurch vorteilhafterweise eine stets konstante Laufzeit über die gesamte Teilerkette hinweg. Somit ist sowohl die maximale Grenzfrequenz, als auch die Geschwindigkeit der Schaltungsanordnung zur Frequenzteilung entkoppelt, also unabhängig, von der Anzahl der kaskadierten Frequenzteilerstufen und wird im Wesentlichen durch die erste Teilerstufe bestimmt.
  • Ein zusätzlicher Vorteil ergibt sich durch die Möglichkeit einer einfachen Erweiterung des Wertebereiches der möglichen Teilerverhältnisse.
  • Zur Bildung des Rückkopplungspfades kann jedem Frequenzteiler beziehungsweise jeder Frequenzteilerstufe ein UND-Glied zugeordnet sein, dessen Ausgang den jeweiligen Abgriffsknoten bildet und dessen Eingänge einerseits den Ausgang des zugeordneten Frequenzteilers und andererseits den dem nachfolgenden Frequenzteilers zugeordneten Abgriffsknoten anbinden. Es ist offensichtlich, daß dem letzen Frequenzteiler, das heißt dem in der Teilerkette ausgangsseitig angeordneten Frequenzteiler, kein UND-Glied zugeordnet zu werden braucht.
  • Zur Verknüpfung des Ausgangs der Frequenzteilerstufe mit dem zugeordneten UND-Glied in dem Rückkoppelungspfad ist bevorzugt je ein Inverter vorgesehen.
  • Zur Ansteuerung des Frequenzteilers mit der Decodierschaltung, die den gewünschten Teilerwert liefert, ist bevorzugt jedem Frequenzteiler je ein weiteres UND-Glied zugeordnet. Der Ausgang des weiteren UND-Gliedes ist jeweils an dem Umschalteingang des zugeordneten Frequenzteilers angeschlossen. Ein erster Eingang des weiteren UND-Gliedes ist mit einem zugeordneten Steuerausgang der Decodiereinrichtung verbunden, während der zweite Eingang an den zugeordneten Abgriffsknoten angeschlossen ist. Die weiteren UND-Glieder steuern demnach die Umschalteingänge der Frequenzteilerstufen in Abhängigkeit von dem gewünschten Teilerwert und von den aktuellen Ausgangsfrequenzen der Teilerstufen an.
  • Bezüglich der Phasenregelschleife wird die Aufgabe gelöst durch eine Phasenregelschleife mit einer Schaltungsanordnung wie vorstehend beschrieben, aufweisend
    • – einen Vorwärtspfad mit einem Phasenvergleicher, der in Abhängigkeit von einem Vergleich zwischen einem Referenzsignal und einem Rückkopplungssignal einen Oszillator an dessen Eingang ansteuert, und
    • – einen Rückkopplungspfad, der den Ausgang des Oszillators mit einem Eingang des Phasenvergleichers koppelt, umfassend die Schaltungsanordnung zur Frequenzteilung.
  • Aufgrund der dem beschriebenen Frequenzteiler eigenen, hohen maximalen Grenzfrequenz, sowie des in einem weiten Bereich einstellbaren Teilerverhältnisses ergibt sich eine besonders gute Eignung der Schaltungsanordnung zur Implementation in Phasenregelschleifen, sogenannten Phase Locked Loop, PLL.
  • Bei Anwendung in sogenannten Fractional-N PLLs bietet der Einsatz des dem vorliegenden Prinzip entsprechenden Multi-Modulus-Teilers den zusätzlichen Vorteil, daß der Teiler für jeden Teilerzyklus auf einem neuen Teilerwert programmiert werden kann. Bei Abgriff des Ausgangssignals an dem dem ersten Frequenzteiler zugeordneten Abgriffsknoten ergibt sich eine konstante Verzögerung zwischen der N-ten Eingangsflanke und der dadurch ausgelösten Teiler-Ausgangsflanke.
  • Aufgrund des in einem weiten Bereich einstellbaren Teilerverhältnisses kann die gemäß dem vorgeschlagenen Prinzip ausgebildete Phasenregelschleife einen großen Frequenzbereich abdecken. Zudem sind gemäß dem beschriebenen Prinzip die Voraussetzungen für ein schnelles Einschwingen der Phasenregelschleife auf eine neue Frequenz sowie ein hochauflösendes Kanalraster gegeben.
  • Weitere Einzelheiten und vorteilhafte Ausgestaltungen der vorliegenden Erfindung ergeben sich aus den Unteransprüchen.
  • Die Erfindung wird nachfolgend an mehreren Ausführungsbeispielen anhand der Zeichnungen näher erläutert.
  • Es zeigen:
  • 1 eine beispielhafte Ausführungsform des vorgeschlagenen Prinzips einer Schaltungsanordnung zur Frequenzteilung mit fünf Frequenzteilerstufen und
  • 2 ein Blockschaltbild einer beispielhaften Realisierung einer Phasenregelschleife mit einer Frequenzteilerschaltung gemäß 1.
    •
  • 1 zeigt eine Schaltungsanordnung zur Frequenzteilung 50, bei der eine Serienschaltung mehrerer Frequenzteilerstufen 1, 2, 3, 4, 5 vorgesehen ist. Jeder Frequenzteiler 1 bis 5 hat einen Takteingang, der vorliegend als Signaleingang dient, einen Signalausgang, sowie einen Umschalteingang.
  • Der Umschalteingang MOD dient zum Vorwählen des Frequenzteilerverhältnisses. Das Frequenzteilerverhältnis ist zwischen den Teilerwerten :2 und :3 umschaltbar. Die beiden ausgangsseitigen Frequenzteiler 4, 5 haben einen zusätzlichen Durchschalteingang S/D, der bei Aktivierung den Signaleingang auf den Signalausgang mit konstanter Laufzeit durchschaltet. Demnach sind die ausgangsseitigen Frequenzteiler 4, 5 mit einem zusätzlichen, wählbaren Frequenzteilerverhältnis von 1 ausgestattet.
  • Der Signaleingang zum Zuführen eines Signals mit einer zu teilenden Frequenz FVCO ist vorliegend mit Bezugszeichen 6 versehen und am Signaleingang der ersten Frequenzteilerstufe 1 gebildet. Der Signalausgang der ersten Frequenzteilerstufe 1 ist an den Signaleingang der zweiten Frequenzteilerstufe 2 angeschlossen, deren Signalausgang mit dem Signaleingang der dritten Frequenzteilerstufe 3 verbunden ist, et ce tera. Der Ausgang der fünften, ausgangsseitigen Frequenzteilerstufe 5 ist mit Bezugszeichen FDIV4b gekennzeichnet.
  • Die Signalausgänge der einzelnen Frequenzteilerstufen 1 bis 5 sind zusätzlich aus der Schaltung herausgeführt und mit O0, O1, O2, O3, O4 bezeichnet. Die Signalausgänge der Frequenzteiler 1 bis 5 sind miteinander und mit Einganganschlüssen C0, C1,..., C4 zum Anschluß an eine Decodierschaltung in einem Rückkopplungspfad miteinander verkoppelt.
  • An jeden Umschalteingang zum Zuführen eines Umschaltsignals MOD der Frequenzteilerstufen 1 bis 5 ist hierzu je ein UND-Gatter 7, 8, 9, 10, 11 mit seinem Ausgang angeschlossen. Die UND-Gatter 7 bis 11 haben jeweils zwei Eingänge. Der erste Eingang der UND-Gatter 7 bis 11 ist jeweils mit einem der Anschlüsse C0 bis C4 zum Verbinden mit je einem Steuerausgang einer Decodierschaltung verbunden. Der jeweils zweite Eingang der UND-Gatter 7 bis 10 ist mit dem Ausgang eines weiteren UND-Gliedes 12, 13, 14, 15 verbunden. Der zweite Eingang des UND-Gatters 11 ist an den Ausgang eines Inverters 16 angeschlossen, dessen Eingang mit dem Signalausgang FDIV4b des ausgangsseitigen Frequenzteilers 5 verbunden ist. Auch die UND-Glieder 12 bis 15 haben je zwei Eingänge. Der jeweils erste Eingang der UND-Glieder 12 bis 15 ist als invertierender Eingang ausgeführt und jeweils mit dem Ausgang des zugeordneten Frequenzteilers 1 bis 4 verbunden. Der zweite Eingang der UND-Glieder 12 bis 15 ist jeweils an den Ausgang des der nachgeschalteten Frequenzteilerstufe 2 bis 5 zugeordneten UND-Gliedes 13 bis 15 beziehungsweise, im Falle des Gatters 15, an den Ausgang des Inverters 16 angeschlossen. Die Ausgänge der UND-Glieder 12 bis 15 und der Ausgang des Inverters 16 bilden je einen Abgriffsknoten zum Abgreifen eines Ausgangssignals der Schaltungsanordnung zur Frequenzteilung, welche vorliegend mit FDIV0, FDIV1, FDIV2, FDIV3, FDIV4a bezeichnet sind.
  • Als Ausgang der Schaltungsanordnung 50 zur Frequenzteilung, an dem ein Signal mit bezüglich der Eingangssignalfrequenz FVCO heruntergeteilter Signalfrequenz ableitbar ist, dient vorliegend der Signalausgang FDIV0.
  • Hierdurch ermöglicht das vorgestellte Prinzip eine genaue Angabe über die Verzögerung zwischen der N-ten Eingangsflanke und der dadurch ausgelösten Teiler-Ausgangsflanke, da die Ausgangsflanke durch die Gatterlaufzeiten im ersten 2/3-Teiler 1 bestimmt wird.
  • Der Einsatz der 1/2/3-Teilerstufen 4, 5 ermöglicht mit Vorteil eine beliebige Erweiterung der unteren Grenze des einstellbaren Teilerbereiches der Frequenzteileranordnung.
  • Ein noch weiterer Vorteil ergibt sich durch die dem vorliegenden Prinzip eigene Art der Kaskadierung der einzelnen Teilerstufen 1 bis 5 und die Boole'sche-Verknüpfung derselben miteinander mittels der UND-Gatter 7 bis 15 und Inverter 16, die eine beliebige Erweiterbarkeit der Frequenzteileranordnung ermöglichen und zudem durch die vorgestellte Methode der Signalrückkoppelung eine besonders hohe Grenzfrequenz erreichen.
  • Ein mögliches Anwendungsgebiet der Frequenzteileranordnung 50 von 1 ist in 2 gezeigt. Dort ist eine Phasenregelschleife, englisch PLL, Phase Locked Loop, anhand eines Blockschaltbildes angegeben, welche einen Phasenvergleicher 20, ein Schleifenfilter 30, einen gesteuerten Oszillator 40, die Frequenzteileranordnung 50 sowie eine Decodiereinrichtung 60 umfaßt.
  • Der Phasenvergleicher 20 weist zwei Eingänge auf. An einem ersten Eingang wird ein Signal mit einer Bezugsfrequenz FREF zugeführt. An den Ausgang des Phasenvergleichers 20 ist über ein Schleifenfilter 30 ein gesteuerter Oszillator 40 angeschlossen. Dieser stellt an seinem Ausgang ein Signal mit ei ner Oszillatorfrequenz FVCO bereit und repräsentiert zugleich den Ausgangsanschluß der Phasenregelschleife. An diesen ist der Eingang der Frequenzteileranordnung 50 angeschlossen, deren Ausgang FDIV0 mit dem zweiten Eingang des Phasenvergleichers 20 verbunden ist.
  • Am Ausgang der Frequenzteileranordnung 50 wird das Ausgangssignal mit heruntergeteilter Frequenz abgegeben. Zur Ansteuerung der einzelnen Frequenzteilerstufen 1 bis 5 der Frequenzteileranordnung 50 ist die Decodiereinrichtung 60 mit der Frequenzteileranordnung 50 über eine Vielzahl von Steuerleitungen, die an Steuerausgängen des Decodierers 60 angeschlossen sind, verbunden. An einem Steuereingang der Decodiereinrichtung 60 ist ein Kanalwort mit Information über die gewünschte Oszillatorfrequenz zuführbar.
  • Die Fractional-N-PLL gemäß 2 mit einem Multi-Modulus-Teiler 50 gemäß 1 kann mit Vorteil einen sehr großen Teilerbereich abdecken. Wie bereits anhand von 1 erläutert, bietet der Frequenzteiler 50 eine konstante Verzögerung zwischen der N-ten Eingangsflanke und der Teiler-Ausgangsflanke, die dieser zugeordnet ist.
  • Selbstverständlich liegt es im Rahmen des vorgeschlagenen Prinzips, je nach gewünschtem, einstellbarem Frequenzteilerbereich auch mehr oder weniger Teilerstufen der Frequenzteileranordnung als in 1 gezeigt mit einem Teilerverhältnis von 1 auszustatten.
    • 1
    Frequenzteilerstufe
    2
    Frequenzteilerstufe
    3
    Frequenzteilerstufe
    4
    Frequenzteilerstufe
    5
    Frequenzteilerstufe
    6
    Eingang
    7
    UND-Gatter
    8
    UND-Gatter
    9
    UND-Gatter
    10
    UND-Gatter
    11
    UND-Gatter
    12
    UND-Gatter
    13
    UND-Gatter
    14
    UND-Gatter
    15
    UND-Gatter
    16
    Inverter
    20
    Phasendetektor
    30
    Schleifenfilter
    40
    VCO
    50
    Frequenzteileranordnung
    60
    Decodierschaltung
    FREF
    Bezugssignalfrequenz
    FDIV0
    Ausgang für Signal mit heruntergeteilter Frequenz
    FVCO
    Oszillatorfrequenz
    MOD
    Umschalteingang
    S/D
    Durchschalteingang

Claims (7)

  1. Schaltungsanordnung zur Frequenzteilung (50), – bei der eine Vielzahl von Frequenzteilern (1 bis 5) vorgesehen ist, die jeweils ein zwischen den Werten 2 und 3 umschaltbares Teilerverhältnis haben, mit je einem Signaleingang, einem Signalausgang und einem Umschalteingang (MOD) zur Vorwahl des Teilerverhältnisses des Frequenzteilers (1 bis 5), – bei der die Frequenzteiler (1 bis 5) miteinander in einer Serienschaltung verbunden sind zur Bildung einer Teilerkette, – bei der zumindest der ausgangsseitig in der Teilerkette angeordnete Frequenzteiler (5) einen Durchschalteingang (S/D) hat zur Vorwahl eines Teilerverhältnisses mit dem Wert 1 des ausgangsseitig in der Teilerkette angeordneten Frequenzteilers (5), derart, dass die Laufzeit zwischen dem Signaleingang der Schaltungsanordnung und dem Signalausgang der Schaltungsanordnung unabhängig vom gewählten Teilerverhältnis konstant ist, – bei der ein Rückkopplungspfad vorgesehen ist zur Verknüpfung der Signalausgänge der Frequenzteiler (1 bis 5) mit den Umschalt- und Durchschalteingängen (MOD, S/D) der Frequenzteiler (1 bis 5) und – die eine Decodierschaltung (60) aufweist mit einer Vielzahl von Steuerausgängen, die mit den Umschalt- und Durchschalteingängen (MOD, S/D) der Frequenzteiler (1 bis 5) gekoppelt sind zu deren Ansteuerung in Abhängigkeit von einem gewünschten Teilerwert.
  2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, dass der Rückkopplungspfad je einen den Frequenzteilern (1 bis 5) zugeordneten Abgriffsknoten (FDIV0, FDIV1, FDIV2, FDIV3, FDIV4a) aufweist zum Abgriff eines Ausgangssignals mit heruntergeteilter Frequenz.
  3. Schaltungsanordnung nach Anspruch 2, dadurch gekennzeichnet, dass der dem eingangsseitigen Frequenzteiler zugeordnete Abgriffsknoten (FDIV0) der Ausgang der Schaltungsanordnung ist.
  4. Schaltungsanordnung nach Anspruch 2 oder 3, dadurch gekennzeichnet, dass den Frequenzteilern (1 bis 5) zur Bildung des Rückkopplungspfades je ein UND-Glied (12, 13, 14, 15) zugeordnet ist, dessen Ausgang den jeweiligen Abgriffsknoten (FDIV0, FDIV1, FDIV2, FDIV3) bildet und welches den Ausgang des zugeordneten Frequenzteilers (1 bis 4) mit dem dem nachfolgenden Frequenzteiler (2 bis 5) zugeordneten Abgriffsknoten (FDIV1, FDIV2, FDIV3, FDIV4a) verknüpft.
  5. Schaltungsanordnung nach Anspruch 4, dadurch gekennzeichnet, dass zur Verknüpfung des Ausgangs des Frequenzteilers (1 bis 5) mit dem zugeordneten UND-Glied (12 bis 15) je ein Inverter vorgesehen ist.
  6. Schaltungsanordnung nach einem der Ansprüche 2 bis 5, dadurch gekennzeichnet, dass zur Ansteuerung des Frequenzteilers (1 bis 5) mit der Decodierschaltung (60) dem Frequenzteiler (1 bis 5) je ein UND-Glied (7 bis 11) zugeordnet ist mit je einem Ausgang des UND-Gliedes (7 bis 11), der an den Umschalteingang (MOD) des Frequenzteilers (1 bis 5) angeschlossen ist, mit einem ersten Eingang des UND-Gliedes (7 bis 11), der mit einem zugeordneten Steuerausgang der Decodierschaltung (60) verbunden ist, und mit einem zweiten Eingang des UND-Gliedes (7 bis 11), der mit dem zugeordneten Abgriffsknoten (FDIV0, FDIV1, FDIV2, FDIV3, FDIV4a) verbunden ist.
  7. Phasenregelschleife mit einer Schaltungsanordnung nach einem der Ansprüche 1 bis 6, aufweisend – einen Vorwärtspfad mit einem Phasenvergleicher (20), der in Abhängigkeit von einem Vergleich zwischen einem Referenzsi gnal (FREF) und einem Rückkopplungssignal einen Oszillator (40) an dessen Eingang ansteuert, und – einen Rückkopplungspfad, der den Ausgang des Oszillators (40) mit einem Eingang des Phasenvergleichers (20) koppelt, umfassend die Schaltungsanordnung zur Frequenzteilung (50).
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