CN109951167A - 放大电路、分频电路及包括其的半导体装置和半导体系统 - Google Patents

放大电路、分频电路及包括其的半导体装置和半导体系统 Download PDF

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Abstract

本发明提供一种放大电路和分频电路以及包括所述放大电路和/或分频电路的半导体装置和半导体系统。所述放大电路可以包括：放大级，其被配置为在第一操作时段放大第一信号和第二信号，并且产生第三信号和第四信号。所述放大电路可以包括：锁存级，其被配置为在第二操作时段锁存第三信号和第四信号。所述放大电路可以在第一操作时段期间向放大级供应低电压，在第二操作时段期间向锁存级供应低电压，在第一操作时段期间向放大级供应高电压，以及在第二操作期间向锁存级供应高电压。

Description

放大电路、分频电路及包括其的半导体装置和半导体系统
相关申请的交叉引用
本申请要求于2017年12月21日在韩国知识产权局提交的韩国申请第10-2017-0176621号的优先权，该申请通过引用整体并入本文。
技术领域
各种实施例总体而言涉及集成电路技术，更具体地，涉及放大电路和分频电路，以及包括该放大电路和/或分频电路的半导体装置和半导体系统。
背景技术
电子设备可包括大量电子组件。在电子设备中，计算机系统可以包括许多由半导体构成的电子组件。构成计算机系统的半导体装置可以与时钟同步地传输数据，并且可以执行串行通信。为了在半导体装置中快速处理大量数据，每个半导体装置从另外的半导体装置接收以串行类型输入的数据，并将接收到的数据转换成并行类型的数据。而且，每个半导体装置可以将并行类型的内部数据转换为串行类型的数据，并将转换的数据输出到另外的半导体装置。
每个半导体装置可以使用时钟信号来将通过总线以串行类型传输的数据对齐。然而，随着系统的操作速度逐渐增加，时钟信号的频率增加，基本上难以利用高频时钟信号精确地接收数据。因此，每个半导体装置可以包括能够将时钟信号的频率分频并产生多相时钟信号的分频器。通过经由使用分频时钟信号来放大和锁存数据，可以接收准确的数据。
发明内容
在一个实施例中，可以提供一种放大电路。所述放大电路可以包括：放大级，其被配置为放大第一信号和第二信号，并且产生第三信号和第四信号。所述放大电路可以包括：锁存级，其被配置为锁存所述第三信号和所述第四信号。所述放大电路可以包括：低电压供应器，其被配置为基于参考时钟信号将低电压供应给所述放大级和所述锁存级。所述放大电路可以包括：高电压供应器，其被配置为基于所述参考时钟信号将高电压供应给所述放大级和所述锁存级。
在一个实施例中，可以提供一种分频电路。所述分频电路可以包括第一放大电路，所述第一放大电路包括：第一放大级，其在第一操作时段差分放大第一信号和第二信号并且产生第三信号和第四信号；以及第一锁存级，其在第二操作时段锁存所述第三信号和所述第四信号。所述分频电路可以包括第二放大电路，所述第二放大电路包括：第二放大级，其在所述第二操作时段差分放大所述第三信号和所述第四信号并且产生所述第一信号和所述第二信号；以及第二锁存级，其在所述第一操作时段锁存所述第一信号和所述第二信号。低电压可以在所述第一操作时段供应给所述第一放大级和所述第二锁存级，并且可以在所述第二操作时段供应给所述第一锁存级和所述第二放大级。高电压可以在所述第一操作时段供应给所述第一放大级和所述第二锁存级，并且可以在所述第二操作时段供应给所述第一锁存级和所述第二放大级。
在一个实施例中，可以提供一种分频电路。所述分频电路可以包括第一放大电路，所述第一放大电路包括：第一放大级，其在第一操作时段差分放大第一信号和第二信号并且产生第三信号和第四信号；以及第一锁存级，其在第二操作时段锁存所述第三信号和所述第四信号。所述分频电路可以包括第二放大电路，所述第二放大电路包括：第二放大级，其在所述第二操作时段差分放大所述第三信号和所述第四信号并且产生所述第一信号和所述第二信号；以及第二锁存级，其在所述第一操作时段锁存所述第一信号和所述第二信号。低电压可以在所述第一操作时段供应给所述第一放大级和所述第二锁存级，并且可以在所述第二操作时段供应给所述第一锁存级和所述第二放大级。高电压可以在所述第一操作时段供应给所述第一放大级和所述第二锁存级，可以在所述第二操作时段供应给所述第一锁存级和所述第二放大级，并且可以在高速操作模式下供应给所述第一放大级和所述第二放大级。
在一个实施例中，可以提供一种放大电路。所述放大电路可以包括：放大级，其被配置为在第一操作时段放大第一信号和第二信号并且产生第三信号和第四信号。所述放大电路可以包括：锁存级，其被配置为在第二操作时段锁存所述第三信号和所述第四信号。所述放大电路可以在所述第一操作时段期间将低电压供应给所述放大级，在所述第二操作时段期间将所述低电压供应给所述锁存级，在所述第一操作时段期间将高电压供应给所述放大级，以及在所述第二操作时段期间将所述高电压供应给所述锁存级。
附图说明
图1是示出根据一个实施例的半导体系统的配置的示例表示的图。
图2是示出根据一个实施例的时钟路径的示例表示的图。
图3是示出根据一个实施例的分频电路的配置的示例表示的图。
图4是示出根据一个实施例的放大电路的配置的示例表示的图。
图5是示出根据一个实施例的分频电路的配置的示例表示的图。
图6是帮助说明根据一个实施例的分频电路的操作的时序图的示例的表示。
图7是示出根据一个实施例的放大电路的配置的示例表示的图。
图8是示出根据一个实施例的分频电路的配置的示例表示的图。
图9是帮助说明根据一个实施例的分频电路的操作的时序图的示例的表示。
具体实施方式
在下文中，将通过实施例的各种示例并参考附图在下面描述放大电路和分频电路、以及包括该放大电路和/或分频电路的半导体装置和半导体系统。
图1是示出根据一个实施例的半导体系统1的配置的示例表示的图。参考图1，半导体系统1可以包括第一半导体装置110和第二半导体装置120。第一半导体装置110可以提供用于第二半导体装置120操作所需的各种控制信号。第一半导体装置110可以是用于控制第二半导体装置120的主装置。例如，第一半导体装置110可以是诸如中央处理单元(CPU)、图形处理单元(GPU)、多媒体处理器(MMP)、数字信号处理器、应用处理器(AP)和存储器控制器的主机装置。第二半导体装置120可以是通过由第一半导体装置110控制来执行各种操作的从装置。第二半导体装置120可以是例如存储装置，并且所述存储装置可以包括易失性存储器或非易失性存储器。易失性存储器可以包括SRAM(静态RAM)、DRAM(动态RAM)或SDRAM(同步DRAM)，非易失性存储器可以包括ROM(只读存储器)、PROM(可编程ROM)、EEPROM(电可擦除可编程ROM)、EPROM(电可编程ROM)、快闪存储器、PRAM(相变RAM)、MRAM(磁性RAM)、RRAM(电阻式RAM)或FRAM(铁电RAM)。
第二半导体装置120可以通过多个总线与第一半导体装置110耦接。所述多个总线可以是用于传输信号的信号传输路径、链路或通道。所述多个总线可以包括时钟总线101和数据总线102。时钟总线101可以是单向总线，数据总线102可以是双向总线。第二半导体装置120可以通过时钟总线101与第一半导体装置110耦接，并且通过时钟总线101接收时钟信号CLK。时钟信号CLK可以包括一对或更多对时钟信号。第二半导体装置120可以通过数据总线102与第一半导体装置110耦接，并且可以通过数据总线102从第一半导体装置110接收数据DQ或者将数据DQ传输到第一半导体装置110。虽然未示出，但是半导体系统1还可以包括命令总线和地址总线，并且第二半导体装置120可以通过命令总线和地址总线与第一半导体装置110耦接。命令总线和地址总线可以是单向总线。第一半导体装置110可以通过命令总线将命令信号传输到第二半导体装置120。第一半导体装置110可以通过地址总线将地址信号传输到第二半导体装置120。
第一半导体装置110可以包括时钟发送器(TX)111、数据发送器(TX)113、数据接收器(RX)114、串行器(serializer)115和解串器(deserializer)116。时钟发送器111可以与时钟总线101耦接，并且可以将在第一半导体装置110中产生的时钟信号CLK输出到时钟总线101。第一半导体装置110可以通过包括诸如锁相环电路(未示出)的时钟发生电路来产生时钟信号CLK。第一半导体装置110和第二半导体装置120可以执行串行数据通信。串行器115可以使第一半导体装置110的内部数据DB串行化。数据发送器113可以通过数据总线102输出串行化数据作为数据DQ。数据接收器114可以通过数据总线102接收从第二半导体装置120传输的数据DQ。解串器116可以将通过数据接收器114接收到的数据解串行化，并且可以产生第一半导体装置110的内部数据DB。
第二半导体装置120可以包括时钟接收器(RX)122、时钟发生电路127、数据发送器(TX)123、数据接收器(RX)124、串行器125和解串器126。时钟接收器122可以与时钟总线101耦接，并且可以接收通过时钟总线101传输的时钟信号CLK。时钟发生电路127可以通过时钟接收器122接收时钟信号CLK，并且可以产生多个内部时钟信号INCLK。时钟发生电路127可以将时钟信号CLK的频率分频并产生多个内部时钟信号INCLK。在一个实施例中，所述多个内部时钟信号INCLK可以具有比时钟信号CLK的频率更低的频率。例如，时钟信号CLK的频率可以是所述多个内部时钟信号INCLK的频率的两倍。
第二半导体装置120可以与时钟信号CLK同步地接收从第一半导体装置110传输的数据DQ或者将数据DQ传输到第一半导体装置110。第二半导体装置120可以与时钟信号CLK同步地接收通过数据总线102传输的数据DQ和/或对通过数据总线102传输的数据DQ采样。为了充分确保用于接收数据DQ和/或对数据DQ采样的时序裕度，第二半导体装置120可以使用通过将时钟信号CLK分频而产生的内部时钟信号INCLK。类似地，第二半导体装置120可以与时钟信号CLK同步地将数据DQ输出到第一半导体装置110。为了充分确保用于输出数据DQ的时序裕度，第二半导体装置120可以使用通过将时钟信号CLK分频而产生的内部时钟信号INCLK。串行器125可以使第二半导体装置120的内部数据DB串行化。串行器125可以与内部时钟信号INCLK同步地使第二半导体装置120的内部数据DB串行化。数据发送器123可以通过数据总线102输出串行化数据作为数据DQ。数据接收器124可以通过数据总线102接收从第一半导体装置110传输的数据DQ。解串器126可以使通过数据接收器124接收到的数据解串行化。解串器126可以与内部时钟信号INCLK同步地使通过数据接收器124接收到的数据解串行化，并且可以产生第二半导体装置120的内部数据DB。
图2是示出根据一个实施例的时钟路径20的示例表示的图。同时参考图1，第二半导体装置120可以通过时钟焊盘210与时钟总线101耦接。时钟接收器122可以通过时钟焊盘210接收时钟信号CLK并产生参考时钟信号RCK。时钟发生电路127可以将参考时钟信号RCK的频率分频并产生多个内部时钟信号INCLK。时钟发生电路127可以包括分频电路，所述分频电路将参考时钟信号RCK的频率分频并产生多个内部时钟信号INCLK。所述多个内部时钟信号INCLK可以通过缓冲器220而被缓冲，并且被缓冲的内部时钟信号INCLK可以通过内部时钟总线230而被传输到第二半导体装置120的内部电路。串行器125和解串器126可以与内部时钟总线230耦接，并且可以接收通过内部时钟总线230传输的内部时钟信号INCLK。如图2所示，由第二半导体装置120接收到的时钟信号CLK可经由各种组件并通过大体上长的路径被提供给串行器125和解串器126。因此，在时钟路径20中不得不产生延迟时间。第二半导体装置120规定潜伏时间为用于数据输入/输出操作的延迟时间。潜伏时间可以定义如下的延迟时间，即从第二半导体装置120基于命令信号而开始数据输入/输出操作的时间点，到通过数据总线102实际接收/传输数据DQ的时间点。因为潜伏时间可以与半导体装置的操作速度相关联，所以最小化可能在时钟路径20中产生的延迟时间可以提高第二半导体装置120的操作速度。时钟发生电路127通常可以由分频器和缓冲器构成。根据一个实施例的半导体装置可以包括改进的分频电路，从而最小化可能在时钟路径20中产生的延迟时间。
图3是示出根据一个实施例的分频电路300的配置的示例表示的图。在图3中，分频电路300可以包括第一放大电路310和第二放大电路320。第一放大电路310和第二放大电路320可以接收参考时钟信号RCK和互补参考时钟信号RCKB。第一放大电路310和第二放大电路320可以分别与参考时钟信号RCK和互补参考时钟信号RCKB同步地操作。第一放大电路310可以接收第一信号ICK和第二信号ICKB，并且可以输出第三信号QCK和第四信号QCKB。第一放大电路310可以通过差分放大第一信号ICK和第二信号ICKB来产生第三信号QCK和第四信号QCKB，并且可以锁存第三信号QCK和第四信号QCKB。例如，第一放大电路310可以在第一操作时段通过差分放大第一信号ICK和第二信号ICKB来产生第三信号QCK和第四信号QCKB。第一放大电路310可以在第二操作时段锁存第三信号QCK和第四信号QCKB。第一操作时段和第二操作时段可以彼此不重叠。第一操作时段和第二操作时段可以基于参考时钟信号RCK的电平确定。例如，第一操作时段可以是参考时钟信号RCK的第一电平时段，并且第一电平可以是逻辑低电平。第二操作时段可以是参考时钟信号RCK的第二电平时段，并且第二电平可以是逻辑高电平。第一放大电路310可以在参考时钟信号RCK的第一电平时段通过差分放大第一信号ICK和第二信号ICKB来产生第三信号QCK和第四信号QCKB，并且可以在参考时钟信号RCK的第二电平时段锁存第三信号QCK和第四信号QCKB。
第二放大电路320可以接收第三信号QCK和第四信号QCKB，并且可以输出第一信号ICK和第二信号ICKB。第二放大电路320可以通过差分放大第三信号QCK和第四信号QCKB来产生第一信号ICK和第二信号ICKB，并且可以锁存第一信号ICK和第二信号ICKB。例如，第二放大电路320可以在第二操作时段通过差分放大第三信号QCK和第四信号QCKB来产生第一信号ICK和第二信号ICKB。第二放大电路320可以在第一操作时段锁存第一信号ICK和第二信号ICKB。第二放大电路320可以在参考时钟信号RCK的第二电平时段通过差分放大第三信号QCK和第四信号QCKB来产生第一信号ICK和第二信号ICKB，并且可以在参考时钟信号RCK的第一电平时段锁存第一信号ICK和第二信号ICKB。
第一信号至第四信号ICK、ICKB、QCK和QCKB可以被分别提供作为图1和图2中所示的内部时钟信号INCLK。第一信号ICK可以被提供作为第一内部时钟信号。第二信号ICKB可以被提供作为第二内部时钟信号，并且可以相对于第一内部时钟信号具有180度的相位差。第三信号QCK可以被提供作为第三内部时钟信号，并且可以相对于第一内部时钟信号具有90度的相位差。第四信号QCKB可以被提供作为第四内部时钟信号，并且可以相对于第三内部时钟信号具有180度的相位差，以及相对于第一内部时钟信号具有270度的相位差。第一放大电路310和第二放大电路320可以形成输入端子和输出端子彼此耦接的链条结构，从而当参考时钟信号RCK被输入时，可以连续地产生如下的第一信号至第四信号ICK、ICKB、QCK和QCKB，所述第一信号至第四信号ICK、ICKB、QCK和QCKB以低于参考时钟信号RCK两倍的频率和/或长于参考时钟信号RCK两倍的周期来触发。
图4是示出根据一个实施例的放大电路400的配置的示例表示的图。图4中所示的放大电路400可以被应用为图3中所示的第一放大电路310。放大电路400可以接收第一信号ICK和第二信号ICKB，并输出第三信号QCK和第四信号QCKB。放大电路400可以在第一操作时段通过放大第一信号ICK和第二信号ICKB来产生第三信号QCK和第四信号QCKB，并且可以在第二操作时段锁存第三信号QCK和第四信号QCKB。放大电路400可以基于参考时钟信号RCK，通过放大第一信号ICK和第二信号ICKB来产生第三信号QCK和第四信号QCKB，并锁存第三信号QCK和第四信号QCKB。放大电路400可以在参考时钟信号RCK的第一电平时段通过放大第一信号ICK和第二信号ICKB来产生第三信号QCK和第四信号QCKB，并且可以在参考时钟信号RCK的第二电平时段锁存第三信号QCK和第四信号QCKB。
在图4中，放大电路400可以包括放大级410、锁存级420、低电压供应器430和高电压供应器440。放大级410可以放大第一信号ICK和第二信号ICKB并产生第三信号QCK和第四信号QCKB。锁存级420可以锁存第三信号QCK和第四信号QCKB。放大级410可以在第一操作时段被激活，锁存级420可以在第二操作时段被激活。放大级410可以在第一操作时段和/或参考时钟信号RCK的第一电平时段放大第一信号ICK和第二信号ICKB并产生第三信号QCK和第四信号QCKB。锁存级420可以在第二操作时段和/或参考时钟信号RCK的第二电平时段锁存第三信号QCK和第四信号QCKB。
低电压供应器430可以基于参考时钟信号RCK将低电压VL供应给放大级410和锁存级420。低电压VL可以是放大电路400的电源电压。例如，低电压VL可以是接地电压。低电压供应器430可以在第一操作时段将低电压VL供应给放大级410从而激活放大级410。低电压供应器430可以在第二操作时段将低电压VL供应给锁存级420从而激活锁存级420。低电压供应器430可以基于参考时钟信号RCK将低电压VL供应给放大级410和锁存级420中的一个。低电压供应器430可以在参考时钟信号RCK的第一电平时段将低电压VL供应给放大级410，并且可以在参考时钟信号RCK的第二电平时段将低电压VL供应给锁存级420。
低电压供应器430可以包括第一低电压开关431和第二低电压开关432。第一低电压开关431可以基于参考时钟信号RCK将低电压VL供应给放大级410。第一低电压开关431可以在参考时钟信号RCK的第一电平时段将低电压VL供应给放大级410。第二低电压开关432可以基于参考时钟信号RCK将低电压VL供应给锁存级420。第二低电压开关432可以在参考时钟信号RCK的第二电平时段将低电压VL供应给锁存级420。
高电压供应器440可以基于参考时钟信号RCK将高电压VH供应给放大级410和锁存级420。高电压VH可以是放大电路400的电源电压。例如，高电压VH可以具有比低电压VL的电平更高的电平。高电压供应器440可以在第一操作时段将高电压VH供应给放大级410从而激活放大级410。高电压供应器440可以在第二操作时段将高电压VH供应给锁存级420从而激活锁存级420。高电压供应器440可以基于参考时钟信号RCK将高电压VH供应给放大级410和锁存级420中的一个。高电压供应器440可以在参考时钟信号RCK的第一电平时段将高电压VH供应给放大级410，并且可以在参考时钟信号RCK的第二电平时段将高电压VH供应给锁存级420。
高电压供应器440可以包括第一高电压开关441和第二高电压开关442。第一高电压开关441可以基于参考时钟信号RCK将高电压VH供应给放大级410。第一高电压开关441可以在参考时钟信号RCK的第一电平时段将高电压VH供应给放大级410。第二高电压开关442可以基于参考时钟信号RCK将高电压VH供应给锁存级420。第二高电压开关442可以在参考时钟信号RCK的第二电平时段将高电压VH供应给锁存级420。
放大电路400还可以包括使能开关450。使能开关450可以基于使能信号EN将低电压VL供应给低电压供应器430。使能信号EN可以被接收以激活放大电路400，并且可以是具有足以导通使能开关450的电平的偏置电压。
放大级410可以包括第一晶体管T1、第二晶体管T2、第三晶体管T3和第四晶体管T4。第一晶体管T1和第三晶体管T3可以是P沟道MOS晶体管，第二晶体管T2和第四晶体管T4可以是N沟道MOS晶体管。第一晶体管T1可以具有接收第一信号ICK的栅极和与第一电源节点P1耦接的源极。第一电源节点P1可以与高电压供应器440的第一高电压开关441耦接。第二晶体管T2可以具有接收第一信号ICK的栅极、与第一晶体管T1的漏极耦接的漏极、以及与第二电源节点P2耦接的源极。第二电源节点P2可以与低电压供应器430的第一低电压开关431耦接。第四信号QCKB可以从第一晶体管T1的漏极和第二晶体管T2的漏极输出。第三晶体管T3可以具有接收第二信号ICKB的栅极和与第一电源节点P1耦接的源极。第四晶体管T4可以具有接收第二信号ICKB的栅极、与第三晶体管T3的漏极耦接的漏极、以及与第二电源节点P2耦接的源极。第三信号QCK可以从第三晶体管T3的漏极和第四晶体管T4的漏极输出。
锁存级420可以包括第五晶体管T5、第六晶体管T6、第七晶体管T7和第八晶体管T8。第五晶体管T5和第七晶体管T7可以是P沟道MOS晶体管，第六晶体管T6和第八晶体管T8可以是N沟道MOS晶体管。第五晶体管T5可以具有与第三晶体管T3的漏极和第四晶体管T4的漏极耦接并接收第三信号QCK的栅极。第五晶体管T5可以具有与第三电源节点P3耦接的源极。第三电源节点P3可以与高电压供应器440的第二高电压开关442耦接。第六晶体管T6可以具有接收第三信号QCK的栅极，与第一晶体管T1的漏极、第二晶体管T2的漏极和第五晶体管T5的漏极共同耦接的漏极，以及与第四电源节点P4耦接的源极。第四电源节点P4可以与低电压供应器430的第二低电压开关432耦接。第七晶体管T7可以具有与第一晶体管T1的漏极和第二晶体管T2的漏极耦接并接收第四信号QCKB的栅极。第七晶体管T7可以具有与第三电源节点P3耦接的源极。第八晶体管T8可以具有接收第四信号QCKB的栅极，与第三晶体管T3的漏极、第四晶体管T4的漏极和第七晶体管T7的漏极共同耦接的漏极，以及与第四电源节点P4耦接的源极。
第一低电压开关431可以包括第一开关晶体管S1，第二低电压开关432可以包括第二开关晶体管S2。第一开关晶体管S1和第二开关晶体管S2可以是N沟道MOS晶体管。第一开关晶体管S1可以具有接收互补参考时钟信号RCKB的栅极、与第二电源节点P2耦接的漏极、以及与公共节点CN1耦接的源极。公共节点CN1可以通过使能开关450与低电压VL的端子耦接。第二开关晶体管S2可以具有接收参考时钟信号RCK的栅极、与第四电源节点P4耦接的漏极、以及与公共节点CN1耦接的源极。
第一高电压开关441可以包括第三开关晶体管S3，第二高电压开关442可以包括第四开关晶体管S4。第三开关晶体管S3和第四开关晶体管S4可以是P沟道MOS晶体管。第三开关晶体管S3可以具有接收参考时钟信号RCK的栅极、与高电压VH的端子耦接的源极、以及与第一电源节点P1耦接的漏极。第四开关晶体管S4可以具有接收互补参考时钟信号RCKB的栅极、与高电压VH的端子耦接的源极、以及与第三电源节点P3耦接的漏极。
在第一操作时段，第一高电压开关441和第一低电压开关431可以基于参考时钟信号RCK和互补参考时钟信号RCKB而导通，并且放大级410可以通过第一电源节点P1而被供应高电压VH，并通过第二电源节点P2而被供应低电压VL。因此，放大级410可以差分放大第一信号ICK和第二信号ICKB，并产生第三信号QCK和第四信号QCKB。此时，由于第二高电压开关442和第二低电压开关432关断，所以高电压VH和低电压VL可以不被供应给锁存级420。也就是说，第三电源节点P3和第四电源节点P4可以被浮置。因此，即使第三信号QCK的电压电平和第四信号QCKB的电压电平基于第一信号ICK和第二信号ICKB而改变，锁存级420也可以不消耗电流。在第二操作时段，第二高电压开关442和第二低电压开关432可以基于互补参考时钟信号RCKB和参考时钟信号RCK而导通，并且锁存级420可以通过第三电源节点P3而被供应高电压VH，并通过第四电源节点P4而被供应低电压VL。因此，锁存级420可以锁存第三信号QCK和第四信号QCKB，并且可以保持第三信号QCK的电平和第四信号QCKB的电平。此时，由于第一高电压开关441和第一低电压开关431关断，所以高电压VH和低电压VL可以不被供应给放大级410。也就是说，第一电源节点P1和第二电源节点P2可以被浮置。因此，放大级410可以不消耗电流。
图5是示出根据一个实施例的分频电路500的配置的示例表示的图。在图5中，分频电路500可以包括第一放大电路500-1和第二放大电路500-2。第一放大电路500-1和第二放大电路500-2可以与图4所示的放大电路400基本相同，从而可以省略重复的描述。第一放大电路500-1可以包括第一放大级510-1和第一锁存级520-1。第一放大级510-1可以包括第一晶体管至第四晶体管T1、T2、T3和T4，并且可以通过差分放大第一信号ICK和第二信号ICKB来产生第三信号QCK和第四信号QCKB。第一锁存级520-1可以包括第五晶体管至第八晶体管T5、T6、T7和T8，并且可以锁存第三信号QCK和第四信号QCKB。第二放大电路500-2可以具有与第一放大电路500-1类似的配置，仅在输入信号、输出信号和参考时钟信号的耦接关系方面存在差异。第二放大电路500-2可以包括第二放大级510-2和第二锁存级520-2。第二放大级510-2可以接收第三信号QCK和第四信号QCKB，并且可以输出第一信号ICK和第二信号ICKB。
第二放大级510-2可以包括第一晶体管T11、第二晶体管T12、第三晶体管T13和第四晶体管T14。第一晶体管T11和第三晶体管T13可以是P沟道MOS晶体管，第二晶体管T12和第四晶体管T14可以是N沟道MOS晶体管。第一晶体管T11可以具有接收第四信号QCKB的栅极和与第五电源节点P5耦接的源极。第二晶体管T12可以具有接收第四信号QCKB的栅极、与第一晶体管T11的漏极耦接的漏极、以及与第六电源节点P6耦接的源极。第二信号ICKB可以从第一晶体管T11的漏极和第二晶体管T12的漏极输出。第三晶体管T13可以具有接收第三信号QCK的栅极和与第五电源节点P5耦接的源极。第四晶体管T14可以具有接收第三信号QCK的栅极、与第三晶体管T13的漏极耦接的漏极、以及与第六电源节点P6耦接的源极。第一信号ICK可以从第三晶体管T13的漏极和第四晶体管T14的漏极输出。
第二锁存级520-2可以包括第五晶体管T15、第六晶体管T16、第七晶体管T17和第八晶体管T18。第五晶体管T15和第七晶体管T17可以是P沟道MOS晶体管，第六晶体管T16和第八晶体管T18可以是N沟道MOS晶体管。第五晶体管T15可以具有与第三晶体管T13的漏极和第四晶体管T14的漏极耦接并接收第一信号ICK的栅极。第五晶体管T15可以具有与第七电源节点P7耦接的源极。第六晶体管T16可以具有接收第一信号ICK的栅极，与第一晶体管T11的漏极、第二晶体管T12的漏极和第五晶体管T15的漏极共同耦接的漏极，以及与第八电源节点P8耦接的源极。第七晶体管T17可以具有与第一晶体管T11的漏极和第二晶体管T12的漏极耦接并接收第二信号ICKB的栅极。第七晶体管T17可以具有与第七电源节点P7耦接的源极。第八晶体管T18可以具有接收第二信号ICKB的栅极，与第三晶体管T13的漏极、第四晶体管T14的漏极和第七晶体管T17的漏极共同耦接的漏极，以及与第八电源节点P8耦接的源极。
分频电路500可以包括低电压供应电路530-1和530-2以及高电压供应电路540-1和540-2。低电压供应电路530-1和530-2可以在第一操作时段将低电压VL供应给第一放大级510-1和第二锁存级520-2。低电压供应电路530-1和530-2可以在第二操作时段将低电压VL供应给第一锁存级520-1和第二放大级510-2。高电压供应电路540-1和540-2可以在第一操作时段将高电压VH供应给第一放大级510-1和第二锁存级520-2。高电压供应电路540-1和540-2可以在第二操作时段将高电压VH供应给第一锁存级520-1和第二放大级510-2。
低电压供应电路530-1和530-2可以包括第一低电压供应器530-1和第二低电压供应器530-2。第一低电压供应器530-1可以基于参考时钟信号RCK将低电压VL供应给第一放大级510-1和第一锁存级520-1中的一个。第一低电压供应器530-1可以包括第一低电压开关531-1和第二低电压开关532-1。第一低电压开关531-1可以在参考时钟信号RCK的第一电平时段将低电压VL供应给第二电源节点P2。第二低电压开关532-1可以在参考时钟信号RCK的第二电平时段将低电压VL供应给第四电源节点P4。第一低电压供应器530-1可以是第一放大电路500-1的组件。第二低电压供应器530-2可以基于参考时钟信号RCK将低电压VL供应给第二放大级510-2和第二锁存级520-2中的一个。第二低电压供应器530-2可以包括第三低电压开关531-2和第四低电压开关532-2。第三低电压开关531-2可以在参考时钟信号RCK的第二电平时段将低电压VL供应给第六电源节点P6。第四低电压开关532-2可以在参考时钟信号RCK的第一电平时段将低电压VL供应给第八电源节点P8。第二低电压供应器530-2可以是第二放大电路500-2的组件。
高电压供应电路540-1和540-2可以包括第一高电压供应器540-1和第二高电压供应器540-2。第一高电压供应器540-1可以基于参考时钟信号RCK将高电压VH供应给第一放大级510-1和第一锁存级520-1中的一个。第一高电压供应器540-1可以包括第一高电压开关541-1和第二高电压开关542-1。第一高电压开关541-1可以在参考时钟信号RCK的第一电平时段将高电压VH供应给第一电源节点P1。第二高电压开关542-1可以在参考时钟信号RCK的第二电平时段将高电压VH供应给第三电源节点P3。第一高电压供应器540-1可以是第一放大电路500-1的组件。第二高电压供应器540-2可以基于参考时钟信号RCK将高电压VH供应给第二放大级510-2和第二锁存级520-2中的一个。第二高电压供应器540-2可以包括第三高电压开关541-2和第四高电压开关542-2。第三高电压开关541-2可以在参考时钟信号RCK的第二电平时段将高电压VH供应给第五电源节点P5。第四高电压开关542-2可以在参考时钟信号RCK的第一电平时段将高电压VH供应给第七电源节点P7。第二高电压供应器540-2可以是第二放大电路500-2的组件。
图6是用于帮助说明根据一个实施例的分频电路500的操作的时序图的示例表示。下面将参考图5和图6来描述根据一个实施例的分频电路500的操作。例如，第一信号ICK和第三信号QCK的初始状态可以是低电平，第二信号ICKB和第四信号QCKB的初始状态可以是高电平。如果参考时钟信号RCK变为高电平(A)，则互补参考时钟信号RCKB可以变为低电平。当参考时钟信号RCK为高电平时(A)，第二低电压开关532-1和第二高电压开关542-1可以导通，并且高电压VH和低电压VL可以供应给第一锁存级520-1。第三低电压开关531-2和第三高电压开关541-2可以导通，并且高电压VH和低电压VL可以供应给第二放大级510-2。第一锁存级520-1的第五晶体管T5和第八晶体管T8可以导通，并且第一锁存级520-1可以将第三信号QCK保持在低电平并将第四信号QCKB保持在高电平。由于第二放大级510-2接收具有低电平的第三信号QCK和具有高电平的第四信号QCKB，因此第二晶体管T12和第三晶体管T13可以导通，并且可以产生具有低电平的第二信号ICKB和具有高电平的第一信号ICK。此时，第一低电压开关531-1、第一高电压开关541-1、第四低电压开关532-2和第四高电压开关542-2可以关断，并且第一放大级510和第二锁存级520-2可以不被供应高电压VH和低电压VL。因此，在第一放大级510-1和第二锁存级520-2中不会产生单独的电流消耗，并且第一信号至第四信号ICK、ICKB、QCK和QCKB的电压电平可以不被第一放大级510-1和第二锁存级520-2改变。
如果参考时钟信号RCK变为低电平(B)，则互补参考时钟信号RCKB可以变为高电平。当参考时钟信号RCK为低电平时(B)，第一低电压开关531-1和第一高电压开关541-1可以导通，并且高电压VH和低电压VL可以供应给第一放大级510-1。第四低电压开关532-2和第四高电压开关542-2可以导通，并且高电压VH和低电压VL可以供应给第二锁存级520-2。由于第一放大级510-1接收具有高电平的第一信号ICK和具有低电平的第二信号ICKB，因此第二晶体管T2和第三晶体管T3可以导通，并且可以产生具有低电平的第四信号QCKB和具有高电平的第三信号QCK。第二锁存级520-2的第六晶体管T16和第七晶体管T17可以导通，并且第二锁存级520-2可以将第一信号ICK保持在高电平并将第二信号ICKB保持在低电平。此时，第二低电压开关532-1、第二高电压开关542-1、第三低电压开关531-2和第三高电压开关541-2可以关断，并且第一锁存级520-1和第二放大级510-2可以不被供应高电压VH和低电压VL。因此，在第一锁存级520-1和第二放大级510-2中不产生单独的电流消耗，并且第一信号至第四信号ICK、ICKB、QCK和QCKB的电压电平可以不被第一锁存级520-1和第二放大级510-2改变。
当参考时钟信号RCK再次变为高电平时(C)，互补参考时钟信号RCKB可以变为低电平。当参考时钟信号RCK为高电平时(C)，第二低电压开关532-1和第二高电压开关542-1可以导通，并且高电压VH和低电压VL可以供应给第一锁存级520-1。第三低电压开关531-2和第三高电压开关541-2可以导通，并且高电压VH和低电压VL可以供应给第二放大级510-2。第一锁存级520-1的第六晶体管T6和第七晶体管T7可以导通，并且第一锁存级520-1可以将第三信号QCK保持在高电平并将第四信号QCKB保持在低电平。由于第二放大级510-2接收具有高电平的第三信号QCK和具有低电平的第四信号QCKB，因此第一晶体管T11和第四晶体管T14可以导通，并且可以产生具有高电平的第二信号ICKB和具有低电平的第一信号ICK。此时，第一低电压开关531-1、第一高电压开关541-1、第四低电压开关532-2和第四高电压开关542-2可以关断，并且第一放大级510和第二锁存级520-2可以不被供应高电压VH和低电压VL。
当参考时钟信号RCK再次变为低电平时(D)，互补参考时钟信号RCKB可以变为高电平。当参考时钟信号RCK为低电平时(D)，第一低电压开关531-1和第一高电压开关541-1可以导通，并且高电压VH和低电压VL可以供应给第一放大级510-1。第四低电压开关532-2和第四高电压开关542-2可以导通，并且高电压VH和低电压VL可以供应给第二锁存级520-2。由于第一放大级510-1接收具有低电平的第一信号ICK和具有高电平的第二信号ICKB，因此第一晶体管T1和第四晶体管T4可以导通，并且可以产生具有高电平的第四信号QCKB和具有低电平的第三信号QCK。第二锁存级520-2的第五晶体管T15和第八晶体管T18可以导通，并且第二锁存级520-2可以将第一信号ICK保持在低电平并将第二信号ICKB保持在高电平。此时，第二低电压开关532-1、第二高电压开关542-1、第三低电压开关531-2和第三高电压开关541-2可以关断，并且第一锁存级520-1和第二放大级510-2可以不被供应高电压VH和低电压VL。以这种方式，随着参考时钟信号RCK的第一电平时段和第二电平时段被重复，可以产生与参考时钟信号RCK具有90度的相位差并且具有比参考时钟信号RCK低两倍的频率的第一信号至第四信号ICK、ICKB、QCK和QCKB。
图7是示出根据一个实施例的放大电路700的配置的示例表示的图。图7中所示的放大电路700可以应用作为图3所示的第一放大电路310。放大电路700可以接收第一信号ICK和第二信号ICKB，并输出第三信号QCK和第四信号QCKB。放大电路700可以在第一操作时段通过放大第一信号ICK和第二信号ICKB来产生第三信号QCK和第四信号QCKB，并且可以在第二操作时段锁存第三信号QCK和第四信号QCKB。放大电路700可以基于参考时钟信号RCK，通过放大第一信号ICK和第二信号ICKB来产生第三信号QCK和第四信号QCKB，并锁存第三信号QCK和第四信号QCKB。放大电路700可以在参考时钟信号RCK的第一电平时段通过放大第一信号ICK和第二信号ICKB来产生第三信号QCK和第四信号QCKB，并且可以在参考时钟信号RCK的第二电平时段锁存第三信号QCK和第四信号QCKB。而且，当第三信号QCK和第四信号QCKB具有低电平时，放大电路700可以对第三信号QCK和第四信号QCKB执行加重操作(emphasis operation)。
在图7中，放大电路700可以包括放大级710、锁存级720、低电压供应器730和高电压供应器740。放大级710可以放大第一信号ICK和第二信号ICKB并产生第三信号QCK和第四信号QCKB。锁存级720可以锁存第三信号QCK和第四信号QCKB。放大级710可以在第一操作时段和/或参考时钟信号RCK的第一电平时段放大第一信号ICK和第二信号ICKB并产生第三信号QCK和第四信号QCKB。锁存级720可以在第二操作时段和/或参考时钟信号RCK的第二电平时段锁存第三信号QCK和第四信号QCKB。
低电压供应器730可以基于参考时钟信号RCK将低电压VL供应给放大级710和锁存级720。低电压供应器730可以基于参考时钟信号RCK将低电压VL供应给放大级710和锁存级720中的一个。低电压供应器730可以在参考时钟信号RCK的第一电平时段将低电压VL供应给放大级710，并且可以在参考时钟信号RCK的第二电平时段将低电压VL供应给锁存级720。
低电压供应器730可以包括第一低电压开关731和第二低电压开关732。第一低电压开关731可以基于参考时钟信号RCK将低电压VL供应给放大级710。第一低电压开关731可以在参考时钟信号RCK的第一电平时段将低电压VL供应给放大级710。第二低电压开关732可以基于参考时钟信号RCK将低电压VL供应给锁存级720。第二低电压开关732可以在参考时钟信号RCK的第二电平时段将低电压VL供应给锁存级720。
高电压供应器740可以基于参考时钟信号RCK将高电压VH供应给放大级710和锁存级720。高电压供应器740可以基于参考时钟信号RCK将高电压VH供应给放大级710和锁存级720中的一个。高电压供应器740可以在参考时钟信号RCK的第一电平时段将高电压VH供应给放大级710，并且可以在参考时钟信号RCK的第二电平时段将高电压VH供应到锁存级720。高电压供应器740可以基于高速操作信号HSB来将高电压VH供应给放大级710，而不管参考时钟信号RCK如何。当高速操作信号HSB被使能时，高电压供应器740可以将高电压VH供应给放大级710，而不管参考时钟信号RCK如何。高速操作信号HSB可以基于可包括放大电路700的半导体装置的操作速度而被使能。高速操作信号HSB可以在高速操作模式下被使能。例如，高速操作信号HSB可以在半导体装置以高频率操作时被使能，并可以在半导体装置以比所述高频率更低的频率操作时被禁止。当高速操作信号HSB被使能时，高电压供应器740可以将高电压VH供应给放大级710而不管参考时钟信号RCK如何，并且放大级710可以对具有低电平的第三信号QCK和第四信号QCKB执行加重操作。
高电压供应器740可以包括第一高电压开关741、第二高电压开关742和第三高电压开关743。第一高电压开关741可以基于参考时钟信号RCK将高电压VH供应给放大级710。第一高电压开关741可以在参考时钟信号RCK的第一电平时段将高电压VH供应给放大级710。第二高电压开关742可以基于参考时钟信号RCK将高电压VH供应给锁存级720。第二高电压开关742可以在参考时钟信号RCK的第二电平时段将高电压VH供应给锁存级720。第三高电压开关743可以基于高速操作信号HSB将高电压VH供应给放大级710。当高速操作信号HSB被使能时，第三高电压开关743可以将高电压VH供应给放大级710。
放大电路700还可以包括使能开关750。使能开关750可以基于使能信号EN将低电压VL供应给低电压供应器730。使能信号EN可以被接收以激活放大电路700，并且可以是具有足以导通使能开关750的电平的偏置电压。
放大级710可以包括第一晶体管T21、第二晶体管T22、第三晶体管T23和第四晶体管T24。第一晶体管T21和第三晶体管T23可以是P沟道MOS晶体管，第二晶体管T22和第四晶体管T24可以是N沟道MOS晶体管。第一晶体管T21可以具有接收第一信号ICK的栅极和与第一电源节点P21耦接的源极。第一电源节点P21可以与高电压供应器740的第一高电压开关741和第三高电压开关743耦接。第二晶体管T22可以具有接收第一信号ICK的栅极、与第一晶体管T21的漏极耦接的漏极、以及与第二电源节点P22耦接的源极。第二电源节点P22可以与低电压供应器730的第一低电压开关731耦接。第四信号QCKB可以从第一晶体管T21的漏极和第二晶体管T22的漏极输出。第三晶体管T23可以具有接收第二信号ICKB的栅极和与第一电源节点P21耦接的源极。第四晶体管T24可以具有接收第二信号ICKB的栅极、与第三晶体管T23的漏极耦接的漏极、以及与第二电源节点P22耦接的源极。第三信号QCK可以从第三晶体管T23的漏极和第四晶体管T24的漏极输出。
锁存级720可以包括第五晶体管T25、第六晶体管T26、第七晶体管T27和第八晶体管T28。第五晶体管T25和第七晶体管T27可以是P沟道MOS晶体管，第六晶体管T26和第八晶体管T28可以是N沟道MOS晶体管。第五晶体管T25可以具有与第三晶体管T23的漏极和第四晶体管T24的漏极耦接并接收第三信号QCK的栅极。第五晶体管T25可以具有与第三电源节点P23耦接的源极。第三电源节点P23可以与高电压供应器740的第二高电压开关742耦接。第六晶体管T26可以具有接收第三信号QCK的栅极，与第一晶体管T21的漏极、第二晶体管T22的漏极和第五晶体管T25的漏极共同耦接的漏极，以及与第四电源节点P24耦接的源极。第四电源节点P24可以与低电压供应器730的第二低电压开关732耦接。第七晶体管T27可以具有与第一晶体管T21的漏极和第二晶体管T22的漏极耦接并接收第四信号QCKB的栅极。第七晶体管T27可以具有与第三电源节点P23耦接的源极。第八晶体管T28可以具有接收第四信号QCKB的栅极，与第三晶体管T23的漏极、第四晶体管T24的漏极和第七晶体管T27的漏极共同耦接的漏极，以及与第四电源节点P24耦接的源极。
第一低电压开关731可以包括第一开关晶体管S21，第二低电压开关732可以包括第二开关晶体管S22。第一开关晶体管S21和第二开关晶体管S22可以是N沟道MOS晶体管。第一开关晶体管S21可以具有接收互补参考时钟信号RCKB的栅极、与第二电源节点P22耦接的漏极、以及与公共节点CN2耦接的源极。公共节点CN2可以通过使能开关750与低电压VL的端子耦接。第二开关晶体管S22可以具有接收参考时钟信号RCK的栅极、与第四电源节点P24耦接的漏极、以及与公共节点CN2耦接的源极。
第一高电压开关741可以包括第三开关晶体管S23，第二高电压开关742可以包括第四开关晶体管S24，第三高电压开关743可以包括第五开关晶体管S25。第三开关晶体管至第五开关晶体管S23、S24和S25可以是P沟道MOS晶体管。第三开关晶体管S23可以具有接收参考时钟信号RCK的栅极、与高电压VH的端子耦接的源极、以及与第一电源节点P21耦接的漏极。第四开关晶体管S24可以具有接收互补参考时钟信号RCKB的栅极、与高电压VH的端子耦接的源极、以及与第三电源节点P23耦接的漏极。第五开关晶体管S25可以具有接收高速操作信号HSB的栅极、与高电压VH的端子耦接的源极、以及与第一电源节点P21耦接的漏极。
当半导体装置以低频率操作时，高速操作信号HSB可以被禁止，并且第三高电压开关743可以关断。在第一操作时段，第一低电压开关731和第一高电压开关741可以基于参考时钟信号RCK和互补参考时钟信号RCKB而导通，并且放大级710可以被供应低电压VL和高电压VH。放大级710可以差分放大第一信号ICK和第二信号ICKB，并产生第三信号QCK和第四信号QCKB。此时，第二低电压开关732和第二高电压开关742可以关断，并且锁存级720可以不被供应低电压VL和高电压VH。因此，锁存级720可以不通过第三信号QCK和第四信号QCKB消耗电流。在第二操作时段，第二低电压开关732和第二高电压开关742可以基于参考时钟信号RCK和互补参考时钟信号RCKB而导通，并且锁存级720可以被供应低电压VL和高电压VH。锁存级720可以通过保持第三信号QCK的电平和第四信号QCKB的电平来锁存第三信号QCK和第四信号QCKB。此时，第一低电压开关731和第一高电压开关741可以关断，并且放大级710可以不被供应低电压VL和高电压VH。因此，放大级710可以不通过第一信号ICK和第二信号ICKB消耗电流。
当半导体装置以高频率操作时，高速操作信号HSB可以被使能为低电平，并且第三高电压开关743可以导通。在第一操作时段，放大级710可以被供应低电压VL和高电压VH，并且可以差分放大第一信号ICK和第二信号ICKB并产生第三信号QCK和第四信号QCKB。此时，锁存级720可以不被供应低电压VL和高电压VH，并且锁存级720中可以不消耗电流。在第二操作时段，锁存级720可以被供应低电压VL和高电压VH，并且可以通过保持第三信号QCK的电平和第四信号QCKB的电平来锁存第三信号QCK和第四信号QCKB。此时，虽然放大级710没有被供应低电压VL，但是放大级710可以通过第三高电压开关743而被供应高电压VH。放大级710可以基于第一信号ICK和第二信号ICKB来对第三信号QCK和第四信号QCKB执行加重操作。
图8是示出根据一个实施例的分频电路800的配置的示例表示的图。在图8中，分频电路800可以包括第一放大电路800-1和第二放大电路800-2。第一放大电路800-1和第二放大电路800-2可以与图7中所示的放大电路700基本相同，从而可以省略重复的描述。第一放大电路800-1可以包括第一放大级810-1和第一锁存级820-1。第一放大级810-1可以包括第一晶体管至第四晶体管T21、T22、T23和T24，并且可以通过差分放大第一信号ICK和第二信号ICKB来产生第三信号QCK和第四信号QCKB。第一锁存级820-1可以包括第五晶体管至第八晶体管T25、T26、T27和T28，并且可以锁存第三信号QCK和第四信号QCKB。第二放大电路800-2可以具有与第一放大电路800-1类似的配置，仅在输入信号、输出信号和参考时钟信号的耦接关系方面具有差异。第二放大电路800-2可以包括第二放大级810-2和第二锁存级820-2。第二放大级810-2可以接收第三信号QCK和第四信号QCKB，并且可以输出第一信号ICK和第二信号ICKB。
第二放大级810-2可以包括第一晶体管T31、第二晶体管T32、第三晶体管T33和第四晶体管T34。第一晶体管T31和第三晶体管T33可以是P沟道MOS晶体管，第二晶体管T32和第四晶体管T34可以是N沟道MOS晶体管。第一晶体管T31可以具有接收第四信号QCKB的栅极和与第五电源节点P25耦接的源极。第二晶体管T32可以具有接收第四信号QCKB的栅极、与第一晶体管T31的漏极耦接的漏极、以及与第六电源节点P26耦接的源极。第二信号ICKB可以从第一晶体管T31的漏极和第二晶体管T32的漏极输出。第三晶体管T33可以具有接收第三信号QCK的栅极和与第五电源节点P25耦接的源极。第四晶体管T34可以具有接收第三信号QCK的栅极、与第三晶体管T33的漏极耦接的漏极、以及与第六电源节点P26耦接的源极。第一信号ICK可以从第三晶体管T33的漏极和第四晶体管T34的漏极输出。
第二锁存级820-2可以包括第五晶体管T35、第六晶体管T36、第七晶体管T37和第八晶体管T38。第五晶体管T35和第七晶体管T37可以是P沟道MOS晶体管，第六晶体管T36和第八晶体管T38可以是N沟道MOS晶体管。第五晶体管T35可以具有与第三晶体管T33的漏极和第四晶体管T34的漏极耦接并接收第一信号ICK的栅极。第五晶体管T35可以具有与第七电源节点P27耦接的源极。第六晶体管T36可以具有接收第一信号ICK的栅极，与第一晶体管T31的漏极、第二晶体管T32的漏极和第五晶体管T35的漏极共同耦接的漏极，以及与第八电源节点P28耦接的源极。第七晶体管T37可以具有与第一晶体管T31的漏极和第二晶体管T32的漏极耦接并接收第二信号ICKB的栅极。第七晶体管T37可以具有与第七电源节点P27耦接的源极。第八晶体管T38可以具有接收第二信号ICKB的栅极，与第三晶体管T33的漏极、第四晶体管T34的漏极和第七晶体管T37的漏极共同耦接的漏极，以及与第八电源节点P28耦接的源极。
分频电路800可以包括低电压供应电路830-1和830-2以及高电压供应电路840-1和840-2。低电压供应电路830-1和830-2可以在第一操作时段将低电压VL供应给第一放大级810-1和第二锁存级820-2。低电压供应电路830-1和830-2可以在第二操作时段将低电压VL供应给第一锁存级820-1和第二放大级810-2。当半导体装置以低频率操作时，高电压供应电路840-1和840-2可以在第一操作时段将高电压VH供应给第一放大级810-1和第二锁存级820-2，并且可以在第二操作时段将高电压VH供应给第一锁存级820-1和第二放大级810-2。当半导体装置以高频率操作时，高电压供应电路840-1和840-2可以在第一操作时段和第二操作时段两者将高电压VH供应给第一放大级810-1和第二放大级810-2。
低电压供应电路830-1和830-2可以包括第一低电压供应器830-1和第二低电压供应器830-2。第一低电压供应器830-1可以基于参考时钟信号RCK将低电压VL供应给第一放大级810-1和第一锁存级820-1中的一个。第一低电压供应器830-1可以包括第一低电压开关831-1和第二低电压开关832-1。第一低电压开关831-1可以在参考时钟信号RCK的第一电平时段将低电压VL供应给第二电源节点P22。第二低电压开关832-1可以在参考时钟信号RCK的第二电平时段将低电压VL供应给第四电源节点P24。第一低电压供应器830-1可以是第一放大电路800-1的组件。第二低电压供应器830-2可以基于参考时钟信号RCK将低电压VL供应给第二放大级810-2和第二锁存级820-2中的一个。第二低电压供应器830-2可以包括第三低电压开关831-2和第四低电压开关832-2。第三低电压开关831-2可以在参考时钟信号RCK的第二电平时段将低电压VL供应给第六电源节点P26。第四低电压开关832-2可以在参考时钟信号RCK的第一电平时段将低电压VL供应给第八电源节点P28。第二低电压供应器830-2可以是第二放大电路800-2的组件。
高电压供应电路840-1和840-2可以包括第一高电压供应器840-1和第二高电压供应器840-2。第一高电压供应器840-1可以基于参考时钟信号RCK将高电压VH供应给第一放大级810-1和第一锁存级820-1中的一个。第一高电压供应器840-1可以基于高速操作信号HSB将高电压VH供应给第一放大级810-1。第一高电压供应器840-1可以包括第一高电压开关841-1、第二高电压开关842-1和第三高电压开关843-1。第一高电压开关841-1可以在参考时钟信号RCK的第一电平时段将高电压VH供应给第一电源节点P21。第二高电压开关842-1可以在参考时钟信号RCK的第二电平时段将高电压VH供应给第三电源节点P23。当高速操作信号HSB被使能时，第三高电压开关843-1可以将高电压VH供应给第一电源节点P21而不管参考时钟信号RCK如何。第一高电压供应器840-1可以是第一放大电路800-1的组件。
第二高电压供应器840-2可以基于参考时钟信号RCK将高电压VH供应给第二放大级810-2和第二锁存级820-2中的一个。第二高电压供应器840-2可以基于高速操作信号HSB将高电压VH供应给第二放大级810-2。第二高电压供应器840-2可以包括第四高电压开关841-2、第五高电压开关842-2和第六高电压开关843-2。第四高电压开关841-2可以在参考时钟信号RCK的第二电平时段将高电压VH供应给第五电源节点P25。第五高电压开关842-2可以在参考时钟信号RCK的第一电平时段将高电压VH供应给第七电源节点P27。当高速操作信号HSB被使能时，第六高电压开关843-2可以将高电压VH供应给第五电源节点P25而不管参考时钟信号RCK如何。第二高电压供应器840-2可以是第二放大电路800-2的组件。
图9是帮助说明根据一个实施例的分频电路800的操作的时序图的示例表示。下面将参考图8和图9描述根据一个实施例的分频电路800的操作。当半导体装置以低频率操作时，分频电路800可以以与图6中所示相同的方式操作。因此，下面将描述当半导体装置以高频率操作时分频电路800的操作。当半导体装置以高频率操作时，高速操作信号HSB可以被使能，并且第一高电压供应器840-1和第二高电压供应器840-2可以将高电压VH分别供应给第一放大级810-1和第二放大级810-2，而不管参考时钟信号RCK如何。例如，第一信号ICK和第三信号QCK的初始状态可以是低电平，并且第二信号ICKB和第四信号QCKB的初始状态可以是高电平。如果参考时钟信号RCK变为高电平(A')，则互补参考时钟信号RCKB可以变为低电平。当参考时钟信号RCK为高电平时(A')，第二低电压开关832-1和第二高电压开关842-1可以导通，并且高电压VH和低电压VL可以供应给第一锁存级820-1。第三低电压开关831-2和第四高电压开关841-2可以导通，并且高电压VH和低电压VL可以供应给第二放大级810-2。由于第四信号QCKB为高电平而第三信号QCK为低电平，所以第五晶体管T25和第八晶体管T28可以导通。第一锁存级820-1可以将第三信号QCK保持在低电平并且将第四信号QCKB保持在高电平。由于第二放大级810-2接收具有低电平的第三信号QCK和具有高电平的第四信号QCKB，所以第二晶体管T32和第三晶体管T33可以导通，并且可以产生具有低电平的第二信号ICKB和具有高电平的第一信号ICK。此时，第一放大级810-1通过第三高电压开关843-1被供应高电压VH，并且由于第二信号ICKB为低电平，所以第三晶体管T23可以导通。因此，电流可以流过第三晶体管T23和第八晶体管T28，并且第三信号QCK的电压电平可以略微升高，如附图标记EP所示。因为第一放大级810-1略微升高具有低电平的第三信号QCK的电压电平，可以便利于第三信号QCK随后转变为高电平。即，第一放大级810-1可以对第三信号QCK执行加重操作。
如果参考时钟信号RCK变为低电平(B')，则互补参考时钟信号RCKB可以变为高电平。当参考时钟信号RCK为低电平时(B')，第一低电压开关831-1和第一高电压开关841-1可以导通，并且高电压VH和低电压VL可以供应给第一放大级810-1。第四低电压开关832-2和第五高电压开关842-2可以导通，并且高电压VH和低电压VL可以供应给第二锁存级820-2。由于第一放大级810-1接收具有高电平的第一信号ICK和具有低电平的第二信号ICKB，所以第二晶体管T22和第三晶体管T23可以导通，并且可以产生具有低电平的第四信号QCKB和具有高电平的第三信号QCK。由于第三信号QCK处于通过加重操作而略微升高其电压电平的状态，所以第三信号QCK可以容易地转变为高电平。由于第一信号ICK为高电平而第二信号ICKB为低电平，所以第六晶体管T36和第七晶体管T37可以导通。第二锁存级820-2可以将第一信号ICK保持在高电平并且将第二信号ICKB保持在低电平。此时，第二放大级810-2通过第六高电压开关843-2而被供应高电压VH，并且由于第四信号QCKB为低电平，所以第一晶体管T31可以导通。因此，电流可以流过第一晶体管T31和第六晶体管T36，并且第二信号ICKB的电压电平可以略微升高，如附图标记EP所示。因为第二放大级810-2略微升高具有低电平的第二信号ICKB的电压电平，可以便利于第二信号ICKB随后转变为高电平。即，第二放大级810-2可以对第二信号ICKB执行加重操作。
当参考时钟信号RCK再次变为高电平时(C')，互补参考时钟信号RCKB可以变为低电平。当参考时钟信号RCK为高电平时(C')，第二低电压开关832-1和第二高电压开关834-1可以导通，并且高电压VH和低电压VL可以供应给第一锁存级820-1。第三低电压开关831-2和第四高电压开关841-2可以导通，并且高电压VH和低电压VL可以供应给第二放大级810-2。由于第三信号QCK为高电平而第四信号QCKB为低电平，所以第六晶体管T26和第七晶体管T27可以导通。第一锁存级820-1可以将第三信号QCK保持在高电平并将第四信号QCKB保持在低电平。由于第二放大级810-2接收具有高电平的第三信号QCK和具有低电平的第四信号QCKB，所以第一晶体管T31和第四晶体管T34可以导通，并且可以产生具有高电平的第二信号ICKB和具有低电平的第一信号ICK。由于第二信号ICKB处于通过加重操作而略微升高其电压电平的状态，所以第二信号ICKB可以容易地转变为高电平。此时，第一放大级810-1通过第三高电压开关843-1而被供应高电压VH，并且由于第一信号ICK为低电平，所以第一晶体管T21可以导通。因此，电流可以流过第一晶体管T21和第六晶体管T26，并且第四信号QCKB的电压电平可以略微升高，如附图标记EP所示。因为第一放大级810-1略微升高具有低电平的第四信号QCKB的电压电平，可以便利于第四信号QCKB随后转变为高电平。即，第一放大级810-1可以对第四信号QCKB执行加重操作。
当参考时钟信号RCK再次变为低电平时(D')，互补参考时钟信号RCKB可以变为高电平。当参考时钟信号RCK为低电平时(D')，第一低电压开关831-1和第一高电压开关841-1可以导通，并且高电压VH和低电压VL可以供应给第一放大级810-1。第四低电压开关832-2和第五高电压开关842-2可以导通，并且高电压VH和低电压VL可以供应给第二锁存级820-2。由于第一放大级810-1接收具有低电平的第一信号ICK和具有高电平的第二信号ICKB，所以第一晶体管T21和第四晶体管T24可以导通，并且可以产生具有高电平的第四信号QCKB和具有低电平的第三信号QCK。由于第四信号QCKB处于通过加重操作而略微升高其电压电平的状态，所以第四信号QCKB可以容易地转变为高电平。由于第一信号ICK为低电平而第二信号ICKB为高电平，所以第五晶体管T35和第八晶体管T38可以导通。第二锁存级820-2可以将第一信号ICK保持在低电平并将第二信号ICKB保持在高电平。此时，第二放大级810-2通过第六高电压开关843-2而被供应高电压VH，并且由于第三信号QCK为低电平，所以第三晶体管T33可以导通。因此，电流可以流过第三晶体管T33和第八晶体管T38，并且第一信号ICK的电压电平可以略微升高，如附图标记EP所示。因为第二放大级810-2略微升高具有低电平的第一信号ICK的电压电平，可以便利于第一信号ICK随后转变为高电平。即，第二放大级810-2可以对第一信号ICK执行加重操作。
虽然上面已经描述了各种实施例，但是本领域技术人员将理解，所描述的实施例仅是示例。因此，不应基于所描述的实施例限制本文所描述的放大电路和分频电路、以及使用其的半导体装置和半导体系统。

Claims (25)

1.一种放大电路，包括：
放大级，其被配置为：放大第一信号和第二信号，并且产生第三信号和第四信号；
锁存级，其被配置为：锁存所述第三信号和所述第四信号；
低电压供应器，其被配置为：基于参考时钟信号将低电压供应给所述放大级和所述锁存级；以及
高电压供应器，其被配置为：基于所述参考时钟信号将高电压供应给所述放大级和所述锁存级。
2.根据权利要求1所述的放大电路，
其中，所述低电压供应器根据所述参考时钟信号的电平将所述低电压供应给所述放大级和所述锁存级中的一个，并且
其中，所述低电压供应器包括：
第一低电压开关，其被配置为基于所述参考时钟信号将所述低电压供应给所述放大级；以及
第二低电压开关，其被配置为基于所述参考时钟信号将所述低电压供应给所述锁存级。
3.根据权利要求1所述的放大电路，
其中，所述高电压供应器根据所述参考时钟信号的电平将所述高电压供应给所述放大级和所述锁存级中的一个，并且
其中，所述高电压供应器包括：
第一高电压开关，其被配置为基于所述参考时钟信号将所述高电压供应给所述放大级；以及
第二高电压开关，其被配置为基于所述参考时钟信号将所述高电压供应给所述锁存级。
4.根据权利要求1所述的放大电路，其中，所述高电压供应器还接收高速操作信号，并且基于所述高速操作信号将所述高电压供应给所述放大级，而不管所述参考时钟信号的电平如何。
5.根据权利要求4所述的放大电路，其中，所述高电压供应器包括：
第一高电压开关，其被配置为基于所述参考时钟信号将所述高电压供应给所述放大级；
第二高电压开关，其被配置为基于所述参考时钟信号将所述高电压供应给所述锁存级；以及
第三高电压开关，其被配置为基于所述高速操作信号将所述高电压供应给所述放大级。
6.一种分频电路，包括：
第一放大电路，包括：第一放大级，其在第一操作时段差分放大第一信号和第二信号并且产生第三信号和第四信号；以及第一锁存级，其在第二操作时段锁存所述第三信号和所述第四信号；以及
第二放大电路，包括：第二放大级，其在所述第二操作时段差分放大所述第三信号和所述第四信号并且产生所述第一信号和所述第二信号；以及第二锁存级，其在所述第一操作时段锁存所述第一信号和所述第二信号，
其中，所述分频电路在所述第一操作时段将低电压供应给所述第一放大级和所述第二锁存级，并且在所述第二操作时段将所述低电压供应给所述第一锁存级和所述第二放大级，以及
其中，所述分频电路在所述第一操作时段将高电压供应给所述第一放大级和所述第二锁存级，并且在所述第二操作时段将所述高电压供应给所述第一锁存级和所述第二放大级。
7.根据权利要求6所述的分频电路，
其中，所述第一放大电路和所述第二放大电路基于参考时钟信号操作，以及
其中，所述第一操作时段是所述参考时钟信号的第一电平时段，并且所述第二操作时段是所述参考时钟信号的第二电平时段。
8.根据权利要求7所述的分频电路，
其中，所述参考时钟信号的频率比所述第一信号、所述第二信号、所述第三信号或所述第四信号的频率更高。
9.根据权利要求6所述的分频电路，其中，所述第一放大电路包括：
第一低电压供应器，其被配置为基于参考时钟信号将所述低电压供应给所述第一放大级和所述第一锁存级中的一个；以及
第一高电压供应器，其被配置为基于所述参考时钟信号将所述高电压供应给所述第一放大级和所述第一锁存级中的一个。
10.根据权利要求9所述的分频电路，其中，所述第一低电压供应器包括：
第一低电压开关，其被配置为：在所述参考时钟信号的第一电平时段将所述低电压供应给所述第一放大级；以及
第二低电压开关，其被配置为：在所述参考时钟信号的第二电平时段将所述低电压供应给所述第一锁存级。
11.根据权利要求9所述的分频电路，其中，所述第一高电压供应器包括：
第一高电压开关，其被配置为：在所述参考时钟信号的第一电平时段将所述高电压供应给所述第一放大级；以及
第二高电压开关，其被配置为：在所述参考时钟信号的第二电平时段将所述高电压供应给所述第一锁存级。
12.根据权利要求6所述的分频电路，其中，所述第二放大电路包括：
第二低电压供应器，其被配置为基于参考时钟信号将所述低电压供应给所述第二放大级和所述第二锁存级中的一个；以及
第二高电压供应器，其被配置为基于所述参考时钟信号将所述高电压供应给所述第二放大级和所述第二锁存级中的一个。
13.根据权利要求12所述的分频电路，其中，所述第二低电压供应器包括：
第三低电压开关，其被配置为：在所述参考时钟信号的第一电平时段将所述低电压供应给所述第二锁存级；以及
第四低电压开关，其被配置为：在所述参考时钟信号的第二电平时段将所述低电压供应给所述第二放大级。
14.根据权利要求12所述的分频电路，其中，所述第二高电压供应器包括：
第三高电压开关，其被配置为：在所述参考时钟信号的第一电平时段将所述高电压供应给所述第二锁存级；以及
第四高电压开关，其被配置为：在所述参考时钟信号的第二电平时段将所述高电压供应给所述第二放大级。
15.一种分频电路，包括：
第一放大电路，包括：第一放大级，其在第一操作时段差分放大第一信号和第二信号并且产生第三信号和第四信号；以及第一锁存级，其在第二操作时段锁存所述第三信号和所述第四信号；以及
第二放大电路，包括：第二放大级，其在所述第二操作时段差分放大所述第三信号和所述第四信号并且产生所述第一信号和所述第二信号；以及第二锁存级，其在所述第一操作时段锁存所述第一信号和所述第二信号，
其中，所述分频电路在所述第一操作时段将低电压供应给所述第一放大级和所述第二锁存级，并且在所述第二操作时段将所述低电压供应给所述第一锁存级和所述第二放大级，以及
其中，所述分频电路在所述第一操作时段将高电压供应给所述第一放大级和所述第二锁存级，在所述第二操作时段将所述高电压供应给所述第一锁存级和所述第二放大级，并且在高速操作模式下将所述高电压供应给所述第一放大级和所述第二放大级。
16.根据权利要求15所述的分频电路，
其中，所述第一放大电路和所述第二放大电路分别基于参考时钟信号而操作；以及其中，所述第一操作时段是所述参考时钟信号的第一电平时段，并且所述第二操作时段是所述参考时钟信号的第二电平时段。
17.根据权利要求15所述的分频电路，其中，所述第一放大电路包括：
第一低电压供应器，其被配置为基于参考时钟信号将所述低电压供应给所述第一放大级和所述第一锁存级中的一个；以及
第一高电压供应器，其被配置为：基于所述参考时钟信号将所述高电压供应给所述第一放大级和所述第一锁存级中的一个，并且基于高速操作信号将所述高电压供应给所述第一放大级，而不管所述参考时钟信号的电平如何。
18.根据权利要求17所述的分频电路，其中，所述第一低电压供应器包括：
第一低电压开关，其被配置为：在所述参考时钟信号的第一电平时段将所述低电压供应给所述第一放大级；以及
第二低电压开关，其被配置为：在所述参考时钟信号的第二电平时段将所述低电压供应给所述第一锁存级。
19.根据权利要求17所述的分频电路，其中，所述第一高电压供应器包括：
第一高电压开关，其被配置为：在所述参考时钟信号的第一电平时段将所述高电压供应给所述第一放大级；
第二高电压开关，其被配置为：在所述参考时钟信号的第二电平时段将所述高电压供应给所述第一锁存级；以及
第三高电压开关，其被配置为基于所述高速操作信号将所述高电压供应给所述第一放大级。
20.根据权利要求15所述的分频电路，其中，所述第二放大电路包括：
第二低电压供应器，其被配置为：基于参考时钟信号将所述低电压供应给所述第二放大级和所述第二锁存级中的一个；以及
第二高电压供应器，其被配置为：基于所述参考时钟信号将所述高电压供应给所述第二放大级和所述第二锁存级中的一个，并且基于高速操作信号将所述高电压供应给所述第二放大级，而不管所述参考时钟信号的电平如何。
21.根据权利要求20所述的分频电路，其中，所述第二低电压供应器包括：
第三低电压开关，其被配置为：在所述参考时钟信号的第一电平时段将所述低电压供应给所述第二锁存级；以及
第四低电压开关，其被配置为：在所述参考时钟信号的第二电平时段将所述低电压供应给所述第二放大级。
22.根据权利要求20所述的分频电路，其中，所述第二高电压供应器包括：
第四高电压开关，其被配置为：在所述参考时钟信号的第一电平时段将所述高电压供应给所述第二锁存级；
第五高电压开关，其被配置为：在所述参考时钟信号的第二电平时段将所述高电压供应给所述第二放大级；以及
第六高电压开关，其被配置为：基于所述高速操作信号将所述高电压供应给所述第二放大级。
23.一种放大电路，包括：
放大级，其被配置为：在第一操作时段放大第一信号和第二信号，并且产生第三信号和第四信号；以及
锁存级，其被配置为：在第二操作时段锁存所述第三信号和所述第四信号，
其中，所述放大电路在所述第一操作时段期间将低电压供应给所述放大级，在所述第二操作时段期间将所述低电压供应给所述锁存级，在所述第一操作时段期间将高电压供应给所述放大级，以及在所述第二操作期间将所述高电压供应给所述锁存级。
24.根据权利要求23所述的放大电路，还包括：
第一高电压开关，其被配置为基于参考时钟信号将所述高电压供应给所述放大级；
第二高电压开关，其被配置为基于所述参考时钟信号将所述高电压供应给所述锁存级；以及
第三高电压开关，其被配置为基于高速操作信号将所述高电压供应给所述放大级。
25.根据权利要求23所述的放大电路，其中，所述放大电路在高速操作模式下将所述高电压供应给所述放大级，而不管所述第一操作时段和第二操作时段如何。
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