KR20110073528A - 래치구조, 주파수 분할기, 및 그 동작 방법 - Google Patents

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Abstract

래치는 세 개의 회로들을 포함한다. 제 1 회로는 제 1 입력 (D) 및 제 1 클록 위상 (CK) 이 모두 로우일 때 제 1 출력 (QB) 을 제 1 레벨로 구동하고, D 및 CK 가 모두 하이일 때 제 2 레벨로 구동하고, 상이한 로직 레벨들이 D 및 CK 에 인가될 때 고임피던스 (HI-Z) 를 제공한다. 제 2 회로는 제 3 입력 (DB) 및 상보적 클록 위상 (CKB) 이 모두 로우일 때 제 2 출력 (Q) 을 제 1 레벨로 구동하고, DB 및 CKB 가 모두 하이일 때 제 2 레벨로 구동하고, 상이한 로직 레벨들이 D 및 CK 에 인가될 때 HI-Z 를 제공한다. 제 3 회로는 제 1 및 제 2 회로들이 Q 및 QB 에 HI-Z 를 제공할 때 Q 및 QB 의 전압을 유지한다. 이러한 래치들로 구성된 홀수 분할기들은 출력 펄스폭들을 입력 주기들의 정수 배로 제한함 없이 50% 듀티 사이클 동작을 만들어 낸다.

Description

래치구조, 주파수 분할기, 및 그 동작 방법{LATCH STRUCTURE, FREQUENCY DIVIDER, AND METHODS FOR OPERATING SAME}
35 U.S.C §119 하에서의 우선권 주장
본 특허출원은 2008 년 9 월 19 일 출원된 발명의 명칭이 "LATCH STRUCTURE AND FREQUENCY DIVIDER" 인 미국 가출원 제 61/098,665 호에 대하여 우선권을 주장하며, 이 가출원은 양수인에게 양도되고 내용 전체가 본 명세서에 명확하게 참조로서 통합된다.
본 발명은 일반적으로 전자 회로들 및 통신 장치들에 관한 것이다. 더욱 상세하게는, 본 발명의 양태들은 래치들, 주파수 분할기들, 합성기들, 및 이러한 디바이스들을 이용하는 무선 통신 디바이스들에 관한 것이다.
주파수 분할기들은 셀룰러 전화기들 및 PDA 들 등의 포터블 무선 디바이스들을 포함하는 다양한 전자 디바이스들에서 이용된다. 주파수 분할기의 출력 파형들은 일반적으로 분할기의 입력의 상승 에지들 또는 하강 에지들 중 하나로부터 얻어진다. 이러한 이유로, 홀수 분할기들 (예를 들어, 3, 5, 7 등으로 분할하는) 은 일반적으로 그 입력들의 주기의 정수 배인 펄스 폭에 한정되는 출력들을 갖는다. 홀수 주파수 분할기의 전체 출력 사이클이 그 입력 사이클 기간의 홀수 배와 일치하기 때문에, 50 퍼센트의 듀티 사이클을 얻는 것은 입력 사이클들의 비정수 배에 해당하는 펄스 폭들을 요구한다. 이것은 홀수 분할기들을 이용하는 장비의 설계자들이 이용 가능한 주파수 선택들을 불필요하게 제한할 수도 있다.
그러므로 주파수 분할기들, 래치들과 같은 주파수 분할기 구성 요소들, 및 주파수 분할기들을 동작시키기 위한 방법들에 대하여 상술한 현존 회로들의 한계를 극복하고 홀수로 분할할 때 동작 주파수의 선택을 지나치게 제한하지 않도록 하기 위한 필요성이 존재한다. 이러한 분할기들을 갖는 무선 통신 장치를 포함하는 통신 장치에 대하여 다른 필요성이 존재한다.
본 명세서에 개시된 실시 형태들은 입력의 상승 및 하강 에지들 모두에서 천이할 수 있는 래치 구조, 이러한 래치 구조로 만들어진 주파수 분할기들의 실시 형태들, 및 이러한 주파수 분할기들을 이용하는 수신기들 및 송신기들의 실시 형태들을 제공함으로써 상술한 필요성들의 하나 이상을 해결할 수도 있다.
일 실시 형태에서, 전자 래치는 제 1 입력이 제 1 입력 로직 레벨 (예를 들어, 하이) 에 있고 제 2 입력이 제 1 입력 로직 레벨에 있을 때, 제 1 출력을 제 1 출력 로직 레벨 (예를 들어, 로우) 로 구동하고, 제 1 입력이 제 2 입력 로직 레벨 (예를 들어, 로우) 에 있고 제 2 입력이 제 2 입력 로직 레벨에 있을 때, 제 1 출력을 제 1 출력 로직 레벨로 상이한 제 2 출력 로직 레벨 (예를 들어, 하이) 로 구동하고, 상이한 입력 로직 레벨들이 제 1 입력 및 제 2 입력에 인가될 때, 상기 제 1 출력을 고임피던스 상태로 설정하도록 구성된 제 1 회로를 포함한다. 전자 래치는 또한 제 3 입력이 상기 제 1 입력 로직 레벨에 있고 제 4 입력이 상기 제 1 입력 로직 레벨에 있을 때, 제 2 출력을 제 1 출력 로직 레벨로 구동하고, 제 3 입력이 상기 제 2 입력 로직 레벨에 있고 제 4 입력이 제 2 입력 로직 레벨에 있을 때, 제 2 출력을 제 2 출력 로직 레벨로 구동하고, 상이한 입력 로직 레벨들이 제 3 입력 및 제 4 입력에 인가될 때, 제 2 출력을 고임피던스 상태로 설정하도록 구성된 제 2 회로를 포함한다. 전자 래치는 또한 제 1 회로가 제 1 출력을 고임피던스 상태로 구동하고 제 2 회로가 제 2 출력을 고임피던스 상태로 구동할 때, 제 1 및 제 2 출력들의 전압 레벨들을 유지하도록 구성된 제 3 회로를 더 포함한다.
일 실시 형태에서, 전자 래치는 제 1 입력이 제 1 입력 레벨에 있고 제 2 입력이 제 1 입력 레벨에 있을 때, 제 1 출력을 제 1 출력 레벨로 구동하고, 제 1 입력이 제 2 입력 레벨에 있고 제 2 입력이 제 2 입력 레벨에 있을 때, 제 1 출력을 제 1 출력 레벨로 상이한 제 2 출력 레벨로 구동하고, 상이한 입력 레벨들이 상기 제 1 입력 및 상기 제 2 입력에 인가될 때, 제 1 출력을 고임피던스 상태로 설정하기 위한 수단을 포함한다. 전자 래치는 또한 제 3 입력이 제 1 입력 레벨에 있고 제 4 입력이 제 1 입력 레벨에 있을 때, 제 2 출력을 제 1 출력 레벨로 구동하고, 상기 제 3 입력이 상기 제 2 입력 레벨에 있고 제 4 입력이 제 2 입력 레벨에 있을 때, 제 2 출력을 제 2 출력 레벨로 구동하고, 상이한 입력 레벨들이 제 3 입력 및 상기 제 4 입력에 인가될 때, 제 2 출력을 고임피던스 상태로 설정하기 위한 수단을 포함한다. 전자 래치는 또한 제 1 출력을 구동하기 위한 수단이 제 1 출력을 고임피던스 상태로 구동하고, 제 2 출력을 구동하기 위한 수단이 제 2 출력을 고임피던스 상태로 구동할 때, 제 1 및 제 2 출력들의 전압 레벨을 유지하기 위한 수단을 더 포함한다.
일 실시 형태에서, 주파수 분할기는 복수의 래치들을 포함한다. 복수의 래치들 중 각 래치는 클록의 상승 및 하강 에지들 모두에서 상태를 선택적으로 스위치하도록 구성된다.
일 실시 형태에서, 전자 래치를 동작하는 방법이 제공된다. 방법은 제 1 입력 및 제 1 클록 위상이 제 1 입력 로직 레벨에 있는 것에 응답하여, 제 1 출력을 제 1 출력 로직 레벨로 구동하는 단계를 포함한다. 방법은 또한 제 2 입력 및 제 2 클록 위상이 제 1 입력 로직 레벨에 있는 것에 응답하여, 제 2 출력을 제 1 출력 로직 레벨로 구동하는 단계를 포함한다. 방법은 또한 제 1 입력 및 제 1 클록 위상이 제 2 입력 로직 레벨에 있는 것에 응답하여, 제 1 출력을 제 2 출력 로직 레벨로 구동하는 단계를 포함한다. 방법은 또한 제 2 입력 및 제 2 클록 위상이 제 2 입력 로직 레벨에 있는 것에 응답하여, 제 2 출력을 제 2 출력 로직 레벨로 구동하는 단계를 더 포함한다. 방법은 또한 제 1 입력 및 제 1 클록 위상이 상이한 입력 로직 레벨에 있는 것에 응답하여, 제 1 출력에서 고임피던스를 제공하는 단계를 더 포함한다. 방법은 또한 제 2 입력 및 제 2 클록 위상이 상이한 입력 로직 레벨에 있는 것에 응답하여, 제 2 출력에서 고임피던스를 제공하는 단계를 더 포함한다. 방법은 또한 제 1 입력 및 제 1 클록 위상이 상이한 입력 로직 레벨에 있고, 제 2 입력 및 제 2 클록 위상이 상이한 입력 로직 레벨에 있을 때, 제 1 및 제 2 출력들의 로직 레벨들을 유지하는 단계를 더 포함한다.
본 발명의 이러한 양태 및 다른 양태들이 이하 상세한 설명, 도면들, 및 첨부된 청구범위를 참조하여 더욱 잘 이해될 것이다.
도 1a 는 래치의 선택된 구성 요소들을 나타낸다;
도 1b 는 도 1a 의 래치에 대한 회로 기호를 나타낸다;
도 2 는 주파수 분할기의 선택된 구성 요소들을 나타낸다; 그리고
도 3 은 도 2 의 주파수 분할기의 타이밍 양태들을 나타낸다; 그리고
도 4 는 상승 및 하강 에지들 모두에서 천이하도록 구성된 래치를 동작하는 프로세스의 선택된 단계들을 나타낸다.
본 명세서에서, "실시 형태", "변형물", 및 유사한 표현들은 특정 장치, 프로세스, 또는 제조품을 지칭하는 데 사용되고, 동일한 장치, 프로세스, 또는 제조품을 지칭할 필요는 없다. 그러므로, 한 군데 또는 문맥에서 사용된 "일 실시 형태" (또는 유사한 표현) 는 특정 장치, 프로세스, 또는 제조품을 지칭할 수도 있다; 다른 곳의 동일하거나 유사한 표현은 상이한 장치, 프로세스, 또는 제조품을 지칭할 수도 있다. "대안적 실시형태", "대안적으로" 라는 표현 및 유사한 어구들은 다수의 상이한 가능 실시 형태들 중 하나를 가리키는 데 사용될 수도 있다. 가능 실시 형태들의 수는 2 또는 임의의 다른 수로 제한될 필요는 없다.
"예시적" 이라는 표현은 본 명세서에서 "예, 예증, 또는 예시로서 기능하는" 을 의미하는 데 사용될 수도 있다. 본 명세서에서 "예시적" 으로 설명된 임의의 실시 형태 및 변형물은 다른 실시 형태들 또는 변형물들에 비해 더 바람직하거나 유리하다고 이해될 필요는 없다. 본 설명에 기재된 실시 형태들 및 변형물들 모두는 본 발명을 제조하고 이용하기 위해 당업자에게 제공된 예시적 실시형태들 및 변형물들이고, 본 발명이 제공하는 법적 보호 범위를 제한할 필요는 없다.
도 1a 및 1b 는 각각 예시적 래치 (100) 의 선택된 구성 요소들 및 그 래치 (100) 에 대한 회로 기호를 나타낸다. 래치 (100) 는 이하 설명하는 바와 같이 주파수 분할기 안에서 이용될 수도 있다.
설명을 위해, 도 1a 에 나타낸 래치 (100) 의 선택된 구성 요소들은 세 개의 트랜지스터 그룹들로 나누어질 수도 있다. 도 1a 에서, 제 1 트랜지스터 그룹 (103) 은 트랜지스터 (M1A, M7, M6, 및 M0A) 를 포함한다. 제 2 트랜지스터 그룹 (105) 은 트랜지스터 (M1B, M9, M8, 및 M0B) 를 포함한다. 제 3 트랜지스터 그룹 (107) 은 트랜지스터 (M2, M3, M4, 및 M5) 를 가지고 크로스 커플링된 한 쌍의 인버터들을 포함한다. 도면들에서, DB 는
Figure pct00001
(D-bar), 또는 D 입력의 반전된 신호를 나타내고; 유사하게, QB 는
Figure pct00002
(Q-bar), 또는 Q 출력의 반전된 신호를 나타내고; 그리고 CKB 는
Figure pct00003
(CK-bar), 또는 CK 입력의 반전된 클록 신호를 나타낸다.
래치 (100) 의 제 1 트랜지스터 그룹 (103) 의 동작을 살펴본다. D 및 CK 모두가 하이일 때, 트랜지스터 (M1A 및 M7) 는 OFF 상태 (전도하지 않음) 에 있고, 트랜지스터 (M0A 및 M6) 는 ON 상태 (전도) 상태에 있다. 결과적으로,
Figure pct00004
출력은 풀다운된다. 역으로, D 및 CK 모두가 로우일 때, 트랜지스터 (M1A 및 M7) 는 ON 상태에 있고, 트랜지스터 (M0A 및 M6) 는 OFF 상태에 있다. 결과적으로,
Figure pct00005
출력은 풀하이된다. 마지막으로, CK 의 상태가 D 의 상태와 반대일 때 (CK 가 로우인 동안 D 는 하이, 또는 역 또한 같음), 트랜지스터 (M1A/M7) 중 하나가 OFF 되고, 트랜지스터 (M0A/M6) 중 하나 또한 OFF 되기 때문에, 래치 (100) 의 트랜지스터 그룹 (103) 이
Figure pct00006
에서 고임피던스를 제공하는 것을 알기 쉽다.
도 1a 에서 나타낸 바와 같이, 본 발명의 범위에서 필연적으로 벗어남이 없이 다른 실시 형태들에서 극성들이 상이할 수 있음에도 불구하고, 여기 양의 공급 전압 VDD 를 가정한다. 그러므로, 회로는 M1A 및 M1B 의 소스들에 연결된 접지 전위 및 M0A 및 M0B 의 소스들에 연결된 VSS 로 동작할 수도 있다. 또한, 당업자가 본 개시를 통독한 후 어려움 없이 이해할 수 있는 것처럼, N-채널 트랜지스터들은 P-채널 트랜지스터들로 대체될 수도 있고, 역 또한 같다.
래치 (100) 의 제 2 트랜지스터 그룹 (105) 의 동작은 참조 부호들의 필수적 변화와 함께 제 1 트랜지스터 그룹 (103) 의 동작과 유사하다. 즉,
Figure pct00007
및
Figure pct00008
모두가 하이일 때, 트랜지스터 (M1B 및 M9) 는 OFF 상태 (전도되지 않음) 에 있고, 트랜지스터 (M0B 및 M8) 는 ON 상태 (전도) 에 있다. 결과적으로, Q 출력은 풀다운된다. 역으로,
Figure pct00009
및
Figure pct00010
모두가 로우일 때, 트랜지스터 (M1B 및 M9) 는 ON 상태에 있고, 트랜지스터 (M0B 및 M8) 는 OFF 상태에 있다. 결과적으로, Q 출력은 풀하이된다. 마지막으로,
Figure pct00011
의 상태가
Figure pct00012
의 상태와 반대인 때 (
Figure pct00013
가 로우인 동안
Figure pct00014
는 하이, 또는 역 또한 같음), 트랜지스터 (M1B/M9) 중 하나가 OFF 되고, 트랜지스터 (M0B/M8) 중 하나 또한 OFF 되기 때문에, 래치 (100) 의 제 2 트랜지스터 그룹 (105) 은 Q 에서 고임피던스를 제공한다.
제 3 트랜지스터 그룹 (107) 의 트랜지스터 (M2-M5) 로 이루어진 크로스 커플링된 인버터들의 동작으로 넘어가면, 래치 (100) 의 제 1 및 제 2 트랜지스터 그룹들 (103 및 105) 이
Figure pct00015
및 Q 출력을 로우 또는 하이 로직 값들과 구동하지 않을 때 이 회로는
Figure pct00016
및 Q 출력들의 로직 상태를 유지하지만, 대신에 이 출력들에서 고임피던스들을 제공한다. 이것은 D 및 CK 의 레벨들이 상이할 때 (그리고, 믈론, 동시에
Figure pct00017
및
Figure pct00018
의 레벨들 또한 상이할 때) 의 경우이다. 예를 들어, Q 는 하이이고
Figure pct00019
는 로우일 때의 경우를 고려한다. 그러면, 트랜지스터 (M2 및 M5) 는 ON 되고, 트랜지스터 (M3 및 M4) 는 OFF 된다. 결과적으로, 크로스 커플링된 트랜지스터들 (M2-M5) 은
Figure pct00020
를 풀로우하고 Q 를 풀하이한다. 만약 래치 (100) 의 제 1 트랜지스터 그룹 (103) 및 제 2 트랜지스터 그룹 (105) 이 Q 및
Figure pct00021
에서 고임피던스들을 제공하면, 트랜지스터 (M2-M5) 는 각각 Q 및
Figure pct00022
를 하이 및 로우로 구동하는 것을 계속한다. Q 가 로우이고
Figure pct00023
가 하이일 때 동작은 대칭적이다. 각각의 경우에서, Q 및
Figure pct00024
의 이전에 존재하던 (즉, 제 1 및 제 2 트랜지스터 그룹들 (103/105) 가 Q 및
Figure pct00025
에서 고임피던스 제공을 시작하기 바로 직전 존재하던) 로직 상태들은 계속 유지된다.
그러므로, D 및 CK 가 하이일 때, Q 및
Figure pct00026
는 대응하는 전압 레벨들 (각각 하이 및 로우) 을 가정하고; D 및 CK 가 로우일 때, Q 및
Figure pct00027
는 대응하는 전압 레벨들 (각각 로우 및 하이) 을 가정한다. D 및 CK 입력들 중 하나의 상태만이 변화할 때, 제 1 및 제 2 트랜지스터 그룹들 (103/105) 은 Q 및
Figure pct00028
에 고임피던스들을 제공하고, 제 3 트랜지스터 그룹 (107) 의 크로스 커플링된 인버터들은 D 및 CK 입력들의 발산 바로 직전 Q 및
Figure pct00029
가 가정했던 전압 레벨들을 유지한다.
그러므로 래치 (100) 는 CK 의 상승 또는 하강 에지들 중 어느 하나에서뿐만 아니라, CK 의 상승 및 하강 에지들 모두에서 상태를 바꿀 수 있다.
도 2 는 세 개의 래치 (래치 1, 래치 2, 래치 3) 를 포함하는 주파수 분할기 (200) 의 선택된 구성 요소들을 나타내고, 각 래치는 클록 (CK) 의 상승 및 하강 에지들 모두에서 천이하도록 구성된다. 변형물로서, 세 개의 래치들 각각은 도 1a 및 1b 에서 나타낸 래치 (100) 와 일치하거나 대체로 동일하고, 도 1 과 도 2 에서는 동일한 참조 부호들이 사용된다. 주파수 분할기 (200) 는 3 으로 분할하고 그 출력들 (예를 들어, 래치 3 의 Q3 및/또는 QB3) 에 실질적으로 50 퍼센트의 듀티 사이클을 가진 파형들을 제공하도록 구성된다.
도 3 은 주파수 분할기 (200) 의 동작의 선택된 시간에 따른 양태들을 나타낸다. 도 3 의 빗금친 부분은 알지 못하는 상태들/천이들에 대응하고, 이하 논의되지 않는다. 참조 부호 Q1 은 래치 1 의 Q 출력을 지칭하고, Q2 는 래치 2 의 Q 출력을 지칭하고, Q3 은 래치 3 의 Q 출력을 지칭한다. 참조 부호 Q3 은 또한 주파수 분할기 (200) 의 출력들 중 하나를 전체로서 지칭한다.
도 3 의 화살표들은 상태들 및 천이들의 가벼운 관계들을 나타낸다. 그러므로, Q3 이 로우인 동안 CK 의 상승 에지가 발생하기 때문에, 화살표 "1" 은 Q1 의 로우로부터 하이로의 제 1 (즉, 도 3 의 가장 왼쪽) 천이가 일어나는 것을 나타낸다. 화살표 "2" 는 Q1 이 하이로 유지되는 동안 CK 의 하강 에지가 따라오는 결과로서, 그리고 나서 따라오는 Q2 의 제 1 상승 에지를 나타낸다. 화살표 "3" 은 Q2 가 하이인 동안 CK 의 상승 에지의 결과로서 그리고 나서 Q3 의 하강 에지가 발생하는 것을 나타낸다. 유사하게, 화살표 "4" 는 Q3 이 하이로 유지되는 동안 CK 의 하강 에지의 결과로서 Q1 의 다음 하강 에지를 나타내고, 화살표 "5" 는 Q1 이 로우인 동안 CK 의 상승 에지의 결과로서 Q2 의 다음 하강 에지를 나타내고, 화살표 "6" 은 Q2 가 로우인 동안 CK 의 하강 에지의 결과로서 Q3 의 따라오는 하강 에지를 나타낸다.
도 2 및 3 에서 알 수 있는 바와 같이, 그리고 당업자가 본 명세서 및 첨부 도면들의 통독 후 손쉽게 이해할 수 있는 것과 같이, 래치 1-3 각각에서 Q 의 상태 천이들은, 출력 Q3 에서 3 으로 분할되는 클록 (CK; 및 CKB) 의 상승 및 하강 에지들 모두에서 일어난다.
주파수 분할기 (200), 또는 도 1a 에서 나타낸 실시 형태와 동일한 래치들로 제조된 다른 주파수 분할기는, 셀룰러 전화 또는 PDA 등의 무선 통신 디바이스의 수신기 및/또는 송신기에서 이용될 수도 있다. 예를 들어, 이러한 주파수 분할기들은, 합성기에 입력된 참조 주파수를 분할하거나 합성기의 출력을 분할하기 위해 합성기의 PLL (phase lock lop) 의 피드백 패스 (path) 에서 이용될 수도 있다.
도 4 는 상승 및 하강 클록 에지들에서 모두 천이하도록 구성된 도 1a 및 1b 의 래치 (100) 등의 래치를 동작하는 방법 (400) 의 선택된 단계들을 나타낸다.
플로우 포인트 (410) 에서, 래치가 구성되고, 전원이 공급되며, 동작하도록 준비된다.
단계 (410) 에서, 래치의 제 1 회로 (103) 는 각각 제 1 입력 로직 레벨 (예를 들어, 로직 하이) 에 있는 제 1 입력 (D) 및 클록 (CK) 의 제 1 위상에 응답하여 제 1 출력 (
Figure pct00030
) 의 제 1 출력 로직 레벨 (예를 들어, 로직 로우) 을 생성한다.
단계 (420) 에서, 래치의 제 2 회로 (105) 는 각각 제 1 입력 로직 레벨에 있는 제 2 입력 (
Figure pct00031
) 및 클록 (
Figure pct00032
) 의 제 2 위상에 응답하여 제 2 출력 (Q) 의 제 1 출력 로직 레벨을 생성한다.
단계 (430) 에서, 래치의 제 1 회로는 각각 제 2 입력 로직 레벨 (예를 들어, 로직 로우) 에 있는 제 1 입력 및 클록의 제 1 위상에 응답하여 제 1 출력의 제 2 출력 로직 레벨 (예를 들어, 로직 하이) 을 생성한다.
단계 (440) 에서, 래치의 제 2 회로는 각각 제 2 입력 로직 레벨 (예를 들어, 로직 로우) 에 있는 제 2 입력 및 클록의 제 2 위상에 응답하여 제 2 출력의 제 2 출력 로직 레벨 (예를 들어, 로직 하이) 을 생성한다.
단계 (450) 에서, 래치의 제 1 회로는 각각 상이한 입력 로직 레벨들 (예를 들어, 클록이 하이이고 제 1 입력이 로우, 또는 역 또한 같음) 에 있는 제 1 입력 및 클록의 제 1 위상에 응답하여 제 1 출력에서 고임피던스 상태를 생성한다.
단계 (460) 에서, 래치의 제 2 회로는 각각 상이한 입력 로직 레벨들 (예를 들어, 클록이 하이이고 제 2 입력이 로우, 또는 역 또한 같음) 에 있는 제 2 입력 및 클록의 제 2 위상에 응답하여 제 2 출력에서 고임피던스 상태를 생성한다.
단계 (470) 에서, 래치의 제 3 회로는 클록의 제 1 위상과 제 1 입력들의 상태가 달라지거나, 클록의 제 2 위상과 제 2 입력의 상태가 달라지기 바로 직전 존재하던 제 1 및 제 2 출력들의 로직 상태들을 유지한다.
방법 (400) 의 단계들은 필요에 따라 계속적으로 반복될 수도 있다.
당업자가 본 개시를 통독한 후 이해할 수 있는 바와 같이, 본 명세서에 부합하는 홀수 주파수 분할기들은 예를 들어 3, 5, 7, 9, 또는 임의의 다른 홀수와 다른 분할하는 수를 구현할 수도 있다. 분할기들은 다른 분할기들을 포함하는 체인들로 구성되어, 체인의 총 분할 비율이 홀수, 짝수, 및/또는 프로그램 가능하게 될 수도 있다. 당업자는 본 개시를 통독한 후 본 명세서에 부합하는 래치들이 입력 및 출력 모두 차동 신호들을 이용하여 구현될 수도 있다는 것을 더 이해할 것이다. 사실, 만약 접지 기호가 반전 입/출력 차동 참조 레벨 ("-") 로 대체되고, 입력들 (Q 및 QB) 및 출력들 (D 및 DB) 이 비반전 차동 입/출력들 ("+") 로 여겨진다면, 상술되고 도면에 나타낸 실시 형태들 및 변형물들은 차동이 될 수 있다. 그러면 홀수 분할기들은 도 2 및 도 3 에 나타낸 이론들을 이용하여 구성될 수 있다.
다양한 방법들의 단계들 및 결정 블록들이 본 개시에서 연속으로 서술되었을 수 있음에도 불구하고, 이 단계들 및 결정들 중 일부는 결합 또는 병행, 비동기 또는 동기, 파이프라인 방식, 또는 다른 방식으로 수행될 수도 있다. 명확하게 그렇게 지시되었거나, 아니면 문맥상 명확하거나, 또는 내재적으로 필요한 경우를 제외하고는 단계들 및 결정들이 본 설명에서 배열하는 것과 동일한 순서로 수행되어야 할 특별한 필요는 없다. 그러나, 선택된 변형물들에서 단계들 및 결정들은 상술되고/되거나 첨부 도면들에서 나타낸 특정 순서로 수행되어야 한다는 점이 주지되어야 한다. 또한, 구체적으로 설명되지 않은 일부 단계들 및 결정들이 일부 시스템들에서 바람직하거나 필요할 수도 있는 반면, 모든 설명된 단계 및 결정이 모든 시스템에서 필요한 것은 아니다.
당업자는 본 명세서에 서술된 통신 기법들이 양방향 트래픽 송신들뿐만 아니라 일방향 트래픽 송신들에 이용될 수도 있다는 것을 이해할 것이다.
당업자는 또한 정보 및 신호들이 다양한 상이한 기술들 및 기법들 중 임의의 것을 이용하여 표현될 수도 있다는 것을 이해할 것이다. 예를 들어, 상술한 설명 전체에 걸쳐 참조될 수도 있는 데이터, 명령, 커맨드, 정보, 신호, 비트, 기호, 및 칩들은 전압, 전류, 전자기파, 자기장 또는 입자, 광학 필드 또는 입자, 또는 이들의 임의의 조합으로 표현될 수도 있다.
당업자는 본 명세서에서 개시된 실시 형태들과 관련하여 서술된 다양한 예시적 논리 블록, 모듈, 회로, 및 알고리즘 단계들이 전자 하드웨어, 컴퓨터 소프트웨어, 또는 이들의 조합들로 구현될 수도 있다는 것을 더 이해할 것이다. 하드웨어와 소프트웨어의 이러한 교환 가능성을 명백하게 나타내기 위해, 다양한 예시적 구성 요소, 블록, 모듈, 회로, 및 단계들이 그 기능성 면에서 일반적으로 상술되었을 수도 있다. 이러한 기능성이 하드웨어, 소프트웨어, 또는 하드웨어와 소프트웨어의 조합으로 구현되는지 여부는 특정 애플리케이션 및 전체 시스템에 부과된 설계상 제약에 의존한다. 당업자는 각 특정 애플리케이션에서 다양한 방식들로 서술된 기능성을 구현할 수도 있지만, 이러한 구현 결정들은 본 발명의 범위에서 벗어남을 유발하는 것으로 해석되어서는 안 된다.
여기서 개시된 실시 형태들과 관련하여 서술된 다양한 예시적인 논리 블록들, 모듈들, 및 회로들은 범용 프로세서, 디지털 신호 프로세서 (DSP), 주문형 집적회로 (ASIC), 필드 프로그래머블 게이트 어레이 (FPGA) 또는 다른 프로그램 가능한 논리 디바이스, 별개의 게이트 또는 트랜지스터 로직, 별개의 하드웨어 구성 요소들, 여기 서술된 기능들을 수행하기 위해 설계된 이들의 임의의 결합으로 구현되거나 또는 수행될 수도 있다. 범용 프로세서는 마이크로프로세서일 수도 있고, 대안으로는, 프로세서는 임의의 종래 프로세서, 제어기, 마이크로제어기, 또는 상태 머신일 수도 있다. 프로세서는 컴퓨팅 디바이스의 결합, 예를 들어 DSP 와 마이크로프로세서의 결합, 복수의 마이크로프로세서, DSP 코어와 결합된 하나 이상의 마이크로프로세서, 또는 임의의 다른 구성으로 구현될 수도 있다.
여기서 개시된 실시 형태들과 관련하여 서술된 방법 또는 알고리즘의 단계들은 하드웨어 내에 직접적으로, 프로세서에 의해 실행되는 소프트웨어 모듈 내에, 또는 이들 두 가지의 결합으로 구현될 수도 있다. 소프트웨어 모듈은 RAM 메모리, 플래시 메모리, ROM 메모리, EPROM 메모리, EEPROM 메모리, 레지스터들, 하드 디스크, 탈착 가능 디스크, CD-ROM, 또는 당 업계에서 알려진 임의의 다른 형태의 저장 매체에 상주할 수도 있다. 예시적인 저장 매체는 프로세서에 커플링되어 프로세서가 저장 매체로부터 정보를 읽거나, 저장 매체로 정보를 쓸 수 있다. 대안적으로, 저장 매체는 프로세서에 통합될 수도 있다. 프로세서 및 저장 매체는 ASIC 에 상주할 수도 있다. ASIC 은 액세스 단말기에 상주할 수도 있다. 대안적으로, 프로세서 및 저장 매체는 액세스 단말기 내의 별개의 구성 요소들로서 상주할 수도 있다.
개시된 실시 형태들에 대한 상기 서술은 당업자가 본 발명을 제조하거나 또는 이용할 수 있도록 하기 위해 제공된다. 이 실시 형태들에 대한 다양한 변형들은 당업자들에게 이미 자명할 것이고, 여기서 정의된 포괄적인 원리들은 본 발명의 목적이나 범위로부터 벗어남 없이 다른 실시 형태들에 적용될 수도 있다. 그러므로, 본 발명은 여기서 나타낸 실시 형태들에 한정되도록 의도되는 것이 아니라 여기서 개시된 이론들 및 새로운 특징들과 일치하는 최광의 범위에 부합하도록 의도되어야 한다.

Claims (26)

  1. 전자 래치로서,
    제 1 입력이 제 1 입력 로직 레벨에 있고 제 2 입력이 상기 제 1 입력 로직 레벨에 있을 때, 제 1 출력을 제 1 출력 로직 레벨로 구동하고, 상기 제 1 입력이 제 2 입력 로직 레벨에 있고 상기 제 2 입력이 상기 제 2 입력 로직 레벨에 있을 때, 상기 제 1 출력을 상기 제 1 출력 로직 레벨로 상이한 제 2 출력 로직 레벨로 구동하고, 상이한 입력 로직 레벨들이 상기 제 1 입력 및 상기 제 2 입력에 인가될 때, 상기 제 1 출력을 고임피던스 상태로 설정하도록 구성된 제 1 회로;
    제 3 입력이 상기 제 1 입력 로직 레벨에 있고 제 4 입력이 상기 제 1 입력 로직 레벨에 있을 때, 제 2 출력을 상기 제 1 출력 로직 레벨로 구동하고, 상기 제 3 입력이 상기 제 2 입력 로직 레벨에 있고 상기 제 4 입력이 상기 제 2 입력 로직 레벨에 있을 때, 상기 제 2 출력을 상기 제 2 출력 로직 레벨로 구동하고, 상이한 입력 로직 레벨들이 상기 제 3 입력 및 상기 제 4 입력에 인가될 때, 상기 제 2 출력을 상기 고임피던스 상태로 설정하도록 구성된 제 2 회로; 및
    상기 제 1 회로가 상기 제 1 출력을 상기 고임피던스 상태로 구동하고, 상기 제 2 회로가 상기 제 2 출력을 상기 고임피던스 상태로 구동할 때, 상기 제 1 및 제 2 출력들의 전압 레벨들을 유지하도록 구성된 제 3 회로를 포함하는, 전자 래치.
  2. 제 1 항에 있어서,
    상기 제 1 출력 로직 레벨이 로직 로우이고;
    상기 제 2 출력 로직 레벨이 로직 하이이고;
    상기 제 1 입력 로직 레벨이 상기 로직 하이이고; 및
    상기 제 2 입력 로직 레벨이 상기 로직 로우인, 전자 래치.
  3. 제 1 항에 있어서,
    상기 제 3 회로는 크로스 커플링된 한 쌍의 인버터들을 포함하는, 전자 래치.
  4. 제 3 항에 있어서,
    상기 제 1 회로는, 제 1 트랜지스터, 제 2 트랜지스터, 제 3 트랜지스터, 및 제 4 트랜지스터를 포함하고, 상기 제 1, 제 2, 제 3, 및 제 4 트랜지스터들은 직렬로 연결되고, 상기 제 1, 제 2, 제 3, 및 제 4 트랜지스터들 각각은 드레인, 소스, 및 게이트를 포함하고, 상기 제 1 입력은 상기 제 2 트랜지스터의 게이트 및 상기 제 3 트랜지스터의 게이트에 커플링되고, 상기 제 1 출력은 상기 제 2 트랜지스터의 드레인 및 상기 제 3 트랜지스터의 드레인에 커플링되고; 및
    상기 제 2 회로는, 제 5 트랜지스터, 제 6 트랜지스터, 제 7 트랜지스터, 및 제 8 트랜지스터를 포함하고, 상기 제 5, 제 6, 제 7, 및 제 8 트랜지스터들은 직렬로 연결되고, 상기 제 5, 제 6, 제 7, 및 제 8 트랜지스터들 각각은 드레인, 소스, 및 게이트를 포함하고, 상기 제 3 입력은 상기 제 6 트랜지스터의 게이트 및 상기 제 7 트랜지스터의 게이트에 커플링되고, 상기 제 2 출력은 상기 제 6 트랜지스터의 드레인 및 상기 제 7 트랜지스터의 드레인에 커플링되는, 전자 래치.
  5. 제 4 항에 있어서,
    상기 제 3 회로는 크로스 커플링된 한 쌍의 인버터들을 포함하는, 전자 래치.
  6. 제 4 항에 있어서,
    상기 제 3 회로는 제 9 트랜지스터, 제 10 트랜지스터, 제 11 트랜지스터, 및 제 12 트랜지스터를 포함하고, 상기 제 9, 제 10, 제 11, 및 제 12 트랜지스터들 각각은 게이트, 소스, 및 드레인을 포함하고;
    상기 제 9 트랜지스터의 드레인은 상기 제 10 트랜지스터의 드레인, 상기 제 11 트랜지스터의 게이트, 제 12 트랜지스터의 게이트, 및 상기 제 1 출력에 커플링되고; 및
    상기 제 11 트랜지스터의 드레인은 상기 제 12 트랜지스터의 드레인, 상기 제 9 트랜지스터의 게이트, 상기 제 10 트랜지스터의 게이트, 및 상기 제 2 출력에 커플링되는, 전자 래치.
  7. 주파수 분할기로서,
    복수의 래치들을 포함하고, 상기 복수의 래치들 중 각 래치는 제 1 항에 기재된 것이고, 상기 주파수 분할기는 홀수로 분할하도록 구성되는, 주파수 분할기.
  8. 제 7 항에 기재된 상기 주파수 분할기를 포함하는, 주파수 발생기.
  9. 제 8 항에 기재된 상기 주파수 발생기를 포함하는, 무선 통신 디바이스.
  10. 제 8 항에 기재된 상기 주파수 발생기를 포함하는, 이동 통신 디바이스.
  11. 전자 래치로서,
    제 1 입력이 제 1 입력 레벨에 있고 제 2 입력이 상기 제 1 입력 레벨에 있을 때, 제 1 출력 레벨로 제 1 출력을 구동하기 위한 수단으로서, 상기 제 1 입력이 제 2 입력 레벨에 있고 상기 제 2 입력이 상기 제 2 입력 레벨에 있을 때, 상기 제 1 출력을 상기 제 1 출력 레벨과는 상이한 제 2 출력 레벨로 구동하고, 상이한 입력 레벨들이 상기 제 1 입력 및 상기 제 2 입력에 인가될 때, 상기 제 1 출력을 고임피던스 상태로 설정하기 위한, 상기 제 1 출력을 구동하기 위한 수단;
    제 3 입력이 상기 제 1 입력 레벨에 있고 제 4 입력이 상기 제 1 입력 레벨에 있을 때, 상기 제 1 출력 레벨로 제 2 출력을 구동하기 위한 수단으로서, 상기 제 3 입력이 상기 제 2 입력 레벨에 있고 상기 제 4 입력이 상기 제 2 입력 레벨에 있을 때, 상기 제 2 출력을 상기 제 2 출력 레벨로 구동하고, 상이한 입력 레벨들이 상기 제 3 입력 및 상기 제 4 입력에 인가될 때, 상기 제 2 출력을 상기 고임피던스 상태로 설정하기 위한 상기 제 2 출력을 구동하기 위한 수단; 및
    상기 제 1 출력을 구동하기 위한 수단이 상기 제 1 출력을 상기 고임피던스 상태로 구동하고, 상기 제 2 출력을 구동하기 위한 수단이 상기 제 2 출력을 상기 고임피던스 상태로 구동할 때, 상기 제 1 및 제 2 출력들의 전압 레벨을 유지하기 위한 수단을 포함하는, 전자 래치.
  12. 제 11 항에 있어서,
    상기 제 1 출력 레벨이 로직 로우이고;
    상기 제 2 출력 레벨이 로직 하이이고;
    상기 제 1 입력 레벨이 상기 로직 하이이고;
    상기 제 2 입력 레벨이 상기 로직 로우인, 전자 래치.
  13. 제 10 항에 있어서,
    상기 제 1 출력을 구동하기 위한 수단은 제 1 복수의 N-채널 트랜지스터들을 포함하고;
    상기 제 2 출력을 구동하기 위한 수단은 제 2 복수의 N-채널 트랜지스터들을 포함하고;
    상기 전압 레벨을 유지하기 위한 수단은 제 3 복수의 N-채널 트랜지스터들을 포함하는, 전자 래치.
  14. 제 11 항에 있어서,
    상기 제 1 출력을 구동하기 위한 수단은 제 1 복수의 P-채널 트랜지스터들을 포함하고;
    상기 제 2 출력을 구동하기 위한 수단은 제 2 복수의 P-채널 트랜지스터들을 포함하고;
    상기 전압 레벨을 유지하기 위한 수단은 제 3 복수의 P-채널 트랜지스터들을 포함하는, 전자 래치.
  15. 제 11 항에 있어서,
    양의 공급 전압과 접지 전위 사이에서 동작하도록 구성된, 전자 래치.
  16. 제 11 항에 있어서,
    음의 공급 전압과 접지 전위 사이에서 동작하도록 구성된, 전자 래치.
  17. 무선 통신 디바이스로서,
    주파수 발생기를 포함하고,
    상기 주파수 발생기는 홀수로 분할하도록 구성된 주파수 분할기를 포함하고, 상기 주파수 분할기는 복수의 래치들을 포함하고, 상기 복수의 래치들 중 각 래치는 제 11 항에 기재된 것인, 무선 통신 디바이스.
  18. 주파수 분할기로서,
    복수의 래치들을 포함하고,
    상기 복수의 래치들 중 각 래치는 클록의 상승 및 하강 에지들 모두에서 상태를 선택적으로 스위치하도록 구성된, 주파수 분할기.
  19. 제 18 항에 있어서,
    상기 복수의 래치들은 듀티 사이클이 실질적으로 50 퍼센트인 적어도 하나의 출력을 얻기 위해 상기 클록의 주파수를 홀수로 분할하도록 구성된, 주파수 분할기.
  20. 무선 디바이스로서,
    라디오 주파수 섹션을 포함하고,
    상기 라디오 주파수 섹션은 제 19 항에 기재된 상기 주파수 분할기를 포함하는, 무선 디바이스.
  21. 제 18 항에 있어서,
    상기 홀수는 3 인, 주파수 분할기.
  22. 제 18 항에 있어서,
    상기 홀수는 5 인, 주파수 분할기.
  23. 제 18 항에 있어서,
    상기 홀수는 5 보다 큰, 주파수 분할기.
  24. 전자 래치를 동작하는 방법으로서,
    제 1 입력 및 제 1 클록 위상이 제 1 입력 로직 레벨에 있는 것에 응답하여, 제 1 출력을 제 1 출력 로직 레벨로 구동하는 단계;
    제 2 입력 및 제 2 클록 위상이 상기 제 1 입력 로직 레벨에 있는 것에 응답하여, 제 2 출력을 상기 제 1 출력 로직 레벨로 구동하는 단계;
    상기 제 1 입력 및 상기 제 1 클록 위상이 제 2 입력 로직 레벨에 있는 것에 응답하여, 상기 제 1 출력을 제 2 출력 로직 레벨로 구동하는 단계;
    상기 제 2 입력 및 상기 제 2 클록 위상이 상기 제 2 입력 로직 레벨에 있는 것에 응답하여, 상기 제 2 출력을 상기 제 2 출력 로직 레벨로 구동하는 단계;
    상기 제 1 입력 및 상기 제 1 클록 위상이 상이한 입력 로직 레벨에 있는 것에 응답하여, 상기 제 1 출력에서 고임피던스를 제공하는 단계;
    상기 제 2 입력 및 상기 제 2 클록 위상이 상이한 입력 로직 레벨에 있는 것에 응답하여, 상기 제 2 출력에서 상기 고임피던스를 제공하는 단계; 및
    상기 제 1 입력 및 상기 제 1 클록 위상이 상이한 입력 로직 레벨에 있고, 상기 제 2 입력 및 상기 제 2 클록 위상이 상이한 입력 로직 레벨에 있을 때, 상기 제 1 및 제 2 출력들의 로직 레벨들을 유지하는 단계를 포함하는, 전자 래치의 동작 방법.
  25. 제 24 항에 있어서,
    상기 제 2 입력은 상기 제 1 입력에 대해 상보적이고;
    상기 제 2 클록 위상은 상기 제 1 클록 위상에 대해 상보적인, 전자 래치의 동작 방법.
  26. 제 25 항에 있어서,
    상기 제 1 출력 로직 레벨이 로직 로우이고;
    상기 제 2 출력 로직 레벨이 로직 하이이고;
    상기 제 1 입력 로직 레벨이 상기 로직 하이이고;
    상기 제 2 입력 로직 레벨이 상기 로직 로우인, 전자 래치의 동작 방법.
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