JP2005303884A

JP2005303884A - フリップフロップ回路及びにこれを用いた分周器

Info

Publication number: JP2005303884A
Application number: JP2004120236A
Authority: JP
Inventors: Kenchi Kagoshima; 謙知籠島
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2004-04-15
Filing date: 2004-04-15
Publication date: 2005-10-27

Abstract

【課題】低消費電力化を図ることができるとともに誤作動を抑制することができるフリップフロップ回路を提供する。
【解決手段】データ入出力部１０と、クロック入力部１１と、電流供給部１２とによって構成されるフリップフロップ回路において、データ入出力部１０の差動対トランジスタにバイポーラトランジスタＢ１〜Ｂ８を用い、クロック入力部１１の差動対トランジスタに電界効果トランジスタＮ１〜Ｎ４を用いる。
【選択図】図１

Description

本発明は、フリップフロップ回路及びこれを用いた分周器に関するものである。

分周器の一種であるデュアルモジュラスプリスケーラは、高周波信号を可変分周することにより所望の周波数を発生させる回路であり、携帯端末等の周波数シンセサイザに多く用いられている。

デュアルモジュラスプリスケーラの一構成例を図９に示す。図９に示すデュアルモジュラスプリスケーラは、１６／１７分周のデュアルモジュラスプリスケーラである。図９に示すデュアルモジュラスプリスケーラは、フリップフロップ回路１〜５と、ＮＯＲ回路６及び７とによって構成されている。

フリップフロップ回路１〜３のクロック入力端子にクロック信号ＣＬＫが入力され、ＮＯＲ回路７の第４入力端子に分周比切り替え信号ＳＷが入力される。ＮＯＲ回路６の出力端子がフリップフロップ回路１のデータ入力端子に接続される。フリップフロップ回路１の出力端子がフリップフロップ回路２のデータ入力端子及びフリップフロップ回路４のクロック入力端子に接続される。フリップフロップ回路２の出力端子がＮＯＲ回路６の第２入力端子に接続され、フリップフロップ回路２の反転出力端子がＮＯＲ回路７の第１入力端子に接続される。フリップフロップ回路４の反転出力端子がフリップフロップ回路４のデータ入力端子及びＮＯＲ回路７の第２入力端子に接続され、フリップフロップ回路５の反転出力端子がフリップフロップ回路５のデータ入力端子及びＮＯＲ回路７の第３入力端子に接続される。ＮＯＲ回路７の出力端子がフリップフロップ回路３のデータ入力端子に接続され、フリップフロップ回路３の出力端子がＮＯＲ回路６の第１入力端子に接続される。そして、フリップフロップ回路５の反転出力端子から出力される信号が、デュアルモジュラスプリスケーラの出力信号ＯＵＴになる。

このような構成である図９に示すデュアルモジュラスプリスケーラは、分周比切り替え信号ＳＷに応じて分周比が切り替わり、分周比切り替え信号ＳＷがＨｉｇｈレベルのときは１６分周を行い、分周比切り替え信号ＳＷがＬｏｗレベルのときは１７分周を行う。

続いて、デュアルモジュラスプリスケーラの他の構成例を図１０に示す。なお、図１０において図９と同一の部分には同一の符号を付し詳細な説明を省略する。図１０に示すデュアルモジュラスプリスケーラは、図９に示すデュアルモジュラスプリスケーラのＮＯＲ回路６及びフリップフロップ回路１を多入力ＮＯＲ付きフリップフロップ回路８に置き換え、ＮＯＲ回路７及びフリップフロップ回路３を多入力ＮＯＲ付きフリップフロップ回路９に置き換えた構成である。図１０に示すデュアルモジュラスプリスケーラは、図９に示すデュアルモジュラスプリスケーラと同様に、１６／１７分周のデュアルモジュラスプリスケーラであり、分周比切り替え信号ＳＷに応じて分周比が切り替わり、分周比切り替え信号ＳＷがＨｉｇｈレベルのときは１６分周を行い、分周比切り替え信号ＳＷがＬｏｗレベルのときは１７分周を行う。

フリップフロップ回路１〜５並びに多入力ＮＯＲ付きフリップフロップ回路８及び９には一般的に、バイポーラトランジスタを用いたＥＣＬ回路（エミッタ結合論理回路）又は電界効果トランジスタを用いたＳＣＦＬ回路（ソース結合ＦＥＴ論理回路）が使用されている。

携帯端末に搭載されている周波数シンセサイザに用いられているデュアルモジュラスプリスケーラでは、低消費電力化のために、低電圧低電流駆動が必要とされており、デュアルモジュラスプリスケーラに用いられるフリップフロップ回路や多入力ＮＯＲ付きフリップフロップ回路は、ＥＣＬ回路にて構成されているものが主流となっている（例えば、特許文献１及び特許文献２参照）。ここで、フリップフロップ回路をＥＣＬ回路にて構成した場合の回路構成例を図１１に示す。図１１に示すフリップフロップ回路は、ＮＰＮ形バイポーラトランジスタＢ１〜Ｂ１４と抵抗Ｒ１〜Ｒ４とによって構成されている。また、多入力ＮＯＲ付きフリップフロップ回路をＥＣＬ回路にて構成した場合の回路構成例を図１２に示す。図１２に示すフリップフロップ回路は、ＮＰＮ形バイポーラトランジスタＢ３〜Ｂ１７と抵抗Ｒ１〜Ｒ４とによって構成されている。
特開平１１−１５４８６０号公報特開２００１−３５８５７９号公報

図９に示すデュアルモジュラスプリスケーラにおいてフリップフロップ回路１〜５それぞれに図１１に示すＥＣＬ回路にて構成されたフリップフロップ回路を用いた場合、当該デュアルモジュラスプリスケーラの内部の電圧波形（例えばフリップフロップ回路１の出力端子から出力される信号の電圧波形）には、図１３に示すようにジッタが生じる。また、図１０に示すデュアルモジュラスプリスケーラにおいてフリップフロップ回路２、４、及び５それぞれに図１１に示すＥＣＬ回路にて構成されたフリップフロップ回路を用い、多入力ＮＯＲ付きフリップフロップ回路８に図１２に示すＥＣＬ回路にて構成された多入力ＮＯＲ付きフリップフロップ回路を用い、図１２に示すＥＣＬ回路にて構成された多入力ＮＯＲ付きフリップフロップ回路のＮＯＲ部に新たに単層データがベースに印加されるＮＰＮ形バイポーラトランジスタを２個設けた多入力ＮＯＲ付きフリップフロップ回路を多入力ＮＯＲ付きフリップフロップ回路９に用いた場合、当該デュアルモジュラスプリスケーラの内部の電圧波形（例えば多入力ＮＯＲ付きフリップフロップ回路８の出力端子から出力される信号の電圧波形）にも、同様にジッタが生じる。

このようなジッタによって、本来Ｈｉｇｈレベルと判定されるべき場合にＬｏｗレベルと判定されたり、本来Ｌｏｗレベルと判定されるべき場合にＨｉｇｈレベルと判定されたりして、フリップフロップ回路（多入力ＮＯＲ付きフリップフロップ回路を含む）が誤動作を起こす可能性がある。そして、フリップフロップ回路が誤動作を起こせば、デュアルモジュラスプリスケーラも誤動作を起こすことになる。

本発明は、上記の問題点に鑑み、低消費電力化を図ることができるとともに誤作動を抑制することができるフリップフロップ回路並びにこれを備えた分周器、ＰＬＬ(Phase Locked Loop)回路、及び携帯端末を提供することを目的とする。

上記目的を達成するために本発明に係るフリップフロップ回路は、マスター側ラッチ回路と、スレーブ側ラッチ回路と、前記マスター側ラッチ回路及び前記スレーブ側ラッチ回路に駆動電流を供給する電流源と、を備え、前記マスター側ラッチ回路が、データを入力する第１の差動回路と、前記第１の差動回路の出力を一時的に保持する第２の差動回路と、クロック信号を入力し前記クロック信号に応じて前記第１の差動回路に供給する駆動電流及び前記第２の差動回路に供給する駆動電流を制御する第３の差動回路と、を有し、前記スレーブ側ラッチ回路が、前記マスター側ラッチ回路の出力を入力する第４の差動回路と、前記第４の差動回路の出力を一時的に保持する第５の差動回路と、前記クロック信号を入力し前記クロック信号に応じて前記第４の差動回路に供給する駆動電流及び前記第５の差動回路に供給する駆動電流を制御する第６の差動回路と、を有し、前記第３の差動回路及び前記第６の差動回路それぞれの差動対トランジスタに電界効果トランジスタを用い、前記第１の差動回路、前記第２の差動回路、前記第４の差動回路、及び前記第５の差動回路それぞれの差動対トランジスタにバイポーラトランジスタを用いる構成としている。

このような構成によると、第３の差動回路及び第６の差動回路それぞれの差動対トランジスタ即ちクロック入力部の差動対トランジスタに電界効果トランジスタを用いているので、ＥＣＬ回路にて構成された従来のフリップフロップ回路においてクロック信号をベースに入力するバイポーラトランジスタのベース電流の増大に起因して発生していたジッタが発生しなくなり、誤動作を抑制することができる。また、第１の差動回路、第２の差動回路、第４の差動回路、及び第５の差動回路それぞれの差動対トランジスタ即ちデータ入出力部の差動対トランジスタにバイポーラトランジスタを用いているので、低電圧定電流での動作が可能であり、低消費電力化を図ることができる。

また、上記構成のフリップフロップ回路において、前記第１の差動回路の差動対の一方を、ベースに定電圧が印加されるバイポーラトランジスタとし、前記第１の差動回路の差動対の他方を、各々のベースに異なるデータが入力される少なくとも２つのバイポーラトランジスタとしてもよい。これにより、低消費電力化を図ることができるとともに誤作動を抑制することができる少なくとも２つの異なるデータをＮＯＲ演算し、その演算結果をラッチする多入力ＮＯＲ付きフリップフロップ回路において、低消費電力化を図ることができるとともに誤作動を抑制することができる。

また、本発明に係る分周器は、上記構成のフリップフロップ回路を備える構成としている。このような構成によると、従来の分周器に比べて、クロック入力端子から漏れ込む電流を大きく抑えることができ、ジッタの少ない良好な分周波形が得られる。したがって、誤動作を抑制することができる。また、本発明に係る分周器は、データ入出力部の差動対トランジスタがバイポーラトランジスタであるフリップフロップ回路を備えているので、低電圧定電流での動作が可能であり、低消費電力化を図ることができる。なお、本発明に係る分周器は、分周比が固定されている分周器であってもよくデュアルモジュラスプリスケーラであってもよい。

また、本発明に係るＰＬＬ回路は、上記構成の分周器を備える構成としている。上記構成の分周回路は誤動作の可能性が極めて少ない安定な回路であるので、ＰＬＬ回路が正確にロックする。また、上記構成の分周回路は、低電圧低電流での動作が可能であるので、ＰＬＬ回路の低消費電力化を図ることができる。

また、本発明に係る携帯端末は、上記構成のＰＬＬ回路を備える構成としている。上記構成のＰＬＬ回路は正確にロックするので、携帯端末の通信性能等が向上する。また、上記構成のＰＬＬ回路は、低電圧低電流での動作が可能であるので、携帯端末の低消費電力化を図ることができる。

本発明によると、低消費電力化を図ることができるとともに誤作動を抑制することができるフリップフロップ回路並びにこれを備えた分周器、ＰＬＬ回路、及び携帯端末を実現することができる。

本発明者は、図１１に示す従来のフリップフロップ回路を詳細に検討したところ、クロック信号ＣＬＫのＨｉｇｈ／Ｌｏｗが切り替わるときに、クロック信号ＣＬＫをベースに入力するＮＰＮ形バイポーラトランジスタのベース電流が大きくなっており、これが図１１に示す従来のフリップフロップ回路を用いたデュアルモジュラスプリスケーラの内部の電圧波形にジッタが生じる原因であることを見出した。

図１１に示す従来のフリップフロップ回路内のＮＰＮ形バイポーラトランジスタＢ９に流れる電流を例に挙げると、ＮＰＮ形バイポーラトランジスタＢ９のエミッタ電流はＮＰＮ形バイポーラトランジスタＢ１３で制御されるので、以下の（１）式が成り立つ。なお、Ｉｅ、Ｉｂ、ＩｃはそれぞれＮＰＮ形バイポーラトランジスタＢ９のエミッタ電流、ベース電流、コレクタ電流を示しており、constは一定値を示している。
Ｉｅ＝Ｉｂ＋Ｉｃ＝const …（１）

従って、ＮＰＮ形バイポーラトランジスタＢ９のベース電流Ibが増大すると、ＮＰＮ形バイポーラトランジスタＢ９のコレクタ電流Icが減少し、抵抗Ｒ１又はＲ２に流れる電流が減少する。抵抗Ｒ１又はＲ２に流れる電流が減少するので、抵抗Ｒ１又はＲ２で発生する電圧が低下し、デュアルモジュラスプリスケーラの内部の電圧波形にジッタが発生することになる。

そして、本発明者は、上記知見に基づいて本発明を成すに至った。以下、本発明の一実施形態について図面を参照して説明する。本発明に係るフリップフロップ回路の一構成例を図１に示す。なお、図１において図１１と同一の部分には同一の符号を付す。

図１に示すフリップフロップ回路は、データ入出力部１０と、クロック入力部１１と、電流供給部１２とによって構成されている。

データ入出力部１０は、抵抗Ｒ１及びＲ２並びにＮＰＮ形バイポーラトランジスタＢ１及びＢ２から成る第１の差動回路と、ＮＰＮ形バイポーラトランジスタＢ３及びＢ４から成る第２の差動回路と、抵抗Ｒ３及びＲ４並びにＮＰＮ形バイポーラトランジスタＢ５及びＢ６から成る第４の差動回路と、ＮＰＮ形バイポーラトランジスタＢ７及びＢ８から成る第５の差動回路とによって構成されている。上記第１の差動回路は、データ信号ＤをＮＰＮ形バイポーラトランジスタＢ１のベースに入力し、データ信号Ｄの相補信号バーＤをＮＰＮ形バイポーラトランジスタＢ２のベースに入力する。上記第２の差動回路は、上記第１の差動回路の出力を一時的に保持する。上記第４の差動回路は上記第２の差動回路の出力を入力し、上記第５の差動回路は上記第４の差動回路の出力を一時的に保持するとともにフリップフロップ回路の出力であるＱ信号とフリップフロップ回路の反転出力であるバーＱ信号を出力する。

クロック入力部１１は、Ｐチャネル型ＭＯＳ電界効果トランジスタＮ１及びＮ２から成る第３の差動回路と、Ｐチャネル型ＭＯＳ電界効果トランジスタＮ３及びＮ４から成る第６の差動回路とによって構成されている。上記第３の差動回路は、クロック信号ＣＬＫをＰチャネル型ＭＯＳ電界効果トランジスタＮ１のゲートに入力し、クロック信号ＣＬＫの相補信号バーＣＬＫをＰチャネル型ＭＯＳ電界効果トランジスタＮ２のゲートに入力し、クロック信号ＣＬＫ及びその相補信号バーＣＬＫに応じて上記第１の差動回路に供給する駆動電流Ｉ₁及び上記第２の差動回路に供給する駆動電流Ｉ₂を制御する。上記第６の差動回路は、クロック信号ＣＬＫをＰチャネル型ＭＯＳ電界効果トランジスタＮ３のゲートに入力し、クロック信号ＣＬＫの相補信号バーＣＬＫをＰチャネル型ＭＯＳ電界効果トランジスタＮ４のゲートに入力し、クロック信号ＣＬＫ及びその相補信号バーＣＬＫに応じて上記第４の差動回路に供給する駆動電流Ｉ₄及び上記第５の差動回路に供給する駆動電流Ｉ₅を制御する。

電流供給部１２は、ゲートにバイアス電圧Ｖｂｉａｓが供給されるＰチャネル型ＭＯＳ電界効果トランジスタＮ５及びＮ６によって構成されており、Ｐチャネル型ＭＯＳ電界効果トランジスタＮ５が上記第３の差動回路に駆動電流Ｉ₃を供給し、Ｐチャネル型ＭＯＳ電界効果トランジスタＮ６が上記第６の差動回路に駆動電流Ｉ₆（＝Ｉ₃）を供給する。

図１に示すフリップフロップ回路では、クロック入力部１１の差動対トランジスタに電界効果トランジスタを用いている。電界効果トランジスタのゲートとソース−ドレインとは容量結合であるため、基本的にゲートからソース−ドレインに電流は流れない。したがって、図１に示すフリップフロップ回路では、上述したバイポーラトランジスタのベース電流の増大に起因するジッタの発生現象が起こらなくなり、誤動作を抑制することができる。また、データ入出力部１０の差動対トランジスタにバイポーラトランジスタを用いているので、低電圧定電流での動作が可能であり、低消費電力化を図ることができる。

なお、図１に示すフリップフロップ回路では、電流供給部に電界効果トランジスタを用いたが、電流供給部の構成はこの限りではなく、例えばバイポーラトランジスタを用いてもよい。また、データ信号Ｄの相補信号バーＤは、フリップフロップ回路の外部で生成してもよく、フリップフロップ回路の内部で生成してもよい。フリップフロップ回路の内部で生成する場合は、データ信号Ｄを反転するインバータ等をフリップフロップ回路内に設けるとよい。また、クロック信号ＣＬＫの相補信号バーＣＬＫは、フリップフロップ回路の外部で生成してもよく、フリップフロップ回路の内部で生成してもよい。フリップフロップ回路の内部で生成する場合は、クロック信号ＣＬＫを反転するインバータ等をフリップフロップ回路内に設けるとよい。

次に、本発明に係る分周器について説明する。本発明に係る分周器の一構成例を図２に示す。図２に示す分周器は、フリップフロップ回路１３及び１４から成る４分周器である。フリップフロップ回路１３及び１４はともに図１に示す本発明に係るフリップフロップ回路である。フリップフロップ回路１３及び１４のクロック入力端子にクロック信号ＣＬＫが入力される。フリップフロップ回路１３の出力端子とフリップフロップ回路１４のデータ入力端子が接続され、フリップフロップ回路１４の反転出力端子がフリップフロップ回路１３のデータ入力端子に接続される。そして、フリップフロップ回路１４の反転出力端子から出力される信号が、分周器の出力信号ｏｕｔになる。

図２に示す分周回路の出力電圧Ｖｏｕｔとクロック入力端子からの漏れ電流Ｉ_LEAKのタイムチャートを図３に示す。また、比較のために、図２に示す分周回路のフリップフロップ回路１３及び１４を図１１に示す従来のフリップフロップ回路に置き換えた場合の分周回路の出力電圧Ｖｏｕｔ’とクロック入力端子からの漏れ電流Ｉ_LEAK’のタイムチャートを図４に示す。

図３と図４との比較から明らかなように、本発明に係る分周器は、従来の分周器に比べて、クロック入力端子から漏れ込む電流を大きく抑えることができ、ジッタの少ない良好な分周波形が得られる。したがって、誤動作を抑制することができる。なお、図３において、クロック入力端子からの漏れ電流が若干あるのは、クロック信号ＣＬＫをゲートに入力する電界効果トランジスタのゲートとソース−ドレインとの容量結合を信号成分が抜けてくるためである。

また、本発明に係る分周器は、データ入出力部の差動対トランジスタがバイポーラトランジスタであるフリップフロップ回路１３及び１４を備えているので、低電圧定電流での動作が可能であり、低消費電力化を図ることができる。

なお、上述した４分周器の構成は一例に過ぎず、他の構成であっても構わない。また、ここでは、本発明に係る分周器として４分周器を挙げて説明したが、本発明に係る分周器は４分周器に限ることはなく、本発明に係るフリップフロップ回路をｎ段接続することで低消費電力化を図ることができるとともに誤作動を抑制することができる２ⁿ分周器を実現することができる。

次に、本発明に係るフリップフロップ回路の他の構成例を図５に示す。なお、図５において図１と同一の部分には同一の符号を付し、詳細な説明を省略する。

図５に示す多入力ＮＯＲ付きフリップフロップ回路は、図１に示すフリップフロップ回路のＮＰＮ形バイポーラトランジスタＢ１を所定値の比較電圧ＶＲがベースに印加されるＮＰＮ形バイポーラトランジスタＢ１５に置き換え、ＮＰＮ形バイポーラトランジスタＢ２をＮＯＲ部１５に置き換えた構成である。ＮＯＲ部１５は、単層データＸ１がベースに印加されるＮＰＮ形バイポーラトランジスタＢ１６と、単層データＸ２がベースに印加されるＮＰＮ形バイポーラトランジスタＢ１７とによって構成されている。なお、単層データＸ１と単層データＸ２は互いに異なるデータである。

単層データＸ１が比較電圧ＶＲより大きい場合は単層データＸ１がＨｉｇｈレベルと判定され、単層データＸ１が比較電圧ＶＲより小さい場合は単層データＸ１がＬｏｗレベルと判定される。また、単層データＸ２が比較電圧ＶＲより大きい場合は単層データＸ２がＨｉｇｈレベルと判定され、単層データＸ２が比較電圧ＶＲより小さい場合は単層データＸ２がＬｏｗレベルと判定される。そして、単層データＸ１と単層データＸ２とのＮＯＲ演算結果が、抵抗Ｒ１及びＲ２並びにＮＰＮ形バイポーラトランジスタＢ１５〜Ｂ１７から成る差動回路の出力となる。

図５に示すフリップフロップ回路では、クロック入力部の差動対トランジスタに電界効果トランジスタを用いているので、図１に示すフリップフロップ回路と同様に、上述したバイポーラトランジスタのベース電流の増大に起因するジッタの発生現象が起こらなくなり、誤動作を抑制することができる。単層入力形式のフリップフロップ回路は、差動入力形式のフリップフロップ回路に比べ、動作振幅マージンが半分になるので、ジッタの影響を受けやすいが、図５に示すフリップフロップ回路はジッタの発生を抑制しているので、ＮＯＲ部１５の誤動作を抑制することができる。図５に示すフリップフロップ回路の場合、比較電圧ＶＲと単層データＸ１及びＸ２との電圧差がそれぞれ０．１５［Ｖ］以上であれば十分駆動できる。例えば、比較電圧ＶＲが２．７５［Ｖ］であるとすると、単層データＸ１及びＸ２がそれぞれ少なくとも２．６［Ｖ］〜２．９［Ｖ］で振動する信号であれば、図５に示すフリップフロップ回路は問題なく動作する。

また、図５に示すフリップフロップ回路では、データ入出力部の差動対トランジスタにバイポーラトランジスタを用いているので、図１に示すフリップフロップ回路と同様に、低電圧定電流での動作が可能であり、低消費電力化を図ることができる。

なお、上記実施形態では単層入力形式の多入力ＮＯＲ付きフリップフロップ回路について説明したが、差動入力形式の多入力ＮＯＲ付きフリップフロップ回路についても、クロック入力部の差動対トランジスタに電界効果トランジスタを用いることでジッタの発生を抑制して誤動作を抑制することができ、データ入出力部の差動対トランジスタにバイポーラトランジスタを用いることで低消費電力化を図ることができる。また、図５に示すフリップフロップ回路では、電流供給部に電界効果トランジスタを用いたが、電流供給部の構成はこの限りではなく、例えばバイポーラトランジスタを用いてもよい。また、上記実施形態では２つの異なるデータを入力する多入力ＮＯＲ付きフリップフロップ回路について説明したが、ＮＯＲ部をＮ個のトランジスタで構成することにより、Ｎ個の異なるデータを入力する多入力ＮＯＲ付きフリップフロップ回路を実現することができる。

次に、本発明に係るデュアルモジュラスプリスケーラ回路について説明する。本発明に係るデュアルモジュラスプリスケーラの一構成例としては、図１０に示す１６／１７分周のデュアルモジュラスプリスケーラのフリップフロップ回路２、４、及び５それぞれに図１に示すフリップフロップ回路を用い、多入力ＮＯＲ付きフリップフロップ回路８に図５に示す多入力ＮＯＲ付きフリップフロップ回路を用い、図５に示す多入力ＮＯＲ付きフリップフロップ回路のＮＯＲ部１５に単層データがベースに印加されるＮＰＮ形バイポーラトランジスタを更に２個設けた多入力ＮＯＲ付きフリップフロップ回路を多入力ＮＯＲ付きフリップフロップ回路９に用いる構成が挙げられる。

上記構成の本発明に係るデュアルモジュラスプリスケーラの内部の電圧波形（例えば多出力ＮＯＲ付きフリップフロップ回路８の出力端子から出力される信号の電圧波形）を図６に示す。図６と図１３との比較から明らかなように、本発明に係るデュアルモジュラスプリスケーラは、従来のデュアルモジュラスプリスケーラに比べて、ジッタの少ない良好な分周波形が得られる。

なお、上述した本発明に係るデュアルモジュラスプリスケーラの構成は一例に過ぎず、他の構成であっても構わない。例えば、図９に示す１６／１７分周のデュアルモジュラスプリスケーラのフリップフロップ回路１〜５それぞれに図１に示すフリップフロップ回路を用いる構成であっても構わない。また、ここでは、本発明に係るデュアルモジュラスプリスケーラとして１６／１７分周のデュアルモジュラスプリスケーラを例に挙げて説明したが、本発明に係るデュアルモジュラスプリスケーラは１６／１７分周のデュアルモジュラスプリスケーラに限ることはなく、回路の組み合わせによって様々な分周比に設定することが可能である。

次に、本発明に係るＰＬＬ回路について説明する。本発明に係るＰＬＬ回路の一構成例を図７に示す。なお、デュアルモジュラスプリスケーラ１６は上述した本発明に係るデュアルモジュラスプリスケーラである。

基準信号発生器１７は所定周波数の基準信号ｆｒを位相比較器１８に出力し、デュアルモジュラスプリスケーラ１６はＶＣＯ(Voltage Controlled Oscillator)２１の発振信号を分周した分周信号ｆｓを位相比較器１８に出力する。位相比較器１８は、分周信号ｆｓの位相が基準信号ｆｒの位相より遅れている場合には正の信号ＵＰを出力し、分周信号ｆｓの位相が基準信号ｆｒの位相より進んでいる場合には負の信号ＤＷを出力する。チャージポンプ１９は、位相比較器１８の出力が正の場合には正のチャージポンプ電流を出力し、位相比較器１８の出力が負の場合には負のチャージポンプ電流を出力する。ループフィルタ２０は、チャージポンプ１９の出力電圧を平滑化してＶＣＯ２１に供給する。ＶＣＯ２１は、ループフィルタ２０から供給される電圧に応じて発振周波数数を制御する。そして、ＶＣＯ２１の発振信号がＰＬＬ回路の出力となる。

ＰＬＬ回路が正確にロックするために、デュアルモジュラスプリスケーラは誤動作の可能性が極めて少ない安定な回路であることが要求される。本発明に係るデュアルモジュラスプリスケーラであるデュアルモジュラスプリスケーラ１６は上述したように誤動作を抑制することができるので、ＰＬＬ回路に用いるのに非常に好適である。

また、本発明に係るデュアルモジュラスプリスケーラであるデュアルモジュラスプリスケーラ１６は低電圧低電流での動作が可能であるので、ＰＬＬ回路の低消費電力化を図ることができる。従って、図７に示す本発明に係るＰＬＬ回路は、低消費電力が要求される携帯端末（例えば、携帯電話装置やＰＤＡ等）に用いるのに非常に好適である。

次に、本発明に係る携帯端末に搭載される送受信装置について説明する。本発明に係る携帯端末に搭載される送受信装置の一構成例を図８に示す。なお、ＰＬＬ回路３２は上述した図７に示す本発明に係るＰＬＬ回路である。

まず受信側について説明する。アンテナ２２によって受信されたＲＦ信号がスイッチ２３を介してローノイズアンプ２４に入力され、ローノイズアンプ２４で増幅されたのち、ミキサ２５でＰＬＬ回路３２から出力される局部発振信号とミキシングされ、ＩＦ信号にダウンコンバートされる。このＩＦ信号は、バンドパスフィルタ２６によって不要な周波数成分が除去されたのち復調部２７に送られ、受信信号に復調される。

続いて送信側について説明する。送信信号が変調器２８によって変調され、バンドパスフィルタ２９によって不要な周波数成分が除去されたのち、ミキサ３０でＰＬＬ回路３２から出力される局部発振信号とミキシングされ、ＲＦ信号にアップコンバートされる。このＲＦ信号は、パワーアンプ３１で電力増幅されたのち、スイッチ２３を介してアンテナ２２から出力される。

なお、ここでは本発明に係る携帯端末に搭載される送受信装置について説明したが、本発明に係る携帯端末に搭載される装置は本発明に係るＰＬＬ回路を備えた送受信装置に限らず、本発明に係るＰＬＬ回路を備えた受信装置であってもよく、本発明に係るＰＬＬ回路を備えた受信装置であってもよい。

は、本発明に係るフリップフロップ回路の一構成例を示す図である。は、本発明に係る分周器の一構成例を示す図である。は、図２に示す分周器の出力電圧及びクロック入力端子からの漏れ電流のタイムチャートである。は、従来の分周器の出力電圧及びクロック入力端子からの漏れ電流のタイムチャートである。は、本発明に係るフリップフロップ回路の他の構成例を示す図である。は、本発明に係るデュアルモジュラスプリスケーラの内部の電圧波形を示すタイムチャートである。は、本発明に係るＰＬＬ回路の一構成例を示す図である。は、本発明に係る携帯端末に搭載される送受信装置の一構成例を示す図である。は、デュアルモジュラスプリスケーラの一構成例を示す図である。は、デュアルモジュラスプリスケーラの他の構成例を示す図である。は、ＥＣＬ回路にて構成されたフリップフロップ回路の一構成例を示す図である。は、ＥＣＬ回路にて構成された多入力ＮＯＲ付きフリップフロップ回路の一構成例を示す図である。は、ＥＣＬ回路にて構成されたフリップフロップ回路を用いた従来のデュアルモジュラスプリスケーラの内部の電圧波形を示すタイムチャートである。

符号の説明

１〜５、１３、１４フリップフロップ回路
６、７ＮＯＲ回路
８、９多入力ＮＯＲ付きフリップフロップ回路
１０データ入出力部
１１クロック入力部
１２電流供給部
１５ＮＯＲ部
１６デュアルモジュラスプリスケーラ
３２ＰＬＬ回路
Ｂ１〜Ｂ１７ＮＰＮ形バイポーラトランジスタ
Ｎ１〜Ｎ６Ｐチャネル型ＭＯＳ電界効果トランジスタ

Claims

データを入力する第１の差動回路と、前記第１の差動回路の出力を一時的に保持する第２の差動回路と、クロック信号を入力し前記クロック信号に応じて前記第１の差動回路に供給する駆動電流及び前記第２の差動回路に供給する駆動電流を制御する第３の差動回路と、を有するマスター側ラッチ回路と、
前記マスター側ラッチ回路の出力を入力する第４の差動回路と、前記第４の差動回路の出力を一時的に保持する第５の差動回路と、前記クロック信号を入力し前記クロック信号に応じて前記第４の差動回路に供給する駆動電流及び前記第５の差動回路に供給する駆動電流を制御する第６の差動回路と、を有するスレーブ側ラッチ回路と、
前記マスター側ラッチ回路及び前記スレーブ側ラッチ回路に駆動電流を供給する電流源と、
を備えたフリップフロップ回路において、
前記第３の差動回路及び前記第６の差動回路それぞれの差動対トランジスタが電界効果トランジスタであり、前記第１の差動回路、前記第２の差動回路、前記第４の差動回路、及び前記第５の差動回路それぞれの差動対トランジスタがバイポーラトランジスタであることを特徴とするフリップフロップ回路。
少なくとも２つの異なるデータをＮＯＲ演算し、その演算結果をラッチする多入力ＮＯＲ付きフリップフロップ回路であって、
前記第１の差動回路の差動対の一方が、ベースに定電圧が印加されるバイポーラトランジスタであり、前記第１の差動回路の差動対の他方が、各々のベースに異なるデータが入力される少なくとも２つのバイポーラトランジスタである請求項１に記載のフリップフロップ回路。
請求項１に記載のフリップフロップ回路を備えることを特徴とする分周器。
デュアルモジュラスプリスケーラである請求項３に記載の分周器。
請求項３または請求項４に記載の分周器を備えることを特徴とするＰＬＬ回路。
請求項５に記載のＰＬＬ回路を備えることを特徴とする携帯端末。