CN107968646B - 可编程时钟分频器 - Google Patents

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Abstract

根据实施例，一种电路包括输入时钟端子、输出时钟端子、第一输入数据端子和具有特定端子数的输入数据端子集合。二分频块耦合到输出时钟端子。模块化的单触发时钟分频器耦合在输入时钟端子与二分频块之间。模块化的单触发时钟分频器还耦合到输入数据端子集合。中间时钟生成块耦合在输入时钟端子与模块化的单触发时钟分频器之间。中间时钟生成块包括耦合在输入时钟端子与模块化的单触发时钟分频器之间的第一数字逻辑块。第一数字逻辑块还耦合到第一输入数据端子，并且时钟阻止块耦合在二分频块与第一数字逻辑块之间。

Description

可编程时钟分频器
技术领域
本公开总体上涉及电子设备，并且更具体地涉及可编程时钟分频器。
背景技术
电子设备在从计算机到汽车的很多应用中是普遍的。电子设备中的很多数字电路用时钟信号操作。由于各种原因，系统内部的特定电路的时钟需求可能彼此不同。例如，对于特定子块可能需要较慢的时钟来降低功耗。通常用于向系统中的每个电路提供适当时钟的常用技术是从第一时钟生成子时钟，其中子时钟可以具有不同于第一时钟的时钟频率。
用于从快时钟生成慢时钟的常用技术是使用预分频器电路。预分频器电路(也称为时钟分频器)是被配置为接收输入时钟并且生成具有比输入时钟低的频率的输出时钟的电子电路。例如，输出时钟可以具有为输入时钟的频率的四分之一的频率。这样的分频时钟可以用作诸如计数器、计算元件和其他数字电路、锁相环(PLL)以及本领域已知的其他电路等其他子块的输入。
可编程时钟分频器是可以将输入时钟除以可编程整数的时钟分频器。整数可以通过使用寄存器、数字信号、数字通信或本领域已知的任何其他方式来被动态地编程。
发明内容
根据实施例，一种电路包括输入时钟端子；输出时钟端子；第一输入数据端子；具有特定端子数的输入数据端子集合；耦合到输出时钟端子的二分频块；耦合在输入时钟端子与二分频块之间的模块化的单触发时钟分频器，模块化的单触发时钟分频器还耦合到输入数据端子集合；以及耦合在输入时钟端子与模块化的单触发时钟分频器之间的中间时钟生成块，中间时钟生成块包括耦合在输入时钟端子与模块化的单触发时钟分频器之间的第一数字逻辑块，第一数字逻辑块还耦合到第一输入数据端子，中间时钟生成块还包括耦合在二分频块与第一数字逻辑块之间的时钟阻止块。
附图说明
为了更完整地理解本发明及其优点，现在参考结合附图进行的以下描述，在附图中：
图1示出了根据本发明的实施例的可编程时钟分频器100；
图2a示出了根据本发明的实施例的图示出各种子块的特定实现的可编程时钟分频器；
图2b-2e示出了根据本发明的实施例的可编程时钟分频器的各种信号的时序图；
图3示出了用于基于将输入时钟除以可编程整数值来生成输出时钟的实施例方法的流程图；
图4示出了根据本发明的实施例的模块化的单触发分频器；
图5示出了根据本发明的实施例的模块化的单触发分频器的可能实现；以及
图6示出了根据本发明的实施例的二/三分频块160的可能实现。
除非另有说明，否则不同图中的相应的数字和符号通常指代相应的部分。附图被绘制以清楚地说明优选实施例的相关方面，并不一定按比例绘制。为了更清楚地说明某些实施例，指示相同结构、材料或工艺步骤的变化的字母可以跟随图号。
具体实施方式
下面将详细讨论当前优选实施例的制造和使用。然而，应当理解，本发明提供可以在各种各样的特定上下文中实施的很多适用的发明构思。所讨论的具体实施例仅是制造和使用本发明的具体方式的说明，并不限制本发明的范围。
将在具体上下文中相对于优选实施例来描述本发明，在各种配置中高速可编程时钟分频器具有接近百分之五十的占空比。本发明的实施例还可以以其他配置和用本领域已知的其他数字技术来实现。
在本发明的实施例中，可编程时钟分频器被配置为基于将输入时钟除以可以具有n位的可编程整数来生成输出时钟。可编程时钟分频器可以用两个主要子块来实现：模块化的单触发分频器可以接收包括可编程整数的n-1个最高有效位(MSB)的第一配置字，并且可以将中间时钟除以第一配置字的十进制等值数；以及中间时钟发生器块，其被配置为基于输入时钟生成中间时钟。每当输入时钟基于可编程整数的最低有效位(LSB)的状态脉动时，中间时钟发生器块可以脉动或不脉动。可以包括附加的二分频块以生成可以具有接近50％的占空比的输出时钟。
可编程时钟分频器可以用作诸如PLL电路和数字频率合成器等电路的时钟发生器。这样的电路可以对它们各自的输入时钟的频率和占空比敏感。因此，所生成的时钟的频率和占空比可以取决于这样生成的时钟而影响电路的性能。例如，诸如特定PLL等电路可以忽略短于诸如2ns等特定周期的脉冲。因此，接收例如5GHz的输入频率并且以小于20％的占空比生成例如1GHz的频率的时钟分频器可能不适合于这样的PLL。
过去已经实现了可编程时钟分频器。已经用于生成具有接近50％的输出占空比的高速可编程时钟分频器的方法在专利公开No.2002/0161823中描述，其通过引用并入本文。
在本发明的一些实施例中，模块化的单触发分频器被配置为每x数目个中间时钟脉冲生成单触发脉冲，其中x数目是具有n位的可编程整数的n-1个MSB的十进制等值数。单触发脉冲可以用于切换可以生成接近50％的占空比输出时钟的二分频块。中间时钟发生器块可以用于基于输入时钟生成中间时钟。中间时钟发生器块可以包括时钟阻止块，时钟阻止块可以基于可编程整数的LSB来阻止或不阻止输入时钟。
图1示出了根据本发明的实施例的可编程时钟分频器100。可编程时钟分频器100被配置为接收输入时钟CLKin并且生成输出时钟CLKout。输出时钟CLKout可以以通过将输入时钟CLKin的频率除以数据输入Din的十进制等值数(其可以是整数)而产生的频率来操作。可编程时钟分频器100包括模块化的单触发分频器104、二分频块106和中间时钟发生器块102。
在正常操作期间，输入时钟CLKin可以以可以在1GHz到10GHz之间的范围内并且可以是例如5GHz的频率来操作。输入时钟操作频率可以低于1GHz，并且可以是1MHz或更低。例如，静态逻辑可以以1Hz或更低的频率运行。输入时钟操作频率可以高于10GHz，并且极限可以取决于所选择的特定处理技术和电源电压。可以生成输出时钟CLKout以便以通过将输入频率除以数据输入Din(其可以是n位整数)而产生的频率来操作，其中n可以是大于或等于2的数。模块化的单触发分频器104被配置为接收中间时钟CLKint并且基于中间时钟CLKint产生输出时钟。模块化的单触发分频器104可以被配置为将中间时钟CLKint除以数据输入Din的n-1个MSB，并且在其输出上产生这样的分频时钟。例如，模块化的单触发分频器104可以接收中间时钟CLKint脉冲，并且可以每x数目个中间时钟CLKint脉冲生成单触发脉冲，其中x是数据输入Din的n-1个MSB的十进制等值数。每当模块化的单触发分频器脉动时，二分频块106可以切换，从而进一步将由模块化的单触发分频器104生成的频率除以2，并且生成具有接近50％的占空比的输出时钟CLKout。
中间时钟发生器块102可以被配置为基于输入时钟CLKin生成中间时钟CLKint。中间时钟发生器块102可以包括数字逻辑块110和时钟阻止块108。数字逻辑块110可以由D0和由时钟阻止块108生成的输出来配置，D0可以是输入数据Din的LSB。时钟阻止块108可以基于模块化的单触发分频器104的输出的状态和输出时钟CLKout来生成输出。
当D0为0时，忽略时钟阻止块108的输出，并且每当输入时钟CLKin脉动时中间时钟CLKint脉动。二分频块106还将时钟除以2，以生成具有50％的占空比的输出时钟CLKout。例如，如果数据输入Din是诸如二进制值1000等4位数，则3位MSB 100配置模块化的单触发分频器104，以将中间时钟CLKint除以4。由于D0为0，所以中间时钟CLKint可以与输入时钟CLKin相同。因此，模块化的单触发分频器104针对输入时钟CLKin的每4个脉冲产生脉冲。每当模块化的单分频器脉动时，二分频块106切换，从而产生有4个周期处于第一状态(诸如高)并且有4个周期处于第二状态(诸如低)的输出时钟CLKout。输出时钟CLKout的所得到的频率为输入时钟CLKin的1/8，因此将输入时钟CLKin除以8或其二进制等值数1000。输出时钟CLKout的所得到的占空比为50％，因为CLKout花费相同的时间在第一状态和第二状态。
当D0为1时，每当输入时钟CLKin脉动时，中间时钟CLKint脉动，除非时钟阻止块108的输出被确立。当二分频块106的输出处于第一状态(诸如高)并且模块化的单触发分频器104的输出脉动时，时钟阻止块108的输出可以被确立。由模块化的单触发分频器104生成的脉冲的持续时间可以被配置为持续等于输入时钟CLKin的整个周期的时段的时间。这样的配置可以导致时钟阻止块108针对输出CLKout的每个整个周期而阻止输入时钟CLKin的一个脉冲，以产生具有基本上接近50％的占空比的输出时钟。例如，如果数据输入Din是诸如二进制值1001等4位数，则3位MSB 100配置模块化的单触发分频器104以将中间时钟CLKint除以4。由于D0为1，所以中间时钟CLKint可以与输入时钟CLKin相同，除了对于8个脉冲有CLKin的一个脉冲被阻止。每当模块化的单触发分频器脉动时，二分频块106切换，以产生有5个周期处于第一状态(诸如高)并且有4个周期处于第二状态(诸如低)的在输出时钟CLKout。这样的所得到的频率为输入时钟CLKin的1/9，因此将输入时钟CLKin除以9或其二进制等值数1001。在这种情况下，输出时钟CLKout可以具有约为55.56％的占空比。
从前面的示例可以看出，当将输入时钟除以奇数n时，输出时钟CLKout的占空比D可以由下式给出：
Figure BDA0001435094620000061
其中n表示数据输入Din中的奇数的十进制值。从等式1可以看出，当可编程时钟分频器100被配置为将输入时钟CLKin除以奇数时，占空比D基本上接近50％。当可编程时钟分频器100被配置为将输入时钟CLKin除以偶数时，占空比D为50％。
模块化的单触发分频器104被配置为对于每x次中间时钟CLKint脉动而脉动一次，其中x是数据输入Din的n-1个MSB的十进制等值数。由模块化的单触发分频器104产生的脉冲可以具有基本上等于输入时钟CLKin的整个周期的时段的持续时间。换言之，如果输入时钟CLKin以5GHz运行，从而具有200pS的周期，则由模块化的单触发分频器104生成的脉冲的持续时间可以是200pS。在这种情况下，可以每当中间时钟CLKint脉动时生成持续时间为200pS的脉冲。模块化的单触发分频器104可以以本领域已知的任何方式来实现。
二分频块106被配置为每当模块化的单分频器104脉动时切换。二分频块106可以以本领域已知的任何方式来实现。
本发明的各种实施例的优点包括产生具有基本上接近50％的占空比的输出时钟。对于相对于偶数的分频，输出时钟的占空比可以恰好为50％。
图2a示出了根据本发明的实施例的图示出各种子块的特定实现的可编程时钟分频器112。可编程时钟分频器112可以以与可编程时钟分频器100类似的方式操作。
二分频块106被配置为每当其被钟控时切换，并且可以包括D触发器114。D触发器114可以被配置为在其输入时钟的上升沿锁存。备选地，D触发器114可以被配置为在其输入时钟的下降沿锁存。
时钟阻止块108可以用与非门116和D触发器118来实现。从图2a可以看出，时钟阻止块108的输出针对输入时钟CLKin的每个脉冲可以是1，除非与非门116的两个输入都是1。与非门116的一个输入来自模块化的单触发分频器104的输出，其针对输入时钟CLKin的整个时钟周期的持续时间可以为1，并且针对其他x-1个时钟周期可以为0，其中x是数据输入Din的n-1个MSB的十进制等值数。与非门116的另一输入来自输出时钟CLKout，输出时钟CLKout对于模块化的单触发分频器104的每个脉冲在1与0之间切换。因此，时钟阻止块108的输出每x个时钟周期针对等于输入时钟CLKin的整个时钟周期的持续时间的时间段可以为0。时钟阻止块108也可以以本领域已知的其他方式来实现。
数字逻辑块110可以包括反相器120和124、或门126和与非门122。如图2a所示，当D0为0时，或门126的输出总是为1，从而引起输入时钟CLKin被缓冲到中间频率发生器102的输出。然而，当D0为1时，或门126的输出与时钟阻止块108的输出相同。当时钟阻止块108的输出为1时，输入时钟CLKin被缓冲到中间频率发生器102的输出。然而，当或门126的输出为0时，与非门122的输出为1，而与输入时钟CLKin的状态无关。因此，当时钟阻止块108为0并且D0为0时，输入时钟CLKin被阻止。
本发明的各种实施例的优点包括可能通过动态地改变数据输入Din而产生的毛刺没有被传播到输出时钟CLKout。因此，不需要附加的电路来实现对数据输入Din的动态改变。
图2b-2e示出了根据本发明的实施例的可编程时钟分频器112的各种信号的时序图。图2b示出了被配置为除以8的可编程时钟分频器112的时序图。换言之，数据输入Din被配置有二进制值1000，其中二进制值100用于将模块化的单触发分频器104配置为除以4，并且D0为0。如图2b所示，中间时钟CLKint可以与输入时钟CLKin相同，因此忽略了由BLK_SIG所示的时钟阻止块108的输出。模块化的单触发分频器104的输出对于中间时钟CLKint的每4个周期产生持续时间等于输入时钟CLKin的整个时钟周期的脉冲，从而将输入时钟CLKin除以4。每当模块化的单触发分频器104脉动时，输出时钟CLKout切换，从而产生作为输入时钟CLKin的1/8的占空比为50％的时钟。
图2c示出了被配置为除以9的可编程时钟分频器112的时序图。换言之，数据输入Din具有二进制值1001，其中二进制值100用于将模块化的单触发分频器104配置为除以4，并且D0为1。如图2c所示，每当输入时钟CLKin脉动时，中间时钟CLKint脉动，除非BLK_SIG被确立(在这种情况下为低)。模块化的单触发分频器104的输出对于中间时钟CLKint的每4个周期产生持续时间等于输入时钟CLKin的整个时钟周期的脉冲。由于中间时钟对于输入时钟CLKin的每9个脉冲脉动8次，所以输出时钟CLKout产生有5个周期处于第一状态并且有4个周期处于第二状态的信号，从而产生接近50％的占空比时钟，其是输入时钟CLKin的1/9。
图2d示出了被配置为除以10的可编程时钟分频器112的时序图。换言之，数据输入Din具有二进制值1010，其中二进制值101用于将模块化的单触发分频器104配置为除以5，并且D0为0。如图2d所示，中间时钟CLKint可以与输入时钟CLKin相同，因此忽略了由BLK_SIG所示的时钟阻止块108的输出。模块化的单触发分频器104的输出对于中间时钟CLKint的每5个周期产生持续时间等于输入时钟CLKin的整个时钟周期的脉冲，因此将输入时钟CLKin除以5。每当模块化的单触发分频器104脉动时，输出时钟CLKout切换，从而产生作为输入时钟CLKin的1/10的占空比为50％的时钟。
图2e示出了被配置为除以11的可编程时钟分频器112的时序图。换言之，数据输入Din具有二进制值1011，其中二进制值101用于将模块化的单触发分频器104配置为除以5，并且D0为1。如图2e所示，每当输入时钟CLKin脉动时，中间时钟CLKint脉动，除非BLK_SIG被确立(在这种情况下为低)。模块化的单触发分频器104的输出对于中间时钟CLKint的每5个周期产生持续时间等于输入时钟CLKin的整个时钟周期的脉冲。由于中间时钟对于输入时钟CLKin的每10个脉冲脉动9次，所以输出时钟CLKout产生有6个周期处于第一状态并且有5个周期处于第二状态的信号，从而产生作为输入时钟CLKin的1/11的占空比接近50％的时钟。
图3示出了用于基于将输入时钟除以可编程整数值来生成输出时钟的实施例方法128的流程图。方法128可以接收具有n位的配置字W，并且可以基于将输入时钟除以配置字W的十进制等值数来生成占空比接近50％的输出时钟。具体地，方法128可以将配置字W分为2个集合：包含配置字W的n-1个MSB的第一集合和包含配置字W的LSB的集合。方法128然后可以使用第一集合将中间时钟CLKint除以第一集合的值的十进制等值数，并且可以对于每个整个分频周期使用LSB的状态来阻止输入时钟的单个脉冲。因此，当LSB为0时，中间时钟可以与输入时钟相同，并且当LSB为1时，中间时钟可以对于每个整个分频周期阻止输入时钟的时钟周期。方法128可以用可编程时钟分频器100和可编程时钟分频器112来实现。备选地，方法128可以用本领域已知的其他电路架构和其他方式来实现。下面的讨论假定如图2a所示的可编程时钟分频器112实现用于基于将输入时钟除以可编程整数值来生成输出时钟的方法128。
步骤130接收输入时钟CLKin。步骤132接收具有n位的配置字，诸如数据输入Din。步骤134将配置字W分为两个位集合，第一集合包含配置字W的n-1个MSB，且第二集合包含配置字W的LSB。步骤136基于输入时钟CLKin生成第一中间时钟CLKint。生成第一中间时钟CLKint也基于配置字W的LSB的状态和阻止信号的状态。当配置字W的LSB为0时，第一中间时钟CLKint可以与输入时钟CLKin相同。当配置字W的LSB为1时，每当输入时钟CLKin脉动时，第一中间时钟CLKint可以脉动，除非阻止信号被确立。
步骤138基于第一中间时钟CLKint和配置字W的第一位集合来生成第二中间时钟。具体地，步骤138对于第一中间时钟CLKint的每x个周期生成具有第一持续时间的单触发脉冲，其中x是配置字W的第一位集合的十进制等值数。步骤140生成对于每个单触发脉冲而切换的输出时钟，从而将第二中间时钟频率除以2，并且产生具有接近50％的占空比的输出时钟。这样的占空比可以由等式1给出。步骤142基于第二中间时钟和输出时钟生成阻止信号。具体地，当输出时钟处于第一状态时，步骤142可以在单触发脉冲期间确立阻止信号。
图4示出了根据本发明的实施例的模块化的单触发分频器144。模块化的单触发分频器144包括三个二/三分频分频器146、148和150，并且可以被配置为接收4位配置字W4，其中D4是MSB，并且D1是LSB。如图4所示，三个二/三分频分频器146、148和150以反馈方案连接，反馈方案产生输出时钟CLK_OUT，输出时钟CLK_OUT对于输入时钟CLK_IN的每x个周期产生单触发脉冲，其中x是配置字W4的十进制等值数。
二/三分频分频器146接收输入时钟CLK_IN并且产生输出DIV_CLK，DIV_CLK可以是CLK_IN除以2或3，这取决于D1分别为0还是1。二/三分频分频器146还产生输出BLK_NEXT，其也是输出时钟CLK_OUT，并且基于二/三分频分频器146的信号DIV_CLK、BLK_PRE和OR_Pi_Plus。
类似地，二/三分频分频器148接收来自二/三分频分频器146的输出DIV_CLK的输入时钟，并且还可以对这样的时钟进行分频，从而在其输出DIV_CLK上产生时钟信号，该时钟信号为其输入CLK除以2或3，这取决于D2为0还是1。二/三分频分频器148还基于二/三分频分频器148的信号DIV_CLK、BLK_PRE和OR_Pi_Plus产生输出BLK_NEXT，BLK_NEXT连接到二/三分频分频器146的BLK_PRE端子。二/三分频分频器148还基于其Pi和Or_Pi_Plus输入产生OR_Pi输出。二/三分频分频器148的OR_Pi输出可以连接到二/三分频分频器146的OR_Pi_Plus输入。
二/三分频分频器150接收来自二/三分频分频器148的输出DIV_CLK的输入时钟。二/三分频分频器150基于信号D4和D3产生输出BLK_NEXT，BLK_NEXT连接到二/三分频分频器148的BLK_PRE端子。二/三分频分频器150还基于信号D4和D3产生OR_Pi输出。二/三分频分频器150的OR_Pi输出可以连接到二/三分频分频器148的OR_Pi_Plus输入。
模块化的单触发分频器144可以使用彼此相同的三个二/三分频分频器来实现。其他实现也是可能的。
模块化的单触发分频器144可以用作4位可编程时钟分频器。然而，架构可以通过添加或去除二/三分频块来扩展。图5示出了根据本发明的实施例的模块化的单触发分频器152的可能实现。模块化的单触发分频器152可以由n位可编程，并且可以包括n-1个二/三分频块。
图6示出了根据本发明的实施例的二/三分频块160的可能实现。二/三分频块160被配置为生成取决于输入Pi的状态而为输入时钟CLK的1/2或1/3的分频时钟DIV_CLK。二/三分频块160可以包括反相器162、168和180、或门164、或非门178、与非门166、172和176、以及D触发器170和172。
在正常操作期间，当输入Pi为0时，或门164的输出总是为1，以引起D触发器170对于输入时钟CLK的每个时钟周期时切换。当输入Pi为1时，如果BLK_PRE为0，则或门164的输出总是为1，因此引起D触发器170对于输入时钟CLK的每个时钟周期时切换。然而，当输入Pi为1并且BLK_PRE为1时，或门164的输出每三个周期为0一次，从而产生为输入时钟CLK的1/3的DIV_CLK的时钟频率。
输出OR_Pi取决于输入Pi和输入OR_Pi_Plus。如果PI或OR_Pi_Plus为1，则OR_pi可以为1。否则，OR_Pi可以为0。输出BLK_NEXT基于输入OR_Pi_Plus和输入BLK_PRE产生输出。当BLK_PRE为0时，与非门172的输出为1，从而引起输出BLK_NEX成为OR_Pi_Plus的反相版本。当BLK_PRE为1时，与非门172的输出仅取决于D触发器172的状态，以引起输出BLK_NEXT在OR_Pi_Plus的反相版本与1之间交替。
如图4和5所示，如图6所示的二/三分频块160可以用于模块化的单触发分频器设计中。尽管图6中示出了二/三分频块160的特定实现，但是其他实现也是可能的，诸如例如，使用本领域已知的数字技术来优化设计。
一个一般的方面包括一种电路，其包括：输入时钟端子；输出时钟端子；第一输入数据端子；具有特定端子数的输入数据端子集合，其中特定端子数大于或等于1，第一输入数据端子被排除在输入数据端子集合之外；耦合到输出时钟端子的二分频块；耦合在输入时钟端子与二分频块之间的模块化的单触发时钟分频器，模块化的单触发时钟分频器还耦合到输入数据端子集合；以及耦合在输入时钟端子与模块化的单触发时钟分频器之间的中间时钟生成块，中间时钟生成块包括：耦合在输入时钟端子与模块化的单触发时钟分频器之间的第一数字逻辑块，第一数字逻辑块还耦合到第一输入数据端子；以及耦合在二分频块与第一数字逻辑块之间的时钟阻止块。
实现可以包括以下特征中的一个或多个。在该电路中，二分频块包括D触发器。在该电路中，输入时钟端子被配置为接收在1GHz到10GHz范围内的时钟信号。在该电路中，第一数字逻辑块被配置为生成第一中间时钟，模块化的单触发时钟分频器包括第一二/三分频块，第一二/三分频块被配置为接收第一中间时钟，并且二分频块被配置为生成具有基本上50％的占空比的时钟信号。在该电路中，第一二/三分频块包括被配置为接收第一中间时钟的至多两个触发器。在该电路中，模块化的单触发时钟分频器还包括耦合到第一二/三分频块的第二二/三分频块。在该电路中，第一二/三分频和第二二/三分频块相同。在该电路中，时钟阻止块包括触发器。
另一总体方面包括一种方法，其包括：接收具有多个时钟脉冲的输入时钟；接收具有包括最低有效位和多个最高有效位的特定位数的配置字，其中配置字的最高有效位的数目具有第一十进制等值数；基于输入时钟来生成第一中间时钟，第一中间时钟具有多个时钟脉冲；对于每第一十进制等值数个第一中间时钟脉冲，生成具有单触发脉冲的第二中间时钟，其中单触发脉冲包括从第一状态到第二状态的转变以及从第二状态到第一状态的转变；以及对于每个单触发脉冲，生成在第一状态与第二状态之间切换的输出时钟，其中当配置字的最低有效位具有第一逻辑值时，生成第一中间时钟包括每当输入时钟脉动时生成时钟脉冲，并且当配置字的最低有效位具有不同于第一逻辑值的第二逻辑值时，生成第一中间时钟包括每当以下情况时生成时钟脉冲：第二中间时钟处于第二状态并且输入时钟脉动；以及第二中间时钟处于第一状态，输出时钟处于第一状态并且输入时钟脉动。
实现可以包括以下特征中的一个或多个。在该方法中，输出时钟的第一状态的持续时间和输出时钟的第二状态的持续时间基本上相等。在该方法中，单触发脉冲在与输入时钟的整个周期的持续时间基本上相等的持续时间内处于第二状态。在该方法中，第二中间时钟的第一状态为1，并且输出时钟的第一状态为0。在该方法中，配置字的位数为5。在该方法中，输入时钟以高于1GHz的频率运行。
另一总体方面包括一种电路，其包括：被配置为基于输入时钟生成第一中间时钟的中间时钟发生器块；被配置为接收配置字的第一位数减一个最高有效位的模块化的单触发分频器，配置字具有第一位数，其中配置字的第一位数减一个最高有效位具有第一十进制等值数，模块化单触发分频器被配置为基于第一中间时钟来生成第二中间时钟，其中生成第二中间时钟包括对于每第一十进制等值数个第一中间时钟脉冲生成单触发脉冲，其中单触发脉冲包括从第一状态到第二状态的转变和从第二状态到第一状态的转变；以及被配置为对于每个单触发脉冲生成在第一状态与第二状态之间切换的输出时钟的二分频块，其中当配置字的最低有效位为0时，中间时钟发生器块每当输入时钟脉动时生成时钟脉冲，并且当配置字的最低有效位为1时，中间时钟发生器块每当以下情况时生成时钟脉冲：第二中间时钟处于第二状态并且输入时钟脉动，以及，第二中间时钟处于第一状态，输出时钟处于第一状态并且输入时钟脉动。
实现可以包括以下特征中的一个或多个。在该电路中，输出时钟的第一状态的持续时间和输出时钟的第二状态的持续时间基本上相等。在该电路中，模块化的单触发分频器包括第一二/三分频块，并且第一二/三分频块被配置为接收第一中间时钟。在该电路中，模块化的单触发分频器还包括耦合到第一二/三分频块的第二二/三分频块和耦合到第二二/三分频块并且还耦合到第一二/三分频块的第三二/三分频块，第一、第二和第三二/三分频块彼此相同。在该电路中，第一二/三分频块被配置为生成第二中间时钟。在该电路中，中间时钟发生器块包括：被配置为接收输入时钟、生成第一中间时钟、以及接收配置字的最低有效位的第一数字逻辑块；以及被配置为接收输出时钟和第二中间时钟并且还被配置为基于输出时钟和第二中间时钟来生成阻止信号的时钟阻止块。在该电路中，输入时钟以低于1GHz的频率操作。
虽然已经参照说明性实施例描述了本发明，但是本说明书并不旨在被解释为限制性的。对本领域技术人员来说，在参照说明书时，说明性实施例以及本发明的其他实施例的各种修改和组合将是显而易见的。因此，意图是所附权利要求涵盖任何这样的修改或实施例。

Claims (21)

1.一种电路，包括：
输入时钟端子；
输出时钟端子；
第一输入数据端子；
具有特定端子数的输入数据端子集合，其中所述特定端子数大于或等于1，所述第一输入数据端子被排除在所述输入数据端子集合之外；
二分频块，其输出耦合到所述输出时钟端子；
模块化的单触发时钟分频器，耦合在所述输入时钟端子与所述二分频块的输入之间，所述模块化的单触发时钟分频器还耦合到所述输入数据端子集合；以及
中间时钟生成块，耦合在所述输入时钟端子与所述模块化的单触发时钟分频器之间，所述中间时钟生成块包括：
第一数字逻辑块，耦合在所述输入时钟端子与所述模块化的单触发时钟分频器之间，所述第一数字逻辑块还耦合到所述第一输入数据端子，以及
时钟阻止块，其一个输入耦合到所述二分频块的输出，其另一输入耦合到所述模块化的单触发时钟分频器的输出，并且其输出耦合到所述第一数字逻辑块。
2.根据权利要求1所述的电路，其中所述二分频块包括D触发器。
3.根据权利要求1所述的电路，其中所述输入时钟端子被配置为接收在1GHz到10GHz范围内的时钟信号。
4.根据权利要求1所述的电路，其中
所述第一数字逻辑块被配置为生成第一中间时钟，
所述模块化的单触发时钟分频器包括第一二/三分频块，
所述第一二/三分频块被配置为接收所述第一中间时钟，以及
所述二分频块被配置为生成具有基本上50％的占空比的时钟信号。
5.根据权利要求4所述的电路，其中所述第一二/三分频块包括被配置为接收所述第一中间时钟的至多两个触发器。
6.根据权利要求4所述的电路，其中所述模块化的单触发时钟分频器还包括耦合到所述第一二/三分频块的第二二/三分频块。
7.根据权利要求6所述的电路，其中所述第一二/三分频块和所述第二二/三分频块相同。
8.根据权利要求1所述的电路，其中所述时钟阻止块包括触发器。
9.一种用于生成输出时钟的方法，包括：
接收具有多个时钟脉冲的输入时钟；
接收具有包括最低有效位和多个最高有效位的特定位数的配置字，其中所述配置字的最高有效位的数目具有第一十进制等值数；
基于所述输入时钟来生成第一中间时钟，所述第一中间时钟具有多个时钟脉冲；
对于每第一十进制等值数个第一中间时钟脉冲，生成具有单触发脉冲的第二中间时钟，其中所述单触发脉冲包括从第一状态到第二状态的转变以及从所述第二状态到所述第一状态的转变；以及
对于每个单触发脉冲，生成在第一状态与第二状态之间切换的输出时钟，其中
当所述配置字的最低有效位具有第一逻辑值时，生成所述第一中间时钟包括每当所述输入时钟脉动时生成时钟脉冲，以及
当所述配置字的最低有效位具有不同于所述第一逻辑值的第二逻辑值时，生成所述第一中间时钟包括每当以下情况时生成时钟脉冲：
所述第二中间时钟处于所述第二状态并且所述输入时钟脉动，以及
所述第二中间时钟处于所述第一状态，所述输出时钟处于所述第一状态并且所述输入时钟脉动。
10.根据权利要求9所述的方法，其中所述输出时钟的所述第一状态的持续时间和所述输出时钟的所述第二状态的持续时间基本上相等。
11.根据权利要求9所述的方法，其中所述单触发脉冲在与所述输入时钟的整个周期的持续时间基本上相等的持续时间内处于所述第二状态。
12.根据权利要求9所述的方法，其中所述第二中间时钟的所述第一状态为1，并且所述输出时钟的所述第一状态为0。
13.根据权利要求9所述的方法，其中所述配置字的位数为5。
14.根据权利要求9所述的方法，其中所述输入时钟以高于1GHz的频率运行。
15.一种电路，包括：
中间时钟发生器块，被配置为基于输入时钟来生成第一中间时钟；
模块化单触发分频器，被配置为接收配置字的第一位数减一个最高有效位，所述配置字具有所述第一位数，其中所述配置字的所述第一位数减一个最高有效位具有第一十进制等值数，所述模块化单触发分频器被配置为基于所述第一中间时钟来生成第二中间时钟，其中生成所述第二中间时钟包括对于每第一十进制等值数个第一中间时钟脉冲生成单触发脉冲，其中所述单触发脉冲包括从第一状态到第二状态的转变和从所述第二状态到所述第一状态的转变；以及
二分频块，被配置为对于每个单触发脉冲生成在第一状态与第二状态之间切换的输出时钟，其中
当所述配置字的最低有效位为0时，所述中间时钟发生器块每当所述输入时钟脉动时生成时钟脉冲，以及
当所述配置字的最低有效位为1时，所述中间时钟发生器块每当以下情况时生成时钟脉冲：
所述第二中间时钟处于所述第二状态并且所述输入时钟脉动，以及
所述第二中间时钟处于所述第一状态，所述输出时钟处于所述第一状态并且所述输入时钟脉动。
16.根据权利要求15所述的电路，其中所述输出时钟的所述第一状态的持续时间和所述输出时钟的所述第二状态的持续时间基本上相等。
17.根据权利要求15所述的电路，其中
所述模块化单触发分频器包括第一二/三分频块，以及
所述第一二/三分频块被配置为接收所述第一中间时钟。
18.根据权利要求17所述的电路，其中所述模块化单触发分频器还包括：
耦合到所述第一二/三分频块的第二二/三分频块，以及
耦合到所述第二二/三分频块并且还耦合到所述第一二/三分频块的第三二/三分频块，所述第一二/三分频块、所述第二二/三分频块和所述第三二/三分频块彼此相同。
19.根据权利要求17所述的电路，其中所述第一二/三分频块被配置为生成所述第二中间时钟。
20.根据权利要求15所述的电路，其中所述中间时钟发生器块包括：
被配置为进行以下操作的第一数字逻辑块：
接收所述输入时钟，
生成所述第一中间时钟，以及
接收所述配置字的最低有效位；以及
时钟阻止块，被配置为接收所述输出时钟和所述第二中间时钟并且还被配置为基于所述输出时钟和所述第二中间时钟来生成阻止信号。
21.根据权利要求15所述的电路，其中所述输入时钟以低于1GHz的频率操作。
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SE01 Entry into force of request for substantive examination
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GR01 Patent grant
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