CN103869124B - 具有交织采样功能的数字示波器及其工作方法 - Google Patents

Abstract

本发明公开了一种具有交织采样功能的数字示波器及其工作方法，该数字示波器包括：一时钟产生电路、多个由一缓冲电路、一延时模块、一分频模块、一模数转换器ADC芯片组成的电路单元；其中：所述时钟产生电路的输出端连接至每一所述电路单元中缓冲电路的输入端；每一所述电路单元中，缓冲电路的输出端连接至延时模块的输入端，延时模块的输出端连接至分频模块的输入端，分频模块的输出端连接至ADC芯片的时钟输入端。采用本发明可以解决现有技术无法实现高速ADC芯片交织采样的问题，实现高速ADC芯片交织采样，特别适用于1GHz以上ADC芯片的交织采样。

Description

具有交织采样功能的数字示波器及其工作方法

技术领域

本发明涉及数字示波器技术领域，尤其涉及具有交织采样功能的数字示波器及其工作方法。

背景技术

数字示波器中，采样频率是最重要的指标之一，越来越高的采样频率是数字示波器的发展方向。ADC（Analog to Digital Converter，模数转换器）是数字示波器中的采样器件，它将模拟信号转换成数字信号，它的采样频率决定了数字示波器的采样频率。

由于工艺和器件发展的限制，单个ADC单元的采样频率还不能做的非常高，目前最高的单个ADC单元的采样频率也只不超过2GHz左右，为了实现高采样频率，往往需要使用多个ADC单元对同一个模拟信号进行采样，将多个ADC单元的采样时钟错开，组合在一起形成实现更高采样频率，这个过程即交织采样。

通过交织采样能够形成更高的采样频率，目前实现交织采样有两种方式，一种是ADC的制造厂商，直接将多个ADC单元集成到一片ADC 芯片里面，通过配置ADC芯片的寄存器，实现交织采样。这种方式的好处是单片集成，使用方便，不足是芯片功耗大，集成困难，使用者可选择的芯片少。另一种方式是，电路板设计上将多片ADC芯片对同一个模拟信号进行采样，提供合适的采样时钟和同步，实现交织采样，这种方式的好处是芯片使用者可以自己设计，比较灵活，实现需要的采样频率，缺点是，电路实现比较困难。

多ADC芯片交织的关键技术在于各个ADC芯片的时钟信号的产生以及ADC芯片数据的读取，针对不同类型的ADC芯片，交织的方法也不同。

图1为现有技术提供的一种针对逐次逼近和双积分类型ADC芯片的交织方案的示意图。如图1所示，该方案中的数字示波器包括时钟源、多个分立的ADC 芯片、相位控制电路和采样值复用电路。其中时钟源用于产生采样时钟，频率为f，并将采样时钟传送至相位控制电路，相位控制电路在采样时钟的控制下，按照不同的相位间隔输出多个采样时钟，控制多个ADC芯片进行采样。多个分立的ADC芯片，在相位控制电路的控制下，对输入信号进行采样，并分别将采样数据送至采样值复用电路，采样值复用电路接收多个ADC 芯片的采样数据，并按照相位先后顺序排序并输出。

图1中，ADC芯片以2的幂次采样时，如需得到采样时刻2ⁿ倍的采样频率，则需要2ⁿ个ADC芯片，相位间隔为360°/2ⁿ。相位控制电路在采样时钟f控制下，输出2ⁿ个不同相位的采样时钟，频率和f相同，图2为现有技术中一种相位控制电路的示意图。图2中的相位控制电路为一个典型的锁相环结构，包括n倍分频器、鉴相器、电荷泵、环路滤波器、VCO（VoltageControlled Oscillator，压控振荡器）、m倍分频器。其中鉴相器、电荷泵、环路滤波器、VCO、m倍分频器构成了锁相环结构。先将采样时钟Fin分频，然后输入锁相环，锁相环输出和输入采样时钟Fin同相的采样时钟，经过输出级的0度和180度单元，输出两个相位相差180°的采样时钟，0度单元一般使用缓冲器可以实现，180度单元一般使用非门可以实现。图1中2ⁿ个ADC芯片在不同相位且频率相同的采样时钟控制下，对同一模拟信号进行采样，这2ⁿ个ADC芯片的采样数字信号都送到采样值复用电路，按照相位先后顺序排序，得到一个n倍采样频率的采样值序列。

然而，上述现有技术针对的是逐次逼近和双积分ADC芯片，其采样精度很高，但是采样频率很低，最高只有几MHz，无法适用于数字示波器对高速ADC芯片的使用，目前一般数字示波器使用的ADC 芯片，一般都在GHz以上。

现有技术的相位控制电路，输入时钟频率和输出时钟频率相同，现有技术没有给出一个好的相位控制电路的实现方式，电路中只是利用了0度和180度单元产生了两个相位相差180°的采样时钟，无法实现更多相位的采样时钟。

现有技术中的采样值复用电路输出一个n倍采样频率的采样值序列。如果采样频率很高时，比如GHz级别，n倍采样频率的序列，后面的数据处理单元接受比较困难。目前较快速的FPGA（Field－Programmable Gate Array，现场可编程门阵列）的IO（Input Output，输入输出）频率也小于1GHz。所以现有技术很难高实现高采样频率ADC芯片的交织采样，特别是采样频率1GHz以上的ADC芯片。

发明内容

本发明实施例提供一种具有交织采样功能的数字示波器，用以实现高速ADC芯片的交织采样，该数字示波器包括：

一时钟产生电路、多个由一缓冲电路、一延时模块、一分频模块、一模数转换器ADC芯片组成的电路单元；其中：

所述时钟产生电路的输出端连接至每一所述电路单元中缓冲电路的输入端；

每一所述电路单元中，缓冲电路的输出端连接至延时模块的输入端，延时模块的输出端连接至分频模块的输入端，分频模块的输出端连接至ADC芯片的时钟输入端。

本发明实施例还提供一种上述数字示波器的工作方法，用以实现高速ADC芯片的交织采样，该方法中：

所述电路单元为N个，N为2的幂次；

从第1个电路单元开始至第N个电路单元，每个电路单元中的延时模块与上一电路单元中的延时模块相比，延时步进为时钟产生电路输出时钟的180°/N周期；

每个电路单元中的分频模块的分频比相同；

每个电路单元中的ADC 芯片根据本电路单元中的分频模块输出的采样时钟对输入信号进行交织采样。

本发明实施例的具有交织采样功能的数字示波器，可以解决现有技术无法实现高速ADC芯片交织采样的技术问题，提供能够适用于高速ADC芯片，特别是1GHz以上ADC芯片的交织采样方案。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。在附图中：

图1为现有技术提供的一种针对逐次逼近和双积分类型ADC芯片的交织方案的示意图；

图2为现有技术中一种相位控制电路的示意图；

图3为本发明实施例中具有交织采样功能的数字示波器的结构示意图；

图4为本发明实施例中延时模块的一具体实例的结构示意图；

图5为本发明实施例中ADC芯片的一具体实例的结构示意图；

图6为本发明实施例中时钟信号延时及分频的一时序示意图；

图7为本发明实施例中时钟信号延时及分频的另一时序示意图；

图8为本发明实施例的具有交织采样功能的数字示波器的一具体应用实例示意图；

图9为本发明实施例中时钟信号延时及分频的一具体应用实例的时序示意图；

图10为本发明实施例中时钟信号延时及分频的另一具体应用实例的时序示意图；

图11是本发明实施例的具有交织采样功能的数字示波器的另一具体应用实例示意图。

具体实施方式

为使本发明实施例的目的、技术方案和优点更加清楚明白，下面结合附图对本发明实施例做进一步详细说明。在此，本发明的示意性实施例及其说明用于解释本发明，但并不作为对本发明的限定。

为了解决现有技术无法实现高速ADC芯片交织采样的技术问题，本发明实施例提出一个能够适用于高速ADC芯片，特别是1GHz以上ADC芯片的交织采样方案。图3为本发明实施例中具有交织采样功能的数字示波器的结构示意图。如图3所示，本发明实施例中具有交织采样功能的数字示波器可以包括：

一时钟产生电路301、多个由一缓冲电路302、一延时模块303、一分频模块304、一模数转换器ADC芯片305组成的电路单元；其中：

所述时钟产生电路301的输出端连接至每一所述电路单元中缓冲电路302的输入端；

每一所述电路单元中，缓冲电路302的输出端连接至延时模块303的输入端，延时模块303的输出端连接至分频模块304的输入端，分频模块304的输出端连接至ADC 芯片305的时钟输入端。

具体实施时，上述的时钟产生电路301可以时由锁相环构成。

图3中以N个所述的电路单元为例进行示意，其中每一所述的电路单元包括一缓冲电路302、一延时模块303、一分频模块304和一ADC芯片305。

上述的延时模块303的延时步进可以是1/2时钟周期，这样可以和输入时钟的上下沿同步，延时非常精确。延时模块303实现方式比较多，例如利用上下沿计数器实现，图4为本发明实施例中延时模块的一具体实例的结构示意图。如图4所示，延时模块可以包括：上下沿计数器401和三态门402；上下沿计数器401的输入端和三态门402的输入端为延时模块的输入端；上下沿计数器401的输出端连接至三态门402的控制端；三态门402的输出端为延时模块的输出端。实施时输入时钟CLKin连接到三态门402，同时连接到上下沿计数器401的输入端，上下沿计数器401的计数值可以进行设置，当计数满时，上下沿计数器401输出使能信号，打开三态门402，输出CLKin，即实现了CLKin的延时。上述的延时模块303，也可以不是以1/2周期步进，如果实现的ADC芯片的采样时钟的相位差的误差在可以接收的范围内，也可以使用。

上述的分频模块304可以采用一般的高速分频器，可以配置分频比。上述的分频模块304的分频比是需要的最小分频比，当然可以更大，如X倍分频，则延时模块对CLKin的延时半周期数相应变成X倍。

再如图3所示，具体实施时，本发明实施例的数字示波器可以进一步包括：至少一个前端模块306，用于输出供采样的模拟信号；ADC 芯片305设至少一个模拟信号输入端，每一模拟信号输入端连接至一前端模块306的输出端。图3中以2个前端模块306为例进行示意，实施中也可以设置其它数量的前端模块。前端模块1的输出端连接各ADC芯片的模拟信号输入端In1，前端模块2的输出端连接各ADC芯片的模拟信号输入端In2。

具体实施时，本发明实施例针对的是高速ADC 芯片的交织技术，一般是大于1GHz采样频率的ADC 芯片，该高速ADC芯片一般都是pipeline（管线）结构或者Flash（闪存）结构。由于目前单个ADC核还不能实现非常高的频率，一般均小于2GHz，要实现更高频率的ADC芯片，可以在ADC芯片内部集成几个ADC核，可以通过配置ADC核，实现交织采样，以达到更高的采样频率，ADC芯片通常还会有多个模拟信号输入端，通过配置ADC核，选择需要采样的模拟信号输入。

图5为本发明实施例中ADC芯片的一具体实例的结构示意图。如图5所示，ADC芯片可以包括：

采样时钟相位控制模块501和多个ADC核502；

采样时钟相位控制模块501的输入端为ADC芯片502的时钟输入端；

采样时钟相位控制模块501设多个输出端，每一输出端连接至一ADC核502的时钟输入端；

每一ADC核502设一模拟信号输入端，一采样信号输出端；

多个ADC核502并行的采样信号输出端为ADC芯片的输出端。

实施时，若所述数字示波器包括一个前端模块，则每一ADC核的模拟信号输入端连接至该前端模块的输出端。数字示波器也包括多个前端模块；再如图5所示，ADC 芯片还可以包括：模拟交叉点开关503；模拟交叉点开关503设多个输入端，多个输出端；模拟交叉点开关503的每一输入端连接至一前端模块的输出端；模拟交叉点开关503的每一输出端连接至一ADC核502的模拟信号输入端。

图5中是以4模拟信号输入、4ADC核为例说明ADC 芯片的结构。图5中的ADC 芯片包含模拟交叉点开关、4个ADC核、采样时钟相位控制模块。4路模拟信号输入In1、In2、In3和In4，经过模拟交叉点开关，输出4路模拟信号，分别连接到ADC核1、ADC核2、ADC核3和ADC核4的模拟信号输入端，采样时钟CLK输入，经过采样时钟相位控制模块，输出4路相位不同、频率相同的时钟，作为4个ADC核的采样时钟，4个ADC核的模数转换后的数字信号并行输出，作为ADC芯片的输出。

模拟交叉点开关用于模拟信号的路由选择，4个输出均可以选择至不同的输入通道上，也可以选择到同一个输入通道上。如4路输出均连接到In1；或者均连接到In4上；或者两路输出连接到In1，另两路输出连接到In4。

当选择4个ADC核交织采样时，可以通过配置ADC芯片，输出4个相位的采样时钟，相位差90°，配置模拟交叉点开关输出均连接到同一个输入通道，如In1上。这样就形成了4个ADC核的交织采样，采样频率为单ADC核的4倍。

当选择每2个ADC核交织采样时，可以通过配置ADC 芯片，输出的4个采样钟相位可以是Phase 1=Phase 3，Phase 2=Phase 4，Phase1和Phase2相差180°，通过配置模拟交叉点开关，使ADC核1和ADC核2连接到In1，ADC核3和ADC核4连接到In3。这样就每2个ADC核形成了交织采样，分别对模拟信号输入In1和In3采样，采样频率为单ADC核的2倍。

当选择单个ADC核采样时，工作在非交织采样，可以配置ADC 芯片，输出4个相同相位的时钟，配置模拟交叉点开关，使4个ADC核的输入分别连接到4个模拟信号输入上，这样就形成了4个ADC核单独采样的工作模式，采样频率为ADC核的采样频率。

如果ADC芯片只有一个模拟信号输入时，内部可以不集成模拟交叉点开关，1路输入均连接到4个ADC核上。

本发明实施例的具有交织采样功能的数字示波器的工作方法，可以包括：每个电路单元中的ADC芯片根据本电路单元中的分频模块输出的采样时钟对输入信号进行交织采样；其中，所述电路单元可以为N个，N为2的幂次；从第1个电路单元开始至第N个电路单元，每个电路单元中的延时模块与上一电路单元中的延时模块相比，延时步进可以为时钟产生电路输出时钟的180°/N周期；每个电路单元中的分频模块的分频比相同。

再如图3所示，本发明实施例的具有交织采样功能的数字示波器中，时钟产生电路产生一个时钟信号CLKin，CLKin经过N个缓冲模块得到N路时钟，N路时钟信号分别经过N个延时模块，每个延时模块的延时可以设置，设置延时各不相同，延时后的N路时钟分别经过N个分频模块，分频模块的分频比相同，分频模块的输出得到N个采样时钟CLK1～CLKN，这N个采样时钟频率相同，相位不同。这N个时钟作为N个ADC 芯片的采样时钟输入，实现交织采样。上述的延时模块的延时步进可以是时钟产生电路输出时钟的1/2周期，和沿同步，实现精确延时，从而使分频后的各个ADC 芯片采样时钟的相位差精确。图3以2个前端模块2个模拟信号输入通道为例进行说明，实施中也可以根据需要设置其它数量的前端模块。图3中一路模拟信号从输入信号1端子输入，连接到前端模块1的输入端，前端模块1的输出端连接到ADC芯片ADC1～ADCN的In1输入端，另一路模拟信号从输入信号2端子输入，连接到前端模块2的输入端，前端模块2的输出连接到ADC芯片ADC1～ADCN的In2输入端。

实施中，ADC芯片可以包括M个ADC核，M为2的幂次；如图3所示，每个ADC芯片内部有M个ADC核，2个模拟信号输入端In1和In2，采样时钟输入端CLK，ADC芯片内部M个ADC核的工作原理如上述图5所示ADC 芯片。上述的N和M均大于等于2。本发明实施例的数字示波器可针对上述这种内部集成多个ADC核的ADC 芯片进行交织采样。通过设置ADC 芯片的模拟输入通道，可实现对某一路模拟输入的交织采样，或对不同路模拟输入同时交织采样，解决现有技术多个ADC芯片对同一个模拟信号进行采样，而不能够对多个模拟信号进行采样切换的技术问题。

具体的，可以通过模拟交叉点开关控制每个ADC 芯片对一个前端模块输入的模拟信号进行采样，或控制每个ADC芯片中一半的ADC核对一个前端模块输入的模拟信号进行采样，另一半的ADC核对另一个前端模块输入的模拟信号进行采样。

以图3所示数字示波器为例，交织电路有N个ADC芯片，每个ADC芯片内部有M个ADC核，交织采样需要N个频率相同、相位不同的采样时钟，N个采样时钟的产生方法如前所述。输入信号1和输入信号2分别经过前端模块1和前端模块2，连接到ADC1～ADCN的模拟信号输入端In1和In2，配置各个ADC 芯片，可以设置所有ADC核对In1或In2中某一路采样，或一半ADC核对In1采样，一般ADC核对In2采样，实现两种交织采样方式，这两种交织采样方式时，需要改变N个延时模块的设置。

第一种交织采样方式：每个ADC芯片对一个前端模块输入的模拟信号进行采样，即ADC 芯片所有ADC核对某一路输入交织采样。在此种交织采样方式下，每个电路单元中的分频模块的分频比为1/N；时钟产生电路产生频率为fs*M*N/2的时钟，fs为ADC核的采样频率。

具体的，N个ADC芯片，这N个ADC芯片的采样时钟频率相同，相位不同，每个ADC 芯片内部有M个ADC核，一共N*M个ADC核进行交织采样。

每一个ADC芯片内部的M个ADC核的采样时钟相位为360°的均分，相位延时采用和时钟沿同步的延时是最准确的，所以当有2个ADC核时，使用采样中的上下沿同步，即0°和180°采样；当有4个ADC核时，对ADC采样钟的上下沿同步时再进行1/2分频，得到0°、90°、180°和360°相位，实现ADC内部的交织，这里通过设置ADC芯片的寄存器实现。所以当ADC核的采样率为fs时，M个ADC核的ADC芯片需要输入的采样时钟频率为fs*M/2。

由于ADC芯片内部对输入采样时钟CLK的上下沿均可以延时，即CLK的0°和180°均可以采样。从而N个ADC 芯片的相位差为180°的均分即可，即ADC芯片的输入时钟的相位差步进为180°/N。ADC芯片内部对时钟输入0°和180°均可以采样，即N个ADC芯片所有ADC核的采样相位为360°的均分，即实现交织采样。

通过对时钟先延时再分频，延时的步进为半周期，可以实现精确的相位。因为半周延时是与时钟的上下沿同步的，所以延时准确，为半周期的倍数。设时钟周期为T，不延时，进行1/X分频，输出CLK0为0°相位；另一路延时T*Y/2，进行1/X分频，输出时钟CLKY的周期为TX，CLK0和CLKY相位差为(360°*T*Y/2)/TX=180°*Y/X，不同的延时可以实现不同的相位，步进为180°/X。其中X、Y均为2的幂次。由于延时和分频均以时钟的沿同步，所以延时和分频均精确，得到的各个时钟的相位差精确。图6为本发明实施例中时钟信号延时及分频的一时序示意图；图7为本发明实施例中时钟信号延时及分频的另一时序示意图。如图6所示，时钟周期为T，对时钟延时半个周期T/2后，进行1/2分频，可以得到90°相位；如图7所示，对时钟延时一个周期T后，进行1/2分频，可以得到180°相位。

由于N个ADC 芯片需要180°/N的步进，1/X分频可以实现180°/X的步进，所以X=N，N个ADC芯片需要进行1/N分频。

如果ADC核的采样频率为fs，则ADC芯片需要输入的时钟频率为fs*M/2，N个ADC需要进行1/N分频，所以时钟产生电路需要产生频率为fs*M*N/2的时钟CLKin。经过N个延时模块和分频模块后，产生的CLK1～CLKN，实现的相位差为0°～180°*(N-1)/N，相位步进为180°/N。从而实现了N*M个ADC核的交织采样，实现了N*M*fs的总采样频率。

第二种交织采样方式：每个ADC芯片中一半的ADC核对一个前端模块输入的模拟信号进行采样，另一半的ADC核对另一个前端模块输入的模拟信号进行采样；即一半的ADC核对某一路输入进行交织采样，另一半ADC核对另一路模拟输入进行交织采样。此种交织采样方式下，每个电路单元中的分频模块的分频比为2/N；时钟产生电路产生频率为fs*M*N/2的时钟，fs为ADC核的采样频率。

具体的，可以设置N个ADC芯片中第一ADC芯片有一半ADC核对In1进行采样，另一半ADC核对In2进行采样，通过配置ADC芯片内部的寄存器可以实现。

此时需要输出N/2个不同的相位，每个相位有两个时钟输出。例如CLK1～CLK(N/2)为N/2个不同的相位，CLK(N/2+1)～CLKN的相位分别和CLK1～CLK(N/2)相同。即相当于第一种交织采样方式的ADC芯片数量减半。所以需要的分频比为2/N，时钟产生电路产生的CLKin的频率为N*M*fs/2。此时的工作方式即实现了每个ADC芯片中一半ADC核对输入信号1采样，另一半ADC核对输入信号2采样。

第一种交织采样方式和第二种交织采样方式可以进行切换，进行切换时，需要重新配置时钟产生电路、延时模块、分频模块和ADC芯片。可能还需要进行ADC芯片的同步操作。这两种交织采样方式应用在数字示波器中，可以保持较高的交织采样频率，当显示多个模拟通道的波形时，采样频率相对变低。如：示波器通道1为输入信号1，示波器通道2为输入信号2，当所有ADC 芯片所有ADC核对通道1采样时，可以实现2GHz的交织采样频率，如果打开示波器通道2，交织采样频率变成1GHz。

图8是本发明实施例的具有交织采样功能的数字示波器的一具体应用实例示意图。本例中，选用National Semiconductor公司的LMK04803，它是一个12路输出的时钟合成器，其内部继承了一个PLL（Phase Locked Loop，锁相环）和VCO（Voltage ControlledOscillator，压控振荡器），可以产生2GHz的时钟。每一路输出有一个Digital delay（数字延时）单元（相当于上述的延时模块），可以实现1/2CLK周期的延时步进，延时半周期数可以设置。Digital delay单元后面有分频模块，每个分频模块经缓冲模块后，输出2路时钟。

ADC 芯片选用National Semiconductor公司的ADC08D1000，它内部有两个1GHz采样频率的ADC核，两个模拟输入，可以实现2GHz对某一个输入的交织采样，此时两个ADC核在输入采样时钟的上沿或下沿采样；也可以实现1GHz对两个输入通道同时采样。

本例中利用两片2GHz的ADC，实现4GHz的交织采样频率。包含一个LMK04803，两片ADC08D1000，两个示波器模拟输入通道。LMK04803的电路图如图8所示，CLK out9和CLKout10作为ADC 芯片采样时钟输入，电路图中的PLL_CFG_CLK、PLL_CFG_DATA和PLL_CFG_LE为LMK04803的配置输入，PLL_10MHz_FEF为参考时钟输入，为内部PLL提供参考时钟。

图9为本例中时钟信号延时及分频的一时序示意图。如图9所示，当只选择模拟通道1时，两片ADC 芯片均对通道1采样，实现4GHz的交织采样频率，PLL输出2GHz时钟，ADC1_CLK延时0周期然后1/2分频输出，ADC2_CLK延时1/2周期，然后1/2分频输出，得到ADC1和ADC2的时钟相位差为90°，由于ADC 芯片内部对时钟上下沿均采样，所以ADC1芯片内部两个ADC核的采样相位为0°和180°，ADC2芯片内部采样相位为90°和270°，4个ADC核的采样相位为360°的4等分，即实现了4GHz交织采样频率。

图10为本例中时钟信号延时及分频的另一时序示意图。如图10所示，当同时选择模拟通道1和模拟通道2时，ADC1对通道1采样，ADC2对通道2采样，LMK04803输出两路同相的1GHz时钟，作为两片ADC芯片的采样时钟，此时采样频率为2GHz。

两片ADC 芯片的模拟信号输入端分别连接到两个示波器模拟输入通道的输出。上述4GHz采样频率和2GHz采样频率切换时，设置ADC芯片内部寄存器，选择模拟输入通道。

图11是本发明实施例的具有交织采样功能的数字示波器的另一具体应用实例示意图。

本例选用的ADC芯片为e2V公司的EV8AQ160，其内部有4个1.25GHz的ADC核，需要一个2.5GHz的时钟输入，有4个模拟输入通道可以工作在1.25GHz、2.5GHz和5GHz采样频率的工作模式。当设置为1.25GHz采样频率工作时，4个ADC核分别对4个模拟输入进行采样；当设置为2.5GHz采样频率工作时，每2个ADC核分别对其中的两个模拟输入通道采样；当设置为5GHz采样频率工作时，4个ADC核对某一路模拟输入进行采样。

锁相环输出5GHz的时钟，经过两个缓冲模块，分别输入延时模块1和延时模块2。延时模块1不延时，可以直接输出；延时模块2延时1/2周期100ps，可以使用反向器；分频模块1和分频模块2为1/2分频，输出的两个时钟为2.5GHz 0°相位和90°相位，实现10GHz的交织采样频率。

当示波器3个或4个通道打开时，可以实现2.5GHz的交织采样频率，此时CLK1和CLK2均为2.5GHz，相同相位，配置ADC芯片，每个ADC芯片对两个输入通道进行采样；当打开2个示波器模拟输入通道时，可以实现5GHz的交织采样率，此时CLK1和CLK2均为2.5GHz，相同相位，配置ADC芯片，每个ADC 芯片对一个输入通道进行采样；当只打开一个示波器模拟输入通道时，可以实现10GHz的交织采样频率，此时CLK1和CLK2均为2.5GHz，相同相差90°，配置ADC 芯片，每个ADC芯片对同一个输入通道进行采样。

切换采样频率时，需要设置PLL、延时模块和ADC 芯片，ADC芯片之间需要进行同步设计。

综上所述，本发明实施例的具有交织采样功能的数字示波器，可以解决现有技术无法实现高速ADC芯片交织采样的技术问题，提供能够适用于高速ADC芯片，特别是1GHz以上ADC 芯片的交织采样方案。并且，相对于现有技术只能产生两个相位相差180°的采样时钟的技术方案而言，能够根据电路需求实现更多相位的采样时钟。另外，考虑到现有技术存在多个ADC芯片对同一个模拟信号进行采样，而不能够对多个模拟信号进行采样切换，数字示波器中每个输入通道需要一组ADC芯片，成本高，电路板面积大的问题，本发明实施例的具有交织采样功能的数字示波器，在提供高速ADC芯片的交织采样方式，实现GHz级别的ADC芯片交织的基础上，还可以对多个输入通道进行切换，实现选择不同的输入通道数，不同的交织采样频率。

本领域内的技术人员应明白，本发明的实施例可提供为方法、系统、或计算机程序产品。因此，本发明可采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例的形式。而且，本发明可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质（包括但不限于磁盘存储器、CD-ROM、光学存储器等）上实施的计算机程序产品的形式。

本发明是参照根据本发明实施例的方法、设备（系统）、和计算机程序产品的流程图和/或方框图来描述的。应理解可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的装置。

这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。

这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。

以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限定本发明的保护范围，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (8)

1.一种具有交织采样功能的数字示波器，其特征在于，包括：

一时钟产生电路、多个由一缓冲电路、一延时模块、一分频模块、一模数转换器ADC芯片组成的电路单元；其中：

所述时钟产生电路的输出端连接至每一所述电路单元中缓冲电路的输入端；

每一所述电路单元中，缓冲电路的输出端连接至延时模块的输入端，延时模块的输出端连接至分频模块的输入端，分频模块的输出端连接至ADC芯片的时钟输入端；

所述数字示波器进一步包括：至少一个前端模块，用于输出供采样的模拟信号；

ADC芯片设至少一个模拟信号输入端，每一模拟信号输入端连接至一前端模块的输出端；

采样时钟相位控制模块和多个ADC核；

采样时钟相位控制模块的输入端为ADC芯片的时钟输入端；

采样时钟相位控制模块设多个输出端，每一输出端连接至一ADC核的时钟输入端；

每一ADC核设一模拟信号输入端，一采样信号输出端；

多个ADC核并行的采样信号输出端为ADC芯片的输出端；

通过配置ADC核，选择需要采样的模拟信号输入；

通过设置ADC芯片的模拟输入通道，对某一路模拟输入的交织采样，或对不同路模拟输入同时交织采样。

2.如权利要求1所述的数字示波器，其特征在于，延时模块包括：

上下沿计数器和三态门；

上下沿计数器的输入端和三态门的输入端为延时模块的输入端；

上下沿计数器的输出端连接至三态门的控制端；

三态门的输出端为延时模块的输出端。

3.如权利要求1所述的数字示波器，其特征在于，所述数字示波器包括一个前端模块；每一ADC核的模拟信号输入端连接至该前端模块的输出端。

4.如权利要求1所述的数字示波器，其特征在于，所述数字示波器包括多个前端模块；

ADC芯片还包括：

模拟交叉点开关；

模拟交叉点开关设多个输入端，多个输出端；

模拟交叉点开关的每一输入端连接至一前端模块的输出端；模拟交叉点开关的每一输出端连接至一ADC核的模拟信号输入端。

5.一种权利要求1至4任一项所述数字示波器的工作方法，其特征在于，所述电路单元为N个，N为2的幂次；

从第1个电路单元开始至第N个电路单元，每个电路单元中的延时模块与上一电路单元中的延时模块相比，延时步进为时钟产生电路输出时钟的180°/N周期；

每个电路单元中的分频模块的分频比相同；

每个电路单元中的ADC芯片根据本电路单元中的分频模块输出的采样时钟对输入信号进行交织采样。

6.如权利要求5所述的方法，其特征在于，ADC芯片包括M个ADC核，M为2的幂次；

通过模拟交叉点开关控制每个ADC芯片对一个前端模块输入的模拟信号进行采样，或控制每个ADC芯片中一半的ADC核对一个前端模块输入的模拟信号进行采样，另一半的ADC核对另一个前端模块输入的模拟信号进行采样。

7.如权利要求6所述的方法，其特征在于，每个ADC芯片对一个前端模块输入的模拟信号进行采样时：

每个电路单元中的分频模块的分频比为1/N；

时钟产生电路产生频率为fs*M*N/2的时钟，fs为ADC核的采样频率。

8.如权利要求7所述的方法，其特征在于，每个ADC芯片中一半的ADC核对一个前端模块输入的模拟信号进行采样，另一半的ADC核对另一个前端模块输入的模拟信号进行采样时：

每个电路单元中的分频模块的分频比为2/N；

时钟产生电路产生频率为fs*M*N/2的时钟，fs为ADC核的采样频率。