CN110350920B - 多通道adc系统同步采样的装置及方法 - Google Patents

多通道adc系统同步采样的装置及方法 Download PDF

Info

Publication number
CN110350920B
CN110350920B CN201910733380.2A CN201910733380A CN110350920B CN 110350920 B CN110350920 B CN 110350920B CN 201910733380 A CN201910733380 A CN 201910733380A CN 110350920 B CN110350920 B CN 110350920B
Authority
CN
China
Prior art keywords
adc
unit
clock
token
channel
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201910733380.2A
Other languages
English (en)
Other versions
CN110350920A (zh
Inventor
王现喜
王建东
徐振涛
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Chengdu Mecs Microelectronics Technology Co ltd
Original Assignee
Chengdu Mecs Microelectronics Technology Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Chengdu Mecs Microelectronics Technology Co ltd filed Critical Chengdu Mecs Microelectronics Technology Co ltd
Priority to CN201910733380.2A priority Critical patent/CN110350920B/zh
Publication of CN110350920A publication Critical patent/CN110350920A/zh
Application granted granted Critical
Publication of CN110350920B publication Critical patent/CN110350920B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/124—Sampling or signal conditioning arrangements specially adapted for A/D converters
    • H03M1/1245—Details of sampling arrangements or methods
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/124—Sampling or signal conditioning arrangements specially adapted for A/D converters
    • H03M1/1245—Details of sampling arrangements or methods
    • H03M1/1255—Synchronisation of the sampling frequency or phase to the input frequency or phase

Abstract

本发明公开了多通道ADC系统同步采样的装置及方法，设置有TOKEN生成单元、TOKEN分配单元、ADC单元、ADC后端逻辑单元及RCOUT，TOKEN生成单元，基于采样时钟CLK，产生一个循环因子TOKEN；TOKEN分配单元，用来将循环因子TOKEN分配至ADC单元及ADC后端逻辑单元；ADC单元，用来采样对应通道的模拟输入，并量化成多比特的数字信号；ADC后端逻辑单元，用来生成对齐的数据时钟，以及实现大通道ADC内部ADC子通道的数据交织输出功能，RCOUT，用来将循环因子传递到下游ADC芯片，其周期等于循环因子的周期，占空比为50%；所述装置可以实现片内多通道的数据对齐，其方法亦能够实现在装置（芯片）上电后，数据输出DOUT0和DOUT1，和时钟输出DCLK0、DCLK1自动对齐，无需软件再干涉。

Description

多通道ADC系统同步采样的装置及方法
技术领域
本发明涉及多通道ADC技术领域，具体的说，是多通道ADC系统同步采样的装置及方法。
背景技术
针对采用并行LVDS输出、多通道的ADC系统，其每个通道的数据时钟DCLK和数据输出DOUT，若相位对齐，将会简化外围及下游数据收集电路的设计。
现有的多通道对齐方案，都无法实现单颗芯片片内各个通道自动地相互对齐。而多颗芯片片间各个通道的对齐，要么片外对同步信号的走线及匹配有较高的要求，要么需要对数据输出DOUT和数据时钟DCLK分开校正。
发明内容
本发明的目的在于提供多通道ADC系统同步采样的装置及方法，所述装置可以实现片间多通道的数据及时钟对齐，为了避免片外对同步信号的走线及匹配的要求，装置内部集成了根据使用情况而进行相应配置的TOKEN生成单元，在使用时，用户可以进行配置使得各个ADC芯片的数据时钟DCLK，相位一致、周期一致；而片内数据时钟DCLK自动对齐，各个通道的数据输出DOUT亦是自动对齐，所述方法基于该装置而设定，为装置所能实现的功能及目的构建所需方法。
本发明通过下述技术方案实现：多通道ADC系统同步采样的装置，设置有TOKEN生成单元、TOKEN分配单元、ADC单元、ADC后端逻辑单元及RCOUT，
TOKEN生成单元，基于采样时钟(CLK)，产生一个循环因子(TOKEN)；
TOKEN分配单元，用来将循环因子(TOKEN)分配至ADC单元及ADC后端逻辑单元；
ADC单元，用来采样对应通道的模拟输入，并量化成多比特的数字信号；
ADC后端逻辑单元，用来生成对齐的数据时钟，以及实现大通道ADC内部ADC子通道的数据交织输出功能；
RCOUT，用来将循环因子传递到下游ADC芯片，其周期等于循环因子的周期，占空比为50％。
进一步的为更好地实现本发明所述的多通道ADC系统同步采样的装置，特别采用下述设置方式：所述TOKEN生成单元工作于Master模式或Slave模式。
进一步的为更好地实现本发明所述的多通道ADC系统同步采样的装置，特别采用下述设置方式：在所述Master模式下，TOKEN生成单元基于采样时钟(CLK)，进行循环计数，循环周期为大通道ADC内的ADC子通道数目N，计数方式使用格雷码；用于产生一系列的循环脉冲，其占空比为1/N。
进一步的为更好地实现本发明所述的多通道ADC系统同步采样的装置，特别采用下述设置方式：在所述Slave模式下，TOKEN生成单元基于参考时钟(RCLK)，同步于采样时钟(CLK)，参考时钟(RCLK)的时钟周期是采样时钟(CLK)时钟周期的N倍，占空比为：>1/N且<(N-1)/N，参考时钟(RCLK)的来源由上一级ADC芯片提供或由独立的时钟芯片提供。
进一步的为更好地实现本发明所述的多通道ADC系统同步采样的装置，特别采用下述设置方式：在所述ADC单元内设置有两个大通道ADC，在每个大通道ADC内设置有至少一个ADC子通道。
进一步的为更好地实现本发明所述的多通道ADC系统同步采样的装置，特别采用下述设置方式：所述两个大通道ADC内皆设置有1～10个ADC子通道。
进一步的为更好地实现本发明所述的多通道ADC系统同步采样的装置，特别采用下述设置方式：大通道ADC，共享一个模拟前端采样保持电路，将采集的模拟信号广播至后续各级ADC子通道，ADC子通道根据本地时钟(LCLK)和本地循环因子(TOKEN)，进行数据循环采集，并进行数据量化，在下一次循环因子(TOKEN)有效时，输出至ADC后端逻辑单元。
进一步的为更好地实现本发明所述的多通道ADC系统同步采样的装置，特别采用下述设置方式：所述ADC后端逻辑单元，根据循环因子(TOKEN)，循环输出数据及时钟(DCLK)。
进一步的为更好地实现本发明所述的多通道ADC系统同步采样的装置，特别采用下述设置方式：在所述ADC后端逻辑单元内设置有与ADC单元相互通信的交织输出单元和与TOKEN分配单元相互通信的DCLK生成单元。
多通道ADC系统同步采样的装置实现同步采样的方法，特别采用下述设置方式：所述同步采样的方法包括下述步骤：
1)TOKEN生成单元，基于采样时钟(CLK)，产生一个循环因子(TOKEN)；
2)TOKEN分配单元将循环因子(TOKEN)分配至ADC单元及ADC后端逻辑单元；
3)ADC单元采样对应通道的模拟输入，并量化成多比特的数字信号；
4)ADC后端逻辑单元生成对齐的数据时钟，根据循环因子(TOKEN)，依次从大通道ADC的ADC子通道中，采集数据，并进行加权处理后，通过数据输出DOUT引脚输出至装置外部。
本发明与现有技术相比，具有以下优点及有益效果：
(1)本发明实现了片内多通道间自动对齐，无需外部干涉；只需要使数据时钟相互对齐(相位一致、周期一致)，数据输出会自动跟随数据时钟自我调整(传播延迟不变)，进而数据采集无需再进行时间上的检索、对齐。
(2)采用多颗本发明组成的ADC采集系统，将其中任一颗芯片作为主芯片，其余全部作为从芯片，通过特定配置字可以实现与主芯片手动同步，进而实现整个系统的数据同步。
(3)采用多颗本发明组成的ADC采集系统，亦可以将所有芯片作为从芯片，然后特定其中某一从芯片，其余从芯片通过特定配置字可以实现与之芯片手动同步，进而实现整个系统的数据同步。
(4)本发明所述装置(芯片)内能够实现数据及时钟的自动对齐；芯片间能够通过采用手动调整特定配置字(即多颗芯片的数据对齐不能够自动对齐)，来实现时钟相位的对齐，而数据将跟随自动对齐，即无需TimeStamp。
附图说明
图1为本发明所述装置的电路图。
图2为采用本发明构建的芯片间数据对齐电路图(具体为实施例11所对应的电路架构)。
图3为采用本发明构建的芯片间数据对齐电路图(具体为实施例12所对应的电路架构)。
图4为采用本发明构建的芯片间数据对齐电路图(具体为实施例13所对应的电路架构)。
具体实施方式
下面结合实施例对本发明作进一步地详细说明，但本发明的实施方式不限于此。
为使本发明实施方式的目的、技术方案和优点更加清楚，下面将结合本发明实施方式中的附图，对本发明实施方式中的技术方案进行清楚、完整地描述，显然，所描述的实施方式是本发明一部分实施方式，而不是全部的实施方式。基于本发明中的实施方式，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施方式，都属于本发明保护的范围。因此，以下对在附图中提供的本发明的实施方式的详细描述并非旨在限制要求保护的本发明的范围，而是仅仅表示本发明的选定实施方式。基于本发明中的实施方式，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施方式，都属于本发明保护的范围。
在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的设备或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
在本发明中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
在本发明中，除非另有明确的规定和限定，第一特征在第二特征之“上”或之“下”可以包括第一和第二特征直接接触，也可以包括第一和第二特征不是直接接触而是通过它们之间的另外的特征接触。而且，第一特征在第二特征“之上”、“上方”和“上面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”包括第一特征在第二特征正下方和斜下方，或仅仅表示第一特征水平高度小于第二特征。
值得注意的是：在本申请中，某些需要应用到本领域的公知技术或常规技术手段时，申请人可能存在没有在文中具体的阐述该公知技术或/和常规技术手段是一种什么样的技术手段，但不能以文中没有具体公布该技术手段，而认为本申请不符合专利法第二十六条第三款的情况。
名词解释：
RCLK：为参考时钟的英文缩写；
CLK：为采样时钟的英文缩写；
DCLK：为数据时钟的英文缩写；
LCLK：为本地时钟的英文缩写。
实施例1：
本发明设计出多通道ADC系统同步采样的装置，可以实现片内多通道的数据对齐，如图1所示，特别采用下述设置结构：设置有TOKEN生成单元、TOKEN分配单元、ADC单元、ADC后端逻辑单元及RCOUT，
TOKEN生成单元，基于采样时钟(CLK)，产生一个循环因子(TOKEN)；
TOKEN分配单元，用来将循环因子(TOKEN)分配至ADC单元及ADC后端逻辑单元；
ADC单元，用来采样对应通道的模拟输入，并量化成多比特的数字信号；
ADC后端逻辑单元，用来生成对齐的数据时钟，以及实现大通道ADC内部ADC子通道的数据交织输出功能；
RCOUT，用来将循环因子传递到下游ADC芯片，其周期等于循环因子的周期，占空比为50％。
在所述的TOKEN生成单元集成有可控的延迟单元、鉴相单元及循环因子修正模块。
当对整个装置进行软件配置时，调节位于TOKEN生成单元中的可控的延迟单元以及循环因子修正模块。而所谓的配置就是用户可以通过芯片集成的SPI接口，进行设置其对应的配置寄存器。当然了，如果用户将RCLK的上升沿与CLK的上升沿对齐(不关心RCLK的下降沿与CLK的相位关系)，且误差在100ps以内，用户也就不需要调整可控的延迟单元，这就会对RCLK的PCB布线有要求；反之，如果用户放松对RCLK的PCB布线要求，那么就需要通过其对应的配置寄存器，保证CLK采样RCLK时，不会出现亚稳态。另外，循环因子修正模块的调整也存在两种方式，类似于对RCLK的PCB布线高的要求那样，如果RCLK可以同时到达系统中各个ADC单元，且其上升沿与CLK上升沿对齐，误差在100ps以内，那么可控的延迟单元和循环因子修正模块，都不需要调节，系统中各个ADC单元的时钟输出DCLK和数据输出DOUT，都是相互对齐的(一般来讲，附图2的应用方式，较为容易实现该种方式)。当然了，对于其他应用方式，用户也可以调整RCLK传播到各个ADC单元的延迟时间，获得以上目的。第二种方式，就是宽松的RCLK的PCB布线需求，通过芯片集成的SPI接口，进行配置其对应的配置寄存器。
以上两种方案，一是严格的RCLK布线需求，可以免去调整TOKEN生成单元内部的可控延迟单元和循环因子修正模块；二是宽松的RCLK布线需求，用户通过芯片集成的SPI接口，调整对应的配置寄存器。若用户不想更改配置寄存器，还可以采用另一种方法，即FUSE。用户搭建好某个系统后，通过调试获得了可控延迟单元和循环因子修正模块，它们对应的配置字，可以通过FUSE方法，烧录到对应的配置寄存器。
实施例2：
本实施例是在上述实施例的基础上进一步优化，与前述实施例技术方案相同之处在此将不再赘述，如图1所示，进一步的为更好地实现本发明所述的多通道ADC系统同步采样的装置，特别采用下述设置方式：所述TOKEN生成单元工作于Master模式或Slave模式。
实施例3：
本实施例是在上述任一实施例的基础上进一步优化，与前述实施例技术方案相同之处在此将不再赘述，如图1所示，进一步的为更好地实现本发明所述的多通道ADC系统同步采样的装置，特别采用下述设置方式：在所述Master模式下，TOKEN生成单元基于采样时钟(CLK)，进行循环计数，循环周期为大通道(大通道ADC)内的子通道(ADC子通道)数目N，计数方式使用格雷码；用于产生一系列的循环脉冲，其占空比为1/N。
实施例4：
本实施例是在上述任一实施例的基础上进一步优化，与前述实施例技术方案相同之处在此将不再赘述，如图1所示，进一步的为更好地实现本发明所述的多通道ADC系统同步采样的装置，特别采用下述设置方式：在所述Slave模式下，TOKEN生成单元基于参考时钟(RCLK)，同步于采样时钟(CLK)，参考时钟(RCLK)的时钟周期是采样时钟(CLK)时钟周期的N倍，占空比为：>1/N且<(N-1)/N，参考时钟(RCLK)的来源由上一级ADC芯片提供或由独立的时钟芯片提供；其中，N为每个大通道ADC内部ADC子通道的数目。
参考时钟(RCLK)引入芯片(装置)后，首先会经过一个可控的延迟模块，用于去除参考时钟(RCLK)和采样时钟(CLK)之间的亚稳态；接着会经过一个监相模块，用于鉴别参考时钟(RCLK)与采样时钟(CLK)之间的上升沿的相差，用来判断亚稳态区域；然后会经过一个上边沿测器，用于产生Slave的循环因子(TOKEN)。最后会经过一个可控的循环因子修正模块，用于调整Slave的循环因子(TOKEN)的位置，使最终的数据及时钟(DCLK)和数据输出DOUT与系统的参考点对齐(比如把第一级ADC芯片的循环因子作为参考点，后续各级ADC都与之对齐(注：对齐的意义不在于循环因子(TOKEN)时间上的一致，而是在于数据时钟的完全一致，另外数据输出自动跟随数据时钟自我调整))。
两个不同模式(Master模式和Slave模式)的循环因子(TOKEN)，通过模式控制引脚进行选择。而后跟随一个基于采样时钟的触发器，进行毛刺过滤，进而产生最终的循环因子。
实施例5：
本实施例是在上述任一实施例的基础上进一步优化，与前述实施例技术方案相同之处在此将不再赘述，如图1所示，进一步的为更好地实现本发明所述的多通道ADC系统同步采样的装置，特别采用下述设置方式：在所述ADC单元内设置有两个大通道ADC(ADC0和ADC1)，在每个大通道ADC内设置有至少一个ADC子通道。
TOKEN分配单元，用来将循环因子TOKEN分配至各个相关单元，包括各个ADC单元(ADC0、ADC1)、ADC后端逻辑单元。
每个大通道ADC，都具有自己的本地时钟(LCLK)，其频率与采样时钟(CLK)一致，但相位可能具有一定相差(用于实现交织功能)。由TOKEN生成单元引入的循环因子(TOKEN)，经过一组移位寄存器，其宽度为ADC子通道的数目N，触发时钟为本地时钟(LCLK。将第一级寄存器输出Q1分配至ADC子通道0；第二级寄存器输出Q2分配至ADC子通道1；……；最后一级寄存器输出QN分配至ADC子通道n-1。
用于ADC逻辑后端单元的时钟BCLK，其频率也与采样时钟一致，相差为各个大通道ADC中最大相差(该最大相差会根据交织模式不同而不同)；其中，时钟BCLK的相差固定，不会随着交织模式发生变化，但会根据各个大通道内部子通道量化的数字信号传播的延迟不同，调整其接收容忍度。由TOKEN生成单元引入的循环因子(TOKEN)，经过一组移位寄存器，其宽度为M(等于ADC子通道同步本地循环因子(TOKEN)所消耗的时钟个数)，触发时钟为时钟BCLK。经过移位后循环因子(TOKEN)，输出至ADC逻辑后端单元，用于控制数据及时钟(DCLK)和数据输出DOUT的产生；为了便于实现，分配至大通道ADC的循环因子(TOKEN)，是经过大通道ADC的本地时钟(LCLK)触发的M组移位寄存器的，即再分配；而分配至ADC逻辑后端单元的循环因子(TOKEN)，是经过时钟BCLK触发的1组一位寄存器，而非描述的M组，其目的在于同步处理而已。
ADC0和ADC1，用来采样对应通道的模拟输入，并量化成多比特的数字信号
每个大通道ADC(ADC0、ADC1)，共享一个模拟前端采样保持电路，将采集的模拟信号广播至后续各级ADC子通道(ADC子通道0～ADC子通道9)。ADC子通道根据本地时钟(LCLK)和本地循环因子(TOKEN)，进行数据循环采集，并进行数据量化。在下一次循环因子(TOKEN)有效时，输出至ADC后端逻辑单元。
实施例6：
本实施例是在上述任一实施例的基础上进一步优化，与前述实施例技术方案相同之处在此将不再赘述，如图1所示，进一步的为更好地实现本发明所述的多通道ADC系统同步采样的装置，特别采用下述设置方式：所述两个大通道ADC内皆设置有1～10个ADC子通道(ADC0～ADC9)。
实施例7：
本实施例是在上述任一实施例的基础上进一步优化，与前述实施例技术方案相同之处在此将不再赘述，如图1所示，进一步的为更好地实现本发明所述的多通道ADC系统同步采样的装置，特别采用下述设置方式：大通道ADC，共享一个模拟前端采样保持电路，将采集的模拟信号广播至后续各级ADC子通道，ADC子通道根据本地时钟(LCLK)和本地循环因子(TOKEN)，进行数据循环采集，并进行数据量化，在下一次循环因子(TOKEN)有效时，输出至ADC后端逻辑单元。
实施例8：
本实施例是在上述任一实施例的基础上进一步优化，与前述实施例技术方案相同之处在此将不再赘述，如图1所示，进一步的为更好地实现本发明所述的多通道ADC系统同步采样的装置，特别采用下述设置方式：所述ADC后端逻辑单元，根据循环因子(TOKEN)，循环输出数据及时钟(DCLK)。
ADC后端逻辑单元，用来生成对齐的数据时钟，以及实现大通道ADC内部ADC子通道的数据交织输出功能。
该ADC后端逻辑单元根据循环因子(TOKEN)，循环输出数据及时钟(DCLK)。并检查循环因子的循环周期是否满足于ADC子通道数目N。当条件不满足时，数据及时钟(DCLK)将一直输出低电平以示警告。此时，需要进行错误检查。若错误恢复，需进行硬复位或者软复位，以恢复正常的数据输出。
该ADC后端逻辑单元根据循环因子，依次从ADC子通道0、1、2……N-1，采集数据，并进行加权处理后，通过数据输出DOUT引脚输出至ADC外部，以供后续单元使用。
实施例9：
本实施例是在上述任一实施例的基础上进一步优化，与前述实施例技术方案相同之处在此将不再赘述，如图1所示，进一步的为更好地实现本发明所述的多通道ADC系统同步采样的装置，特别采用下述设置方式：在所述ADC后端逻辑单元内设置有与ADC单元相互通信的交织输出单元和与TOKEN分配单元相互通信的DCLK生成单元，作为优选的设置方案，在ADC后端逻辑单元内设置有与ADC单元相互通信的DOUT0交织输出单元、DOUT1交织输出单元和与TOKEN分配单元相互通信的DCLK生成单元，DOUT0交织输出单元的输出为DOUT0，DOUT1交织输出单元的输出为DOUT1，DCLK生成单元的输出为DCLK0/1。
实施例10：
本实施例是在上述任一实施例的基础上进一步优化，与前述实施例技术方案相同之处在此将不再赘述，如图1所示，多通道ADC系统同步采样的装置实现同步采样的方法，特别采用下述设置方式：所述同步采样的方法包括下述步骤：
1)TOKEN生成单元，基于采样时钟(CLK)，产生一个循环因子(TOKEN)；
2)TOKEN分配单元将循环因子(TOKEN)分配至ADC单元及ADC后端逻辑单元；
3)ADC单元采样对应通道的模拟输入，并量化成多比特的数字信号；
4)ADC后端逻辑单元生成对齐的数据时钟，根据循环因子(TOKEN)，依次从大通道ADC的ADC子通道中，采集数据，并进行加权处理后，通过数据输出DOUT引脚输出至装置外部。
实施例11：
本实施例是在上述任一实施例的基础上进一步优化，采用至少两个本发明所述的装置(芯片)进行连接实现数据对齐，如图2所示，将两片本装置(芯片)的TOKEN生成单元都通过CLK Chip(外围时钟生成装置，用来产生该ADC芯片所需要的时钟，包括采样时钟CLK，参考时钟RCLK(从系统角度讲，RCLK等同于RCOUT)提供参考时钟(RCLK)，同时在每一个装置上还设置RCOUT(用来将循环因子传递出去，同时，这也就限定了级联系统中，所使用的ADC芯片，其循环因子必须是同周期的)，该RCOUT连接在TOKEN分配单元上。
实施例12：
本实施例是在实施例1～10任一实施例的基础上进一步优化，采用至少两个本发明所述的装置(芯片)进行连接，实现数据对齐，如图3所示，前级的TOKEN生成单元上连接参考时钟(RCLK)，而前节的TOKEN分配单元通过RCOUT的输出RCOUT0/1生成后级的TOKEN生成单元的参考时钟(RCLK)。
在此种架构情况下，存在的工作模式包括：
Master模式：循环因子(TOKEN)，芯片内自动生成，一方面用于芯片内部数据DOUT和DCLK(数据及时钟)的自动对齐，另一方面通过RCOUT0/1两个引脚输出到下一级ADC芯片，用于级联模式(Cascade)。
Slave模式：循环因子(TOKEN)，通过参考时钟(RCLK)生成，换句话说，如果参考时钟(RCLK)没有按照要求输入，Slave将无法实现同步。
整个ADC系统，不管是Master模式还是Slave模式，只有所有的数据及时钟(DCLK)的时钟相位对齐，且频率一致，那么所有的数据DOU T将跟随数据及时钟(DCLK)自动对齐，也不再需要TimeStamp。该发明的优势在于数据DOUT跟随数据及时钟(DCLK)自动对齐，换句话说，数据DOUT的传播延迟(Latency Time)将跟随数据及时钟(DCLK)的相位发生变化。
实施例13：
本实施例是在实施例1～10任一实施例的基础上进一步优化，采用至少两个(该实施例用了3个芯片)本发明所述的装置(芯片)进行连接，实现数据对齐，如图4所示，前级的TOKEN生成单元上连接参考时钟(RCLK)，而前节的TOKEN分配单元通过RCOUT的输出RCOUT0/1生成参考时钟(RCLK)，该参考时钟(RCLK)同时供给后级两个芯片的TOKEN生成单元。
以上所述，仅是本发明的较佳实施例，并非对本发明做任何形式上的限制，凡是依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化，均落入本发明的保护范围之内。

Claims (8)

1.多通道ADC系统同步采样的装置，其特征在于：设置有TOKEN生成单元、TOKEN分配单元、ADC单元、ADC后端逻辑单元及RCOUT，
TOKEN生成单元，基于采样时钟，产生一个循环因子；
TOKEN分配单元，用来将循环因子分配至ADC单元及ADC后端逻辑单元，具体为：大通道ADC，共享一个模拟前端采样保持电路，将采集的模拟信号广播至后续各级ADC子通道，ADC子通道根据本地时钟和本地循环因子，进行数据循环采集，并进行数据量化，在下一次循环因子有效时，输出至ADC后端逻辑单元；
ADC单元，用来采样对应通道的模拟输入，并量化成多比特的数字信号；在所述ADC单元内设置有两个大通道ADC，在每个大通道ADC内设置有至少一个ADC子通道；
ADC后端逻辑单元，用来生成对齐的数据时钟，以及实现大通道ADC内部ADC子通道的数据交织输出功能；
RCOUT，用来将循环因子传递到下游ADC芯片，其周期等于循环因子的周期，占空比为50%。
2.根据权利要求1所述的多通道ADC系统同步采样的装置，其特征在于：所述TOKEN生成单元工作于Master模式或Slave模式。
3.根据权利要求2所述的多通道ADC系统同步采样的装置，其特征在于：在所述Master模式下，TOKEN生成单元基于采样时钟CLK，进行循环计数，循环周期为大通道ADC内的ADC子通道数目N，计数方式使用格雷码；用于产生一系列的循环脉冲，其占空比为1/N。
4.根据权利要求2所述的多通道ADC系统同步采样的装置，其特征在于：在所述Slave模式下，TOKEN生成单元基于参考时钟，同步于采样时钟，参考时钟的时钟周期是采样时钟时钟周期的N倍，占空比为：>1/N且<(N-1)/N，参考时钟的来源由上一级ADC芯片提供或由独立的时钟芯片提供。
5.根据权利要求1所述的多通道ADC系统同步采样的装置，其特征在于：所述两个大通道ADC内皆设置有1~10个ADC子通道。
6.根据权利要求1~5任一项所述的多通道ADC系统同步采样的装置，其特征在于：所述ADC后端逻辑单元，根据循环因子，循环输出数据及数据时钟。
7.根据权利要求1~5任一项所述的多通道ADC系统同步采样的装置，其特征在于：在所述ADC后端逻辑单元内设置有与ADC单元相互通信的交织输出单元和与TOKEN分配单元相互通信的DCLK生成单元。
8.多通道ADC系统同步采样的装置实现同步采样的方法，基于权利要求1-7任一项所述的多通道ADC系统同步采样的装置实现，其特征在于：所述同步采样的方法包括下述步骤：
1）TOKEN生成单元，基于采样时钟，产生一个循环因子；
2）TOKEN分配单元将循环因子分配至ADC单元及ADC后端逻辑单元；
3）ADC单元采样对应通道的模拟输入，并量化成多比特的数字信号；
4）ADC后端逻辑单元生成对齐的数据时钟，根据循环因子，依次从大通道ADC的ADC子通道中，采集数据，并进行加权处理后，通过数据输出DOUT引脚输出至装置外部。
CN201910733380.2A 2019-08-09 2019-08-09 多通道adc系统同步采样的装置及方法 Active CN110350920B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201910733380.2A CN110350920B (zh) 2019-08-09 2019-08-09 多通道adc系统同步采样的装置及方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201910733380.2A CN110350920B (zh) 2019-08-09 2019-08-09 多通道adc系统同步采样的装置及方法

Publications (2)

Publication Number Publication Date
CN110350920A CN110350920A (zh) 2019-10-18
CN110350920B true CN110350920B (zh) 2023-04-07

Family

ID=68184445

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910733380.2A Active CN110350920B (zh) 2019-08-09 2019-08-09 多通道adc系统同步采样的装置及方法

Country Status (1)

Country Link
CN (1) CN110350920B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112383384B (zh) * 2021-01-13 2021-04-06 成都铭科思微电子技术有限责任公司 一种基于片上串行数据通信的大尺寸芯片及其通信方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103869124A (zh) * 2012-12-10 2014-06-18 北京普源精电科技有限公司 具有交织采样功能的数字示波器及其工作方法
CN104038226A (zh) * 2014-06-25 2014-09-10 华为技术有限公司 多通道时间交织模数转换器
CN104753534A (zh) * 2013-12-27 2015-07-01 中兴通讯股份有限公司 一种扩展adc采样带宽的装置和方法
CN105871378A (zh) * 2016-03-24 2016-08-17 航天科技控股集团股份有限公司 一种多通道高速adc及dac的同步电路
CN107947793A (zh) * 2017-11-13 2018-04-20 苏州云芯微电子科技有限公司 一种用于多芯片模数转换器采样相位一致性校准的电路及方法
CN108880544A (zh) * 2018-05-28 2018-11-23 电子科技大学 一种多器件数据同步的自校正方法
JP2019201394A (ja) * 2018-05-18 2019-11-21 創意電子股▲ふん▼有限公司 アナログデジタル変換器装置と被テスト信号発生方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7714760B2 (en) * 2008-06-27 2010-05-11 Entropic Communications, Inc. Apparatus and methods for direct quadrature sampling

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103869124A (zh) * 2012-12-10 2014-06-18 北京普源精电科技有限公司 具有交织采样功能的数字示波器及其工作方法
CN104753534A (zh) * 2013-12-27 2015-07-01 中兴通讯股份有限公司 一种扩展adc采样带宽的装置和方法
CN104038226A (zh) * 2014-06-25 2014-09-10 华为技术有限公司 多通道时间交织模数转换器
CN105871378A (zh) * 2016-03-24 2016-08-17 航天科技控股集团股份有限公司 一种多通道高速adc及dac的同步电路
CN107947793A (zh) * 2017-11-13 2018-04-20 苏州云芯微电子科技有限公司 一种用于多芯片模数转换器采样相位一致性校准的电路及方法
JP2019201394A (ja) * 2018-05-18 2019-11-21 創意電子股▲ふん▼有限公司 アナログデジタル変換器装置と被テスト信号発生方法
CN108880544A (zh) * 2018-05-28 2018-11-23 电子科技大学 一种多器件数据同步的自校正方法

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
A method of multi-channel pulse acquisition synchronization;Zhanyang Ai等;《IEEE》;20170831;全文 *
多通道超高速ADC/DAC的同步检测新方法;马小兵等;《国外电子测量技术》;20110815;全文 *
多通道高速信号采集与传输技术的研究与应用;胡东方;《中国优秀硕士学位论文全文数据库 (信息科技辑)》;20150715;全文 *

Also Published As

Publication number Publication date
CN110350920A (zh) 2019-10-18

Similar Documents

Publication Publication Date Title
US6977981B2 (en) Method and apparatus for reducing power requirements in a multi gigabit parallel to serial converter
KR100808900B1 (ko) 하이브리드 병렬/직렬 버스 인터페이스를 구비하는 기지국
CN107634762B (zh) 随机时钟域到固定时钟域之间的数据切换
CN106844864B (zh) 一种基于相位自同步技术的多路时钟调节方法
CN110488718B (zh) 超多通道全同步数据采集系统
EP2778942B1 (en) Synchronizing data transfer from a core to a physical interface
JP2008271530A (ja) アナログ−デジタル変換器システム
KR20170115041A (ko) 조정된 단일 클록 소스 동기 직렬화기­역직렬화기 프로토콜을 사용하는 고속 데이터 전송
CN108919707B (zh) 一种64通道高精度数据采集系统
CN110350920B (zh) 多通道adc系统同步采样的装置及方法
US20120313799A1 (en) Parallel-to-serial conversion circuit, information processing apparatus, information processing system, and parallel-to-serial conversion method
EP2778827A2 (en) Active clock tree for data converters
US8760328B1 (en) Interface circuitry for an integrated circuit system
EP3734465B1 (en) Data transmission code and interface
US6961691B1 (en) Non-synchronized multiplex data transport across synchronous systems
CN210168102U (zh) 一种信号采集子卡工作系统
Aloisio et al. High-speed, fixed-latency serial links with FPGAs for synchronous transfers
CN107290736B (zh) 信号处理装置及超声信号处理系统
EP1798887A1 (en) Isochronous synchronizer
US10326465B1 (en) Analog to digital converter device and method for generating testing signal
US7471753B2 (en) Serializer clock synthesizer
CN116938352A (zh) 芯片、误码率测试方法及电子设备
CN109547024B (zh) 多信号的检测方法和检测控制装置
Ali et al. An Ultra Low Power, 3-Wire Serial Interface Design for Data Converters in Pin-Constrainted Applications with 180 nm CMOS Technology
CN215298201U (zh) 一种多路高速信号同步采集系统

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant