KR20040105721A

KR20040105721A - 전자 회로

Info

Publication number: KR20040105721A
Application number: KR10-2004-7012712A
Authority: KR
Inventors: 우드존
Original assignee: 멀티지그 리미티드
Priority date: 2002-02-15
Filing date: 2003-02-14
Publication date: 2004-12-16
Also published as: GB2403045A; WO2003069452A3; EP1476801A2; AU2003208422A1; IL163526A0; CA2476379A1; WO2003069452A2; GB2403045B; GB0420141D0; GB2419437B; US20050225365A1; GB2419437A; CN1647012A; GB0510489D0

Abstract

고주파수 클록 신호를 이용하여 회로를 글로벌적으로 동기화하는 단계와, 상기 고주파수 클록에 의해 클로킹된 협력형 단-범위 상태의 머신을 통해 다중 저주파수에서 추가 동기화하는 단계와, 이들 사이에서 롤오버 신호를 교환함으로써 머신의 상태를 상호 동기화하는 단계를 포함하는 회로 동기화 방법이다.

Description

전자 회로 {ELECTRONIC CIRCUITS}

본 출원의 배경 기술은 여기에 완전히 참조되어 있는 특허출원 제 PCT/GB00/00175 호에 있다.

일반적인 아이디어:

-오버클록 주파수에서 RTWO 를 분산한다. 이 클록, 예를 들면 IOGHz 는 HOGHz 클록에 대하여 각각 예를 들면 50pS 의 % 사이클(100PS 사이클)에서 역 위상 클록 에지(Anti-phase Clock Edge)를 제공한다. 최고 속도의 클록은 많은 장치에 직접적으로 적합하다(고속 ALU, SERDES I/O 포트).

-마스터 오버클록을 제어하기 위해 중앙에 배치된 FLL(주파수 잠금 루프). - 위상 잠금 루프보다 바람직함.

본 발명은 국제출원 제 PCT/GB2002/005514 호는 물론, 출원인의 종전의 국제출원 제 WO 01/89088 호, 미국특허출원 제 09/529,076 호(PCT/GB00/00175 의 국내단계), 미국특허출원 제10/167,639 호(미국특허출원 제 09/529,076 호의 분할출원), 미국특허출원 제10/167,200 호(미국특허출원 09/529,076 호의 CIP 출원) 등의 연구 분야에 대한 발전 결과에 관한 것으로, 상기 모든 출원들에 개시된 사항은 여기에 참조되어 있다.

하기의 참조된 영국특허출원의 내용은 여기서 보다 명시적으로 포함되어 있으며, 그 개시 사항은 본 발명의 일부분을 이루고 있다.

영국특허출원 제 0203605.1 호

아래에 참조된 도면은 본 출원의 도면 중 1/53 내지 17/53 부분에 도시된 것들이다.

계층적 클로킹 시스템.

주파수 분할/펄스 래칭(Pulse Latching)/단열 시스템

본 구성은 로터리 클로킹 구조(Rotary Clocking Architecture)가 새롭게 디자인된 블록을 위해 삽입되는 RTWO 다이렉트 고속 저전력 클로킹을 가능하게 하면서 레거시 저속 클록 네트워크 토폴로지(Legacy Low-speed Clock NetworkTopologies)를 지원할 수 있도록 제작되어 있다.

또한 다중 클록 주파수와 클록 위상이 필요한 SOC 디자인을 구성하는 것도 지원한다.

RTWO 로부터 특별한 파형과 위상 형태를 가진 저 주파수 분할의 에너지 효율성이 있는 '단열(adiabatic)' 클록을 구현하는 방법도 기술되어 있다.

주의: 본문에 걸쳐서, VLSI 장치에 들어가는 제어 프로그램 또는 직렬이나 병렬로 다양한 시프트 레지스터와 데이터 레지스터를 로딩하여 판독할 수 있는 ofd 칩 하드웨어 중 하나는 존재하는 것으로 가정한다. 이를 수행하는 방법은 널리 알려져 있으며, 표준화되어 있다.

도 1은 대표적인 VLSI 칩이 RTWO 전송선 및 인버터와 함께 나타내는 도면.

도 2는 2 개의 가능한 시퀀셔 상태 장치의 파형을 나타내는 도면.

도 3은 전용 로직을 이용하는 것을 나타내는 도면.

도 4는 도 3 스트립(Strip)을 보충하는데 이용되는 단일 비트 '무빙 스폿' 소자의 내부 구성요소를 나타내는 도면.

도 5는 무빙 스폿 출력에 인터페이스로 접속하여 디지털적으로 출력 클록 파형 (CLK_ARB) 의 '온' 및 '오프' 시간을 고해상도 RTWO 1/2 주기의 조건에서 설정하는 회로를 나타내는 도면.

도 6은 단열 클록 생성을 나타내는 도면.

도 7은 다른 단열 클록 생성을 나타내는 도면.

도 8은 또 다른 단열 클록 생성을 나타내는 도면.

도 9는 차지 펌프 주파수 제어기를 나타내는 도면.

도 10은 디지털 카운터 시스템을 나타내는 도면.

도 11 내지 도 16 은 본문에서 지나가면서 참조한 세부 블록 구성요소를 나타내는 도면.

특징:

-코스 제어(주파수 분할 - 디지털)

-매체 제어(스위칭형 캐패시터 - 디지털)

-미세 제어(버랙터(Varactor) - 아날로그)

PLL 보다 우수한 점

-훨씬 더 안정된 루프

-저전력

-저면적

-고속

-더 나은 안정성(지터(Jitter), 스큐(Skew))

-다중 주파수 사이의 위상 잠금

-위상 잠금은 RTWO 고유의 위상 잠금 메커니즘에 의해 제공된다(2 가지 유형: 접합 잠금(칩 사이), 지연 정합 링크(칩 사이)). -주파수가 잠금된다면 위상 잠금이 외부적으로 위상에 관계없는 동기화된 회전 파형을 얻는 단순한 문제로 된다는 원칙에 근거한 작업.

-주파수 분할되어 있을 뿐만 아니라 임의성을 띠며 다양한 장치에 대한 기준 클록에 위상 정렬되어 있는 파형을 생성하기 위해 '오버클록' 을 사용한다.

-레거시 UO 클록 - 예를 들면, 펄스 클록

-전역에 대한 저 주파수 클록(예를 들면, 캐시(Cache), 장거리 병렬 버스)

-활성 "디스큐(Deskew)" 메커니즘에 대한 대체를 허용한다.

-디지털 제어되는 빠르거나 느린 위상 동기. - 상호 전도 전류 스파이크를 제거한다.

-임의의 반복적인 파형 - 고/저 주기, 분수 N 가능함.

-테스트 클록 등을 포함하는 하이 엔드 프로세서(High-end Processor)의 필요한 모든 특성을 제공한다.

-SERDES(시리얼/디시리얼(Serial/Deserial))에 대해 고속 위상 잠금된 주변 클록을 제공한다. - 메인 클록으로부터 ALU 등에 대해 국소적인 고속 클로킹 토폴로지.

RTWO 구조의 이전 기술은 주파수 제어, 회전 방향 바이어스 등을 위해 RTWO 전송선 경로 주위에 배치된 배면 인버터, 스위칭형 캐패시터, 버랙터 등과 같은 분산된 구성 요소를 널리 사용하여 왔다.

이러한 장치에 있어서, 이들 부품들은 소위 '이진 파형 정형 블록"(BWBs) 으로 불리는 파형 정형 생성 요소에 따라 모듈 구조로 모아진다. 그 구조는 RTWO 가 근원적인 방법론에 아무런 변화 없이 오늘날 산업에서 이용되는 광범위한 전류 VLSI 동기 클로킹에 적합하도록 해준다.

이 방법에 의해 충분히 실현되지 않는 2-상 비중첩 래칭 스타일에 직접 RTWO 파를 사용하는데 있어서 고유한 이점들이 존재하며, 새로운 성분에 대한 순수한 RTWO 클록과 계층적 RTWO 클로킹을 혼합하는 것은 다중 주파수 환경에서의 최상의 절충안일 것으로 예상된다.

도 1 - 구조.

대표적인 VLSI 칩이 RTWO 전송선 및 인버터와 함께 나타나 있다.

-REFCLK 입력: - 이 핀에 공급되는 외부의 기준 주파수에 정확히 동기화된 온칩 RTWO 시스템을 얻는데 이용될 것이다.

-위상 잠금 '동기화 스트랩(Synchronisation Strap)' 지점은 좌측에 나타나 있다. 이는 이전의 장치에서 설명되었으며, 하드 록킹(Hard-locking)에 의해 RTWO 칩 사이의 위상 잠금을 가능하게 한다.[PLL형 정렬의 대안책은 또 다른 해결책으로서 버려지지 않았다]

칩의 중앙에는 2 개의 블록이 도시되어 있다.

BWBO

-이것은 칩에 대한 주된 '이진 파형 정형 블록' 이다.

-이것은 Qn 및^*Qn 다중 사이클 동기화 신호의 소스를 제공한다(하기 및 도 2 를 참조).

FILL

주파수 잠금 루프

이 회로는 칩의 메인 RTWO 동작 주파수가 폐루프 제어되어 예를 들면 Quartz Crytal 같은 오부 시스템 표준으로부터 올 수 있는 입력 REF CLK 의 정확하게 몇배수가 되도록 보장한다.

기본적으로, 만약 RTWO 주파수가 (REF_CLK xX) 보다 더 높다면 그것은 주파수에 있어서 정확하게 잠금될 때까지 버랙터 또는 스위칭형 캐패시터 제어에 의해 감소된다. 상세한 동작은 아래에 설명되어 있다.

부재: PLL

이론상, 주파수와 위상은 PLL 및 위상-주파수 비교기를 이용하여 외부기준으로 제어될 수 있다. 실제에서는, 칩으로 들어간 후 칩을 지나가기 때문에 REF_CLK 에는 위상에 있어 매우 많은 불확실성이 있고, 그로 인해 그렇지 않다면 위상 기준으로 된다.

RTWO 칩과 외부 위상 간의 위상 잠금은 하드 와이어 잠금(이전 장치에서 설명되어 있음)으로 또는 예를 들면 들어오는 NRZ 데이터 스트림의 에지를 검출하여 데이터가 동기화되어 샘플링될 때까지 RTWO 링의 위상을 조정함으로써(버랙터 제어를 통해) 달성될 수 있다. [TBD]

다중 글로벌, 주파수 분할 클록:

이 구조의 목적은 칩 주위에 상호간에 주파수와 위상에 있어 관련된 클록을 생성하는 것이다. 메인 RTWO 클로킹 어레이는 전송상의 펄스 조합 메커니즘으로 인해 위상의 360도상의 모든 점들 사이에서 정확한 위상 관계를 제공한다. -- JSSC 논문 참조.

다중 사이클 이벤트가 동기화될 수 있는 경우(예를 들면, 메인 RTWO 주파수의 1/10 인 클록을 생성하는 것), 다중 사이클상 시퀀싱을 수행하기 위해 연속적인 상태 장치가 필요할 뿐만 아니라, 이 /N 클록이 칩 상의 다른 /N 클록과 위상 정렬되어야 하기 때문에 그들 모두가 상태 0 을 통해 함께 가기 위해서는 동기화된 상태 장치의 상태를 유지하도록 몇몇 글로벌 동기화 신호가 있어야 한다.

분명한 방법은 모든 얻어진 클록에 대해 칩 주위에 클로벌 '동기' 와이어를 분배하는 것이지만, 이 와이어는 마스터 RTWO 클록 사이클의 부분을 비뚤어지게 하면서 정확한 타이밍으로 전체 칩을 돌도록 디자인될 필요가 있다. 이는 종래의 H-트리 클록을 생성하는 것만큼 어려운 문제로서 실행 불가능하다.

대신에, 우리는 루핑 이전의 시퀀스를 완료할 때 그 이웃에 대한 BWB 블록 신호의 상태 장치 각각을 갖는 것을 제안한다. 따라서, 신호를 보내는 거리는 짧아진다. 결과적으로, 각각의 BWB 는 다음의 RTWO 사이클(또는 1/2 사이클)에서 상태 0 으로의 루프로 가려는 이웃에 대해 신호를 보내고, 수신하는 BWB 는 이를 그 다음의 RTWO 클록 에지상에서 상태 0 으로 가라는 명령으로서 받아들일 것이며, 모든 BWB 상태가 칩에서 동기 상태로 되는 것을 결과적으로 보장하게 된다. (이로 인한 소비 전력은 낮다. 주파수가 RTWO 주파수보다 작은 Nx 이고, 부하 캐패시턴스는 각 BWB 에서의 한쌍의 수신기 게이트일 뿐이다)

이 방법의 단점은 전체 칩이 다중 사이클 상태 장치를 동기화시키기 이전에 Nx(BWB 의 수) RTWO 클록 사이클을 취한다는 것이다. 이를 완화시키기 위해, 제1 의 BWB 로부터 '팬아웃(Fan-out)" 을 행하여 소위 4 근방 이웃을 구동하는 것이 가능하다.

이 모든 로직의 결과는 획득 가능한 '글로벌', 예를 들면 칩-와이드(Chip-wide) 시퀀스(또는 RTWO 사이클)가 존재한다는 것이며, 이는 fRTWO 보다 낮은 속도로 전체 칩상에서 동기화하여 응답하는 로직을 가능하게 한다.

BWB 회로 세부 설명:

시퀀셔/상태 장치로부터의 Qn 및^*Qn 출력은 도 L 에서 이러한 기능을 수행하고, 삽입 상에서 BWB 클록 간 데이지 체인을 볼 수 있다.

Qn 및^*Qn 은 시퀀셔 내에서 루프의 최후 상태의 보수이고 참이다.

도 2 는 2 개의 가능한 시퀀셔 상태 장치의 파형을 나타낸다. 이 장치는 최후 상태(즉, N-1)를 생성하기 위해 출력 로직을 가진 /N 카운터만큼 단순할 수 있으며, 또는 최후 상태가 명시적 출력 상에 있는 '원-핫(One-Hot)' AKA '무빙 스폿(Moving Spot)' 상태 장치일 수 있다.

도 2a 는 BWB 에서 이전의 /N 카운터에 의해 동기화되는 것을 가능하게 하며 LASTout 을 이용하여 다음의 BWB 에서 다음의 /N 카운터를 동기화시킬 수 있는 ' LASTin' 입력 및 'LASTout' 출력을 가진 /N 카운터를 도시하고 있다.

LASTout 은 /N 카운터가 내부적으로 0 으로 되기 바로 전에 카운트상에서 하이로 된다.

LASTin 은 하이인 경우 카운터로 하여금 다음의 카운트상에서 카운트 0 으로 가도록 강제하는 레지스트된 입력이다.

시퀀싱은 임의 파형을 생성하는데 이용될 수 있다. 가장 단순한 경우, /N 카운터는 총 N 클록 펄스가 주어지는 경우 0 -> 1 -> 0 출력 시퀀스를 주는 시퀀셔이다.

임의의 파형 형성

범용 클록 파형 생성기가 게이팅(Gating) 및 출력 버퍼와 결합된 N-상 시퀀셔('원-핫 인코더' 또는 '무빙 스폿')를 이용하여 만들어질 수 있다.

이것은 /N 카운터와 유사한 다중 사이클 동기화 시스템을 가지며, 이전에,그것이 *SYNC 및 SYNC 입력을 사용하여 *Qn 및 Qn 입력을 이전의 스테이지로부터 수신하고 다음 스테이지로 *Qn 및 Qn 을 출력하는 것으로 논의되어 왔다.

주의: 동기화는 N-클록 동기화이며, RTWO 라인상 BWB 블록의 위치에 따라 사이클 내 위상 오프셋이 여전히 존재한다.

도 2b 는 '무빙 스폿' 기반의 시퀀셔의 타이밍 시퀀스 및 블록도를 나타낸다. 제1 의 BWB(BWBO)는 다른 BWB 와 다른데, 이는 그것이 그 자신의 피드백을 MUX 를 통해 그 출력으로부터 생성하기 때문이다.

MUX 의 선택은 필요하다면 프로그램으로 시퀀스의 길이에 변동을 가능하게 한다(온-칩(On-Chip) 또는 ofd 칩 마이크로프로세서에 접속된 경우).

이 무빙 스폿 레지스터를 만드는 하나의 방법은 시프트 레지스터 소자를 이용하는 것이다. 다른 방법은 도 3 에 나타낸 바와 같은 전용 로직을 이용하는 것이다. 참을 얻어서 출력 Q0 ... Q9.5 상에서 원-핫 인코딩 신호를 반전하는 듀얼 '무빙 스폿' 생성기를 도시한다. 상태는 RTWO 클록 신호의 각각의 1/2 사이클(즉, 로테이션(Rotation))에서 전진한다. 도 4 는 도 3 스트립(Strip)을 보충하는데 이용되는 단일 비트 '무빙 스폿' 소자의 내부 구성요소를 나타낸다.

*SYNC 및 SYNC 는 도면의 좌측상의 신호와 같게 하며, Qn 및 *Qn 은 우측에서 신호 Q9.5 및 *Q9.5 와 같게 한다.

'무빙 스폿' 시퀀스를 이용하는 파형 생성기는 /N 카운터보다 더 유연하다.

% RTWO, 클록 주기의 해상도로 디지털적으로 정의된 하이 및 로우 시간의 임의 파형을 얻을 수 있다.

도 5 는 무빙 스폿 출력에 인터페이스로 접속하여 디지털적으로 출력 클록 파형 (CLK_ARB) 의 '온' 및 '오프' 시간을 고해상도 RTWO 1/2 주기의 조건에서 설정하는 회로를 나타낸다. 도 6 에 나타낸 버퍼를 경유한다.

SET 레지스터의 '1' 은 무빙 스폿 시퀀스의 시퀀스에서 CLK_ARB 를 온으로 할 것이다. RESET 레지스터의 '0' 은 마찬가지로 시퀀스의 그 시간에서 출력을 오프한다. CLK_ARB 는 최대 RTWO 주기마다 한번씩 그리고 RTWO주기/N시퀀스 길이마다 한번씩 전이할 수 있고, 최소 20 스폿 시퀀셔에 대해 fRTWO /10 의 주파수(2 전이) 범위를 제공한다. CLK_ARB 의 유연성은 프로그램 가능성으로부터 나오는 것이다.

-주파수는 상태가 변하는 글로벌 시퀀스 수를 설정함으로써 조정 가능하다.

-하이 시간 및 로우 시간은 독립적으로 설정 가능하며 펄스 클록을 촉진시킨다.

-디스큐- 하이 주기 및 로우의 시작의 프로그램 가능한 글로벌 시퀀스 수는 BWB 의 각 클록에 대해 독립적으로 프로그램될 수 있다.

-% RTWO 주기의 해상도에 대해 프로그램 가능한 디스큐를 효과적으로 가능하게 한다.(예를 들면 10GHz RTWO 주파수에서 50 pS).

-게이팅- 게이트 클록 오프 가능

-스트로브 및 다른 특정한 비표준 동기 신호는 만들어질 수 있으며 전체적으로 동기화될 것이다.

하나 이상의 CLK_ARB 는 각 BWB 에 국소적으로 생성될 수 있고, SET 및 RESET 및 버퍼 회로는 생성된 각각의 독립적인 클록에 대해 재생되어야 한다.

BWB 시퀀스는 필요하면 어떠한 길이도 될 수 있으며, 필요한 최소 주파수에 의존한다. 모든 BWB 가 동일한 시퀀스 길이를 가질 필요는 없다(OR 게이트를 사용하여 SYNCH 펄스를 중간점에서 20 길이의 시퀀셔가 10 길이의 시퀀셔에 연결될 때 전송할 수 있다).

BWB 를 사용하여, 레거시 장치에 대한 감소된 주파수 클록 속도에서 참의 단일 위상 클로킹에 매우 가까운 근사가 이루어질 수 있다.

임의의(다시 만들어진) 파형 에지는 RTWO 파의 국소적인 도착에 동기화된다. RTWO상의 에지의 2 회전 시간을 요구하는 360도(회전당 180도)를 가진 종래의 보통의 RTWO 루프 어레이에 대해, 루프상의 가장 먼 두 지점, 즉 '위상 각 0' 인 RTWO 상의 단일 점 포버클록 노미네이팅에서 90도(1사이클) 사이에서의 비동기성의 가장 높은 레벨; *CLK 또는 CLK 라인 중 하나를 사용함으로써 어떠한 다른 지점이 +1-90도 보다 위상 에러에 있어서 클 수 없음을 알 수 있다.(예를 들면, +90 에서 +95 로 이동하면, 다른 위상을 이용할 수 있게되며, 이 +95도는 -85도로 된다.)

IOGM 에서, 이것은 +1-25pS 이며, 10% 전형적인 스큐 버짓(Budget) 내에서 1GHz '버츄얼 단상'의 +1-Z.5% 를 나타낸다.

에러는 안정적이며 계산가능하고 어떠한 레이스(Race) 조건을 방지하기 위해 최소 딜레이에 시간을 더함으로써 계산될 수 있다. 위상이 알려져 있다는 사실은 스큐의 랜덤 변수인 피터(Fitter)보다 훨씬 더 쉽게 다룰 수 있게 만든다.

BWB 는 데이지 체인 방식으로 다음 단의 *SYNC SYNCH 입력을 공급하는 일단의 Qn 출력으로부터 라인을 상호 와이어로 연결함으로써 서로간에 동기화된다.

제어된 클록 게이팅 및 질서정연한 차단은 제1 의 BWB 로부터 Qn *Qn 을 디어설팅(De-asserting)하는 것을 포함한다.

시작에 대해 역의 절체에 있어서, BWB 는 시퀀스에서 정지할 것이다(그들의 SYNCH 펄스가 정지하기 때문).

선택적으로는, 각 BWB 는 구현될 새로운 파형, 위상 동기, 주파수를 가능하게 하면서 그들의 시퀀스 데이터를 변경할 수 있다.

속도 변경은 새로운 데이터를 카운트 번호 0 이전에 업데이트되거나 다른 적합한 카운트 코드를 얻는 SEQ_CTRL 레지스터로 로딩하는 것을 포함한다.

각 시퀀스 후에 로딩될 상이한 시퀀스 데이터에 대한 어레이 저장(효과적으로 시퀀스를 길게 함).

BWB 및 시퀀셔는 예를 들면 핸드쉐이킹(Handshaking) 신호, 스트로브 등과 같은 특별한 클록을 만드는데 사용될 수도 있다.

단열 클록 생성 -- 도 7, 도 8(도 5 및 도 6 을 대체시킴)

RTWO 신호는 전기적(용량성)이고 자기적(유도성) 에너지가 계속하여 폐경로 주위를 도는 이동파로서 재사용되기 때문에 에너지 보전적이다. RTWO 루프는 VLSI 차원에 가해지는 경우 매우 높은 주파수를 생성하는 경향이 있다.

레거시 인터페이스 및 클록 주파수를 지원하기 위해, 주파수 분할(즉, 다른 낮은 클록 주파수를 생성하도록 클록 주파수를 분할하는 것)이 RTWO 에 대해 이전에 언급되어 왔다.

불행히도, 종래의 주파수 분할기 및 방금 설명한 버퍼는 비단열적인데, 다시말해 이들은 부하 캐패시턴스를 구동하는데 있어 에너지를 소비한다.

이 부분은 단열 주파수 분할의 원칙을 설명한다. 그러나, RTWO 를 느리게 하는 다른 대안도 가능하다.

-라인을 느리게 하기 위해서는 더 높은 인덕턴스값을 만든다

-라인을 느리게 하기 위해 부하 캐패시턴스를 증가시킨다

-전송선 길이를 늘리면서 페리미터(Perimeter)를 유지하기 위해 일정한 지역 주위에 RTWO 라인의 다중 루프를 '랩(Wrap)'한다.

여기에 제시된 단열 주파수 분할기는 다른 '슬로우다운(Slow-down)' 대안을 제시한다.

RTWO 와 같은 펄스 전송선 시스템에 있어서, 라인 전류는 앞서 이동하는 '에지'에 대해 분배된 캐패시턴스를 충전한다. 주파수에 관련하여 동기화된 주파수에서 다른 캐패시턴스를 충전 및 방전하도록 이들 전류를 메인 루프 주파수로 전환하는 것도 가능하며, 이로써 저 주파수를 생성하게 된다.

RTWO 라인은 그 차이를 알지 못한다.

실제에는, 매우 근대적인(0.18u 또는 그 이하) CMOS 프로세스 이외의 어떤 것에 대해 효과적인 방법으로 달성하기 어렵다.

원리.

-사용되는 원리는 주파수 F 의 2상 클록이 주파수 F/N 에서 (2*N) 위상으로 분할될 수 있는지를 관찰하는 것이다(도 8 을 참조).

-단순한 예시는 2상 4GHz 클록을 4상 2GHz 클록으로 분할하는 것이다.

표 1, 시퀀스 동안 동작하는 스위치

이 사이클 초기 전이 동안 스위치 On 을 카운트한다. *선택적으로는

O A-J, B-L, *A-M, *B-K

0.5 A-M, B-K, *A-L, *B-J

1 A-L, B-J, *A-K, *B-M

1.5 A-&B-M, *A-J, *B-L

스위치는 BWB 장치에서 설명한 것과 유사하게 '원-핫' 상태 장치에 의해 제어되지만, 여기서는 단지 4 상태 장치만으로 제어된다.

*선택적으로, 상기 트랜지스터는 이전의 안정 상태(플라타우(Platau) 레벨)에서 활성화되어 다음의 에지가 생머신 이전에 트랜지스터를 온으로 할 수 있으며, 이는 트랜지스터가 가만히 있는 시간동안 저 손실로 켜질 수 있음을 의미한다.

'로직' 으로 표제된 장치는 단순 게이트를 통합하여 상기 표에 *아이템에 의해 요구되는 추가적인 출력 게이팅을 달성한다. 이러한 선택 없이, 출력 0, 0.5, .. 1.5 는 단지 직교 출력에 대해 NMOS 트랜지스터의 하나 이상의 게이트를 구동할 뿐이다.

직교 신호 시퀀스(도 8 의 좌측)를 채택해야 하는 특별한 이유는 없으며, 어떠한 수의 우상의 시퀀스를 생성할 수도 있다. 유일한 제한은 (이상적으로는) RTWO 클록의 모든 에지가 각 시간에 동일한 캐패시턴스로 스위칭되어야 한다는 점이다.

유용한 버젼은 타이밍도의 우측에 나타낸 '원 핫' 클로킹 구조이다. J,K,L,M 에서 생성된 이 클록 신호는, 비록 I^2R 전력은 MOSET 의 저항 및 RTWO 전송선 컨덕터에서 손실되지만, CV^2F 전력에 종속되지 않으면서 단열성있게 캐패시턴스를 구동할 수 있다.

이론상, 트랜지스터 게이트 캐패시턴스를 스위칭하는 것은 어떠한 클록으로부터라도 단열적으로 얻어질 수 있으며, 따라서 이것이 전력 낭비를 유발하지는 않는다.

메인 RTWO 라인에 대한 유효 캐패시턴스:

-/2 주파수 출력 위상 각각에서의 용량성 부하는 속도 분석을 위해 RTWO 에 제시되는 차동 캐패시턴스보다 C 느리며(로직 부하 캐패시턴스를 나타냄) 임피던스는 C_SLOW/2 인데, 이는 언제나 RTWO(차동)가 직렬로 2 개의 캐패시턴스를 충전하기 때문이다. RTWO 라인은 단열 분할기(링 상의 어디에 위치한 어떠한 수일 수 있다)에서 생성하는 '위상 분할'을 모른채 통상적으로 동작한다. 그것은 통상적으로 캐패시턴스를 구동하는 것처럼 보인다.

상기 설명은 국소적인 용량성 부하의 구동을 고려한다.

선택적으로 또는 부가적으로는, 클록은, 예를 들면, 원격 위치에 '원-핫' 펄스 클록을 구동하도록 다른 전송선을 구동할 수 있다.

결과적으로는, J, K, L 또는 M 클록은 RTWO 라인 에너지상의 브랜치로서 동작하며, 임피던스 정합이 저 반사 에너지 흐름에 대해 요구된다.(동일한 조건은 캐패시턴스로서 적용된다. 즉, RTWO 라인은 시퀀스의 각 부분에서 동일 임피던스를 보여야 한다.)

에너지의 재결합

-다상 주파수 분할 클록은 본래 양방향성이며 JKLM 및 RTWOA,B 사이에서 어느 한 방향으로 에너지를 전달할 수 있다.

관심을 끄는 것은, JKLM 탭 전송선의 '원격단'은 JKLM 위상 포인트를 다른 BWB 에서 사용하여 RTWO 라인의 다른 위치로 재결합될 수 있다는 점이다. 전체적으로, 시퀀스 수는 맞춰져 있으며, 타이밍은 JKLM 으로부터 RTWO 라인으로의 신호를 라우팅하기 위해 MOSFET 스위치에 대해서는 정확하다[임피던스 정합 및 타이밍 고려가 적용된다].

여기에 나타낸 JKL,M 위상 구조의 다른 용법은 2상 F RTWO 루프와 4상 루프 사이에서 동기화시키는 것이다.(Twn 은 페리미터 주위에 랩한다. - 선택적 방법 1/2F 루프 - 에너지는 이들 사이에서 이동하며 이들을 함께 동기화한다.)

스캔 테스트.

BWB 블록도(도 1b) 내에 스캔 테스트 블록이 나타나 있다. 스캔 체인 로직이 다른 BWB 구성요소처럼 동일한 DAT in/out, SCLK 버스 을 공유할 수 있도록 하면서, 표준 JTAG 경계 스캔 시프트 레지스터 시스템은 제안된 글로벌 시리얼 데이터 인터페이스와 양립 가능하다.

FLL - 주파수 잠금 루프

RTWO 칩의 어레이를 PLL 및 지터, 대역폭, 면적의 모든 문제없이 동기화하는 것.

VLSI 칩 마다 요구되는 유일한 단일 FLL 제어기.

이전의 장치들은 칩 간의 수동 전송선 연결이 동일 주파수 RTWO 를 그들 상에서 함께 동기화시킬 수 있는지를 기술하였다.

링들 사이의 위크(즉, >> Zring) 코히런트 링크들은 링들의 주파수 차이가 작다면 두 칩을 결합할 것이다.

-초기 주파수 차이를 작게 얻는 것은 남은 과제이다.

주파수 잠금은 하나의 좋은 방법이다.

주파수 잠금 루프를 이용하는 것 - 상/하 카운터를 만들기에 매우 쉬운 장치 - 또는 고 정밀도 전하 펌프 회로를 이용할 수도 있다.

-REF_CLK 은 외부의 저 주파수 F 로부터 올 수 있다.

참조 -F_int 는 RTWO 클록 /N 으로부터 올 수 있다.

우상은 중요하지 않다. 따라서 에지 속도 등 및 딜레이는 문제되지 않는다. 위상, 단순한 F 를 제어하려 할 필요가 없다.

-RTWO 주파수를 스위칭형 캡이나 버랙터를 이용하여 제어한다.

-INNERMOST(도 1 의 중앙에 표시) rtwo 링(주파수 잠금 연결이 있는 주변부로부터 가장 멀리)을 사용하여 RTWO 주파수를 측정 및 잠금한다.

이 링은 원격 링에 주입된 비동기 신호상의 주파수의 효과에 다소 무관할 것이다.

-동일한 주파수에서 동작하는 다중 RTWO 칩의 가장 안쪽의 링으로, 바깥 세상에 대해 아무런 바람직한 상대적 위상이 존재하지 않는다(결국에는 회전한다). 그러므로, 부여된 신호로 그것을 우상 동기화하는 것은 쉬우며 충분히 동기화될 때까지 회전으로부터 에너지를 잃을 것이다.

동기화에 더 가까워질수록 에너지 소모는 적다. -주의-약한 연결은 미끄러지기 쉽다. -RTWO 는 많은 연결이 존재하지 않는다면 매우 불안정하게 되어야한다.

주의: 상기는 하나의 주파수에서만 유효하다. - 오프 칩 전송선 시간에 의해 결정됨 - 이를 해결하기 위해, 외부 RTWO 앰프형 장치를 사용하여 이들 라인을 정돈할 수 있다 -- 그러나 전체를 조화시키기 위해 고장이 잘난다.

FLL 시스템 상세설명

(가능한 많은 방법 중)2 가지 방법(1)

-듀얼 차지 펌프 - 하나는 전류를 내부로 펌핑하고 다른 하나는 외부로 펌핑한다 - 눈금 - 동일 클록으로 양 펌프를 구동하며 무출력일 때까지 정돈한다 - MUX 를 필요로 함

-상/하 카운터(Up/Down Counter)

참조: Dana.F.Geiger,Wiley, 1981 의 'Phaselock Loops for DC Motor Speed Control' pp v, pp77-92

방법 1

차지 펌프 주파수 제어기. (차지펌프 fcomp.ps) 도 9.

목적:

RTWO 주파수를 몇몇 외부 기준 주파수에 잠금하는 것.

2 개의 주파수를 비교하여 RTWO 라인에 회전 시간을 변조하여 주파수 변조를 하기 위해 인가되는 제어 버랙터로(또는 스위칭형 캐패시터)의 주파수 사이의 차이에 비례하는 제어 신호를 출력한다.

위상 잠금 루프는 사용하지 않음

/N 카운터는 저속 오부 기준 F 에 정합하기 위한 저 주파수에 RTWO 주파수로 분할하는데 사용된다. 주파수 비교는 저주파수에서 행해져서 최고 속도의 기준이라면 제어하기 어려운 기준 클록의 분배를 쉽게 한다.

인버터: IA, I1, IB, I2 - CMOS 인버터(Pch/Nch) - VDD 로부터 전력 공급받음, 0V 기능: - F1 주파수의 각 사이클, C1*VDD 와 같은 전하가 커런트 미러 P1 으로 펌핑된다. - F2 주파수의 각 사이클, C2*VDD 와 같은 전하가 커런트 미러 P2 로 펌핑된다.

주파수가 같은 경우, 상기 2 개의 전류의 전류(전하*주파수)가 같아진다(C1 = C2 에 대하여).

이 경우, 정합 트랜지스터 P1, P2 는 전압 'VARACTORV' 를 안정적으로 유지하면서 P2 드레인으로 0 전류를 보낼 것이다.

주파수 부정합은 P1, P2 전류의 부정합을 유발하며, 'VARACTORV' 는 주파수 부정합에 비례하는 크기 및 방향으로 슬루(Slew)할 것이다.

이는 버랙터 전압을 조정하여 RTWO 주파수를 조정함으로써 RTWO 주파수를 다수의 저속 기준 ELK 의 그것으로 저장한다.

이는 원리상의 설명이며, 그 기술분야에 알려진 다른 차지 펌프 구조에도 적용 가능하다.

캘리브레이션은 F1 및 F2 입력을 동일한 REF 클록으로 MUM 을 사용하여 라우팅함으로써 상기 회로에서 가능하게 된다. 이 조건에서, 바이어스 지점 VDD/2 볼트로부터 VARACTORV 의 출력 드리프트는 없어야 한다. CALh 및 CAL1 은 주파수 비교기가 정확한지 결정하기 위해 상태 장치에 의해 판독될 수 있는 변형된 문턱값을 가진 인버터이다. 자기 트리밍(Trimming)은, 예를 들면 알려진 스위칭 캐패시터 수단을 이용하여 C1 또는 C2 캐패시터의 변경(이진 웨이팅) 또는 P1 이나 P2 전류 중 하나로 프로그램 가능한 오프셋 전류를 주입하는 등의 많은 수단에 의해 가능하다. 0.1% 의 정확도가 기대될 수 있으며, 이는 RTWO 에 대해 수동 링크상 하드 와이어된 위상 잠금을 허용하기에 충분하다(종전의 특허출원에서 설명됨).

방법 2

디지털 카운터 시스템(counter_fcomp.ps) 도 10.

참조: 'Phaselock Loops for DC Motor Speed Control' Dana.F.Geiger, Wiley, 1981 ppv, pp77-92

상기 인용된 참조 문헌은 디지털 상/하 카운터를 이용하여 주파수 비교를 하는 DC 모터 속도 제어에 대한 실제적인 접근법을 기술하고 있다. 제1 의 루프 변수로서 주파수를 제어하는 방법은 여유 안정성을 가진 위상/주파수 검출 시스템보다 훨씬 더 안정적인 루프를 제공한다.

동작은 간단하다. UP 및 DOWN 클록을 갖는 이진 카운터를 제작한다. UP 클록은 주파수 F1 으로부터 공급되며 DOWN 클록은 F2 로부터 공급된다.

주파수가 정합된 경우, 카운터는 결국 카운트 값의 0 증분/감분을 얻게 되며, 그 동일한 값 주위에서 교번한다.

DAC 및 제어 루프의 추가(이 경우 RTWO 주파수의 버랙터 제어)는 카운터가값 0 주위에서 지터하도록 강요한다.

2 의 보수 표시를 이용하는 8 비트 카운터는 DAC 가 VARACTORV 를 직접 구동하거나 아날로그 적분기를 통해 구동하도록 출력 전류를 평가하는 +127 내지 -128 의 신호를 제공한다.

버랙터 트리밍은 +/- 20% 주파수 편차를 구현할 수 있지만, 더 큰 튜닝 범위가 스위칭 캐패시터로 달성될 수 있다(도 16 참조). 디지털 비교기 블록 및 카운터2 의 추가는 그 혼자서는 주파수 잠금을 달성하는데 충분치 못할 경우 버랙터 제어를 보충할 수 있다. 카운터2 의 동작은 칩 주위에 분포된 스위칭 캐패시터 어레이를 제어한다. 그 값은 시프트 레지스터 메커니즘을 이용하여 BWB 블록 전부에 분배된다.

이진 비교기의 디자인은 카운터2 가 에러 카운터(카운터1)가 8 또는 -8(선택된 임의성)보다 더 빗나가는 경우에는 언제든지 각각 증분 또는 감분하도록 만든다. 이는 RTWO 라인에 더해져서 주파수를 버랙터 미세 튠 제어가 충분히 루프를 폐쇄할 수 있는 범위로 주파수를 가져오는, 더 크거나 작은 이진 웨이팅된 캐패시턴스를 선택한다.

도 11 내지 도 16 은 본문에서 지나가면서 참조한 세부 블록 구성요소를 나타낸다(설명을 위해 아래 참조).

파일 리스트.

터보캐드(TurboCad):

hierO.tcw - 메인 블록도

hier2.tcw - 임의의(비단열) 클록 생성기(버퍼로 공급하기 위함)에 대해 온 시간과 오프 시간을 디지털적으로 설정하는 메커니즘.

X회로:

adiab_1_sch.ps - 단열 4상 발생기의 구성요소(adiab_1.sda 역시 참조)

buffer_block.ps - 교차 전도를 제어하기 위한 각각의 입력을 갖는 비단열 CMOS 버퍼

chargepump fcomp.ps - 차지 펌프 주파수 비교 방법

counter_fcomp.ps - 주파수 비교의 디지털 상/하 카운터 방법

moving_spot_reg.ps - '무빙 스폿' 레지스터를 만드는 하나의 방법

spotmove elem.ps - 기본 무빙 스폿 소자 XA.ps 의 확장

- 스위칭 사이즈 인버터 셀(디지털 제어됨)

XB.ps - 스트로브 셀(SCLK 의 부재시 스트로브의 자동 생성을 위해)

XC.ps - 시프트 레지스터(단일 비트)

XD.ps - 래치 셀(시프트 레지스터 값을 스트로브로 보유하기 위해)

XE.ps - 디지털 사이즈 RTWO 인버터 셀의 완전한 셀(백-백)

XF.ps - 디지털 제어되는 스위칭 RTWO 캐패시터의 완전한 셀

XG.ps - 스위칭 캐패시터(단일 비트)

스타오피스(Staroffice):

adiab_1.sda - 단열적으로 생성 가능한 4 상 클록 신호 시퀀스

fdiv_1.sda - /N 카운터 블록 및 무빙의 사진

영국출원 제 0214850.0

아래 참조한 도면은 본 출원의 도면의 18/53 내지 20/53 에 나타낸 것들이다.

로터리 클로킹(Rotary Clocking)이나 로터리 클로킹 및 RTWO, ROA 에 관한 다른 단열 클록 소스 배경 자료로 사용하기 위한 고성능 동적 클록 로직 집단은 여기에 완전히 참조되어 있는 특허출원 제 PCT/GB00/00175 호 내에 포함되어 있다.

배경

CMOS VLSI 상의 로직 회로는 정적 또는 동적으로 분류될 수 있다.

정적 로직:

정적 로직 게이트는 표준이다. 이들은 보완적 장치를 이용한다. Nch 를 사용하여 로직 0 출력을 제공하며, Pch 를 사용하여 로직 1 출력을 제공한다. 로직 동작을 수행하기 위해 클록을 필요로 하지 않으나, 클록은 로직 동작의 결과를 포착하여 시퀀스하는 래치에 필요하다.

- 도 1a 는 종래의 정적 CMOS NAND 게이트이다.(다른 곳에서 필요한 래치와 클록은 미도시되어 있다.)

동적 로직:

동적 회로는 Nch 장치만을 그들의 평가 경로에서 사용하며 보통 로직 0 을 출력할 수 있을 뿐이다. 로직 1 값은 가능한 0 출력 이전에 출력을 초기화하는 1 로 출력을 미리 충전하는데 클록 회로를 사용함으로써 형성된다.

단지 Nch 장치만 이용하는 이점은 이들이 2-3 배 정도 나은 전자 이동성을가지고 있어서 소정 스위칭 구동 능력에 대해 더 낮은 이력 캐패시턴스를 제공한다는 점이다.

동적(또는 역시 알려진 바와 같이 클록 로직) 로직은 긴 역사를 가지고 있다.

CMOS(Pch 및 Nch) 정적 로직에 의해 많이 대체되었지만, 동적 회로는 최대 성능이 주 요구 조건인 niche 를 가지고 있다.

동적 로직의 많은 형태는 고유의 저장을 가져서 종종 래치가 동적 로직 시스템에 요구되지 않는다.

도 1b 는 CLK 가 로우일 때 출력이 VDD 로 미리 충전되고 CLK 가 하이로 되고 양 로직 입력도 하이인 때에만 로우로 되는(NAND 기능) 종래의 동적 CMOS NAND 게이트를 나타낸다.

로직 회로를 더 분류하면 단열과 비단열로 나눌 수 있다.

비단열:

이들은 로직 평가를 위한 에너지와 출력에 대해 표준이며 출력이 전원 레일로부터 들어온다. 에너지는 출력을 충전하는데 소비되며, 상호 연결은 로직 전이가 생기는 매 시간 소모된다. 효과적으로, 그것은 작은 배터리를 충전하여 각각의 매 사이클에 단락 회로로 방전하는 것과 같다. 전력은 C*V^2*F 에 관련되어 있으며, GHZ 주파수에서 작은 캐패시턴스 조차도 큰 전력 소모를 유발할 수 있다.

단열:

로직 평가를 위한 에너지 및 출력 드라이브는 가역 에너지 소스로부터 나오며, 로직 스위칭에 연관된 캐패시턴스의 충전은 충전 또는 방전되는 캐패시턴스상에서 순간적인 전압에 항상 근접해 있는 전원(예를 들면 사인파 클록)에 의해 점진적으로 이루어진다.

점차적인 또는 단열적 충전은 회생 가능한 에너지 전이를 초래한다. 에너지는 로직 회로/상호 연결 및 클록 에너지 사이에서 단지 이동하고 있다.

도 1c 는 잠재적으로는 단열 로직 게이트인데, 이는 단열 전압/충전 소스/덤프인 RTWO 회로로부터 전력을 공급받기 때문이다.

원칙적으로, 로터리 클록은 알려진 어떠한 클록 전력 공급형 로직 회로에 사인파나 공명 회로보다 고속 및 고효율로 전력을 공급할 수 있다.

발명의 설명

동적, 단열, 로터리 클록 로직 집단

이론적 근거:

동적 로직은 최고 성능의 로직 기술이며, 단열 로직은 최저 소모 전력을 가지며, 로터리 클록 기술은 초고 성능의 단열 타이밍 신호 생성기이다.

이러나 3 개를 결합하면 어떠한 동기화 로직 시스템 중에서도 최고의 가능한 전력/성능을 제공할 수 있으며, 본 설명의 나머지 부분은 소위 DARL(동적, 단열, 로터리 클록 로직 집단)이라 부르는 로직 집단을 기술한다.

DARL 로직 회로는 로터리 클록 네트워크에 의해 시퀀스되어 에너지를 공급받는다. 로터리 클록은 고유한 리사이클링 방법으로 인해 CV^2F 전력 소모를 유발하지 않고 고주파 구형파로 엄청난 캐패시턴스를 구동하는 특별한 능력을 가지고 있다.

DARL 로직 회로는 이 전력 절약 효과를 로직 회로 평가 및 신호간의 상호 연결 캐패시턴스 구동에까지 확장하고 있다. 만약 실제적으로도 이것이 가능하다면, 전형적인 VLSI 칩의 전력 소모의 대부분을 제거하는 것이 실제 가능하다.

손실은 클록과 데이터 상호 연결 손실 둘다를 회복시키는 RTWO 라인상의 능동 회로에 의해 보충된다.

회로 설명

도 2 버퍼/인버터에 뒤따르는 AND/NAND 게이트

본 로직 집단의 기본 개념은 로터리 클록 에너지가 Nch 트랜지스터에 의해 입력 신호의 논리적 결합에 기초하여 단열적으로 출력 캐패시턴스로 라우팅된다는 것이다. 출력 중 하나나 그 외의 것은 RTWO 에서 보여졌을 때 균일한 용량성 로딩을 제공하면서 로터리 클록 와이어로 전이한다.

단순한 인버터/버퍼에 대해, CLK 신호는 입력이 로직 1 인 경우 출력 Q 로 라우팅되며, 입력이 로직 0 인 경우 *Q 로 라우팅된다.

참 및 보수 입출력은 로직 집단의 특징이다.

각 게이트에 대한 회로의 주된 가시적 특성들은 다음과 같다: - 입력 샘플러 또는 저항기

- 진성 게이트 캐패시턴스를 가진 Nch 트랜지스터 - 로직 경로 1

- 로직 경로 2

- 상호 연결 또는 출력 캐패시턴스

- 샘플러 후의 입력상에의 선택적인 여분의 저장 캐패시턴스

샘플러에 대신하는 저항기의 경우, 게이트 구동 캐패시턴스는 충분히 단열적으로 구동되지 않는다. 여기에 작은 에너지를 회복하는 것은 유도 위상을 필요로 한다(예를 들면, 4상 RTWOJ 로부터의 직교 위상). 현대 칩의 대부분의 부하 캐패시턴스는 클록 및 상호 연결 캐패시턴스이기 때문에 실제적으로 가치있는 것이 아닐 수 있다.

DARL 버퍼/인버터에 대한 파형(도 3)

각 게이트에 대해 동작의 2 개의 위상이 있다:

샘플/평가(로직 위상 1):

-이 상태는 낮게 가는 에지를 발동하여 CLK 로 시작한다.

이전에 '1' 을 갖는 로직 경로라면 무엇이든 0 으로 돌아온 출력을 가질 것이다. 그 이유는 로직 경로는 여전히 온 상태에 있고(아직 새로운 데이터를 샘플하지 않음), 따라서 CLK 가 여전히 출력에 접속해 있기 때문이다. 주의, 접속 상태이기 때문에 클록과 동일한 속도로 하강하는데 이는 단열 방전을 보장한다.

-CLK 저 플랏트(Plateau) 동안, 양 로직 경로(1 및 2)는 현재 그 평가를 거치고 있는 이전 스테이지로부터의 입력 신호를 샘플링한다. 이는 능동 로직 경로를 바꿀 수 있지만 출력이 이미 로직 0 에 있을 것이므로 변경할 수 없다. Nch 의 게이트상에 저장된 전하는 샘플 노드를 나타낸다. 추가적인 캐패시턴스가 더해질 수 있다.

-각 로직 경로에 하나 이상의 트랜지스터를 가진 게이트에 대해, 각각은 샘플링할 것이며, 트랜지스터의 직렬 또는 병렬 경로가 로직 함수를 구성한다. 로직 경로의 하나 또는 다른 것만이 활성화될 수 있다.

-출력 Q 및 *Q 는 로직 0 에 있을 것이다(하나의 로직 경로에 대해 CLK 전압으로 활성적으로 당겨짐, 다른 로직 경로에 대한 OV 의 메모리).

-하이로 되는 CLK 는 로직 프로세스의 전진 위상을 나타낸다.

-샘플러가 입력에 사용되는 경우, 이전의 로직 상태가 샘플된 신호를 제거하지 못하도록 이 지점에서 오프된다(아마도 이 스위치 오프는 CLK *CLK 에 의해 이루어지거나 RTWO 로부터의 다른 위상 지점에 의해 이루어지거나 또는 위상 지점의 로직 조합에 의해 이루어져서 정확한 타이밍 윈도우를 얻는다. - 도면 참조

-어느 로직 경로가 평가되는지에 따라 CLK 로부터 Q 또는 *Q 중 어느 하나로의 저항 경로가 존재할 것이다. 이 저항 경로는 Nch 트랜지스터의 게이트상 전하에 의해 유지된다.

-그러므로, 하이로 가는 CLK 는 Q 또는 *Q 로 결합되어 있다. 전이는 RTWO 클록 라인을 뒤따르는데, 이는 Nch 트랜지스터로부터의 약간의 저항을 통해 그것에 접속해 있기 때문이다.

-Nch 트랜지스터의 사이즈는 충전/방전에 손실(단열)이 적도록 하는데 있어 매우 중요하다. 단열 충전/방전은 RTWO 클록과 출력파 사이에 매우 작은 위상 뒤처짐이 있을 때 실현된다(MOSFET 의 저항에 비해 낮은 전압).

로직 파이프라인을 생성하기 위해, 교번하는 CLK 및 *CLK 로 전력 공급된 게이트가 직렬로 배치되어 있다. 이전 및 다음이 진행하는 동안 하나의 상태가 샘플링하므로 아무런 레이스 조건이 없다. - 논리적으로 이것은 잘 알려진 피드백 경로상의 제한을 부가하는 전형적인 2상 래치형과 매우 흡사하다.

도 2 는 선행하는 AND 게이트가 반대(전형적으로) 위상으로부터 어떻게 구동되는지 나타낸다.

위상 동기:

로터리 클록은 전체적으로 입수 가능한 360도 '액체' 위상을 가지고 있으며 국소적으로는 2상이다. 타이밍을 개선하기 위해 지형적으로 가변적인 위상에서 이점을 얻을 수 있다. 상기 가장 간단한 국소적 경우에 있어서 180도 위상 동기는 단지 예시이다. 클록 소스상 위상 분리의 180도 이하인 연속적으로 접속된 DARL 게이트는 유용할 수 있는데, 예를 들면 시간을 빌리고 훔치는 것 및 부분 사이클 오프셋 동기 반복기에 있어서이다.

캐패시턴스:

로터리 클록 라인은 각 전이상 캐패시턴스 로딩을 보인다. Q 또는 *Q 출력은 전이된다. 이상적인 성능을 위해서는 3 가지 균형 조건이 필요하다.(완전한 정합은 필요하지 않지만, 파형 찌그러짐은 부정합이 10% 보다 클 때 일어난다).

균형 조건 1:

-각 게이트에 대한 Q 및 *Q 상의 상호 접속 캐패시턴스는 CLK 나 *CLK 중 하나로부터 게이트에 따라 보여지는 일정한 캐패시턴스를 유지하기 위해 게이트 마다 기초하여 동일해야 한다(필요하다면 패딩에 의해).

균형 조건 2:

-차동 동작하기 위해, CLK 및 *CLK 는 정합 캐패시턴스를 가져야 한다. 국소적인 지역 어느곳에서도 평균적으로는 CLK 및 *CLK 로 구동된 캐패시턴스는 정합되어야 한다.

균형 조건 3:

-장거리 글로벌 레벨에서, 균형 및 임피던스 정합(Kirchoff 타입)은 로직이 표준으로 보이기 대문에 RTWO 에 대해 문서화된 바와 같이 수행되며, 상당히 일정한 클록 부하 저항이다.

지금 설명한 회로는 로터리 클록(또는 균일 흐름의 전송 라인 에너지)을 선택적으로 및 균형잡힌 방식으로 방향잡는 회로의 일례일 뿐이다. 결과적으로, 로직 게이트 자신 및 로직 상호 연결 캐패시턴스는 로터리 클록 캐패시턴스의 또 다른 부분일 뿐으로 된다.

숙련자(REX)는 적당한 설계를 디자인할 수 있다.(여기에 참조되어 있는 PCT/GB2002/005514).

이 원리는 어떠한 용량성 부하를 구동하는데에도 확장되며, DRAM SRAM 또는 다른 메모리 디코드 라인을 단열 방식으로 확실히 구동할 수 있다.

RTWO 구조/인덕턴스 조건.

전형적인 RTWO 구조는 바이어스와 다층 상호 연결로 사용 가능하여 클로킹을 제공하기 위해 로직 게이팅으로 RTWO 라인으로부터 라우팅할 수 있다. 고주파에서는, 바이어스 자신 및 단거리 상호 연결은 매우 유도성을 띤다. 이들을 RTWO 라인 또는 그 자신의 오른쪽에서의 RTWO 라인의 부분으로서 취급하는 것 및 메인 RTWO상의 스텁(Stub) 로딩으로서 로직 게이트를 단지 취급하지 않고 설계하는 동안 분류 및 합성 흐름 정합 알고리즘으로 이동하는 것이 가능하며 때로는 중요하다.

센스 앰프:

도 2 는 푸쉬-풀(Push-pull) 센스 앰프에 대한 선택 및 출력 사이의 상호 결합된 Nch 장치 몇몇을 보여준다. 이들은 노이즈 존재의 차동적인 잠재적 차이를 강화하는데 도움을 주며, 비구동 로직 경로 출력의 용량적으로 결합된 신호에 대해 반환 전류를 제공할 수 있다.

이에 대한 세부 사항들은 다음과 같다:

-Nch/Pch 백-백 인버터 버젼(도시됨)

-공통 드레인 지점을 전원 대신에 반대 클록 라인으로 접속

장치/기판 조건:

SOI 프로세스는 바디 효과(Body Effect)의 부재, 드레인 및 소스 파라시틱(Parasitic) 때문에 이 로직 집단을 끌어내는 이상적인 도구이다.

벌크(Bulk) CMOS 프로세스는 제대로 동작할 것이다. 개개의 Pwell 은 Nch 장치에 대해 입수 가능하며, Nch 로직 경로 트랜지스터는 로직 게이트와 함께 결합된 각각이 대응하는 CLK 또는 *CLK 로터리 클록 신호에 접속된 Pwell 아일랜드에 함께 배치된 것으로부터 이점을 얻는다.

PMOS 장치는 특별한 모든 NMOS 브리지가 사용되지 않는다면 RTWO 탑업(Top-up) 기능에 대해 여전히 필요하다.

GBA 와 같은 게이트 노드상 보여지는 '핫-게이트' 전압에 맞서기 위해서는,샘플러 트랜지스터가 1/O 트랜지스터와 같은 고전압 장치이어야 한다.

장치

-로직 게이트

-ALU

-메모리 디코더

-동기화 반복기 - DARL 버퍼를 알려진 위상 지점에서 이용하여 버퍼링하는 것은 데이터 전송을 재생성하고 시간을 재조정한다.

-다른 디지털 회로

이점

-최고 속도 - 동적 로직 - 평가 경로의 모든 Nch

-2상 로직 - 클록 사이클당 2 번의 평가 - 차동(참/보수) 출력 가능 - 충분히 파이프라인으로 됨.

-클록에 의한 전력 공급 - VDD/VSS 연결 불필요 - AC 전력 - 매우 작은 전기 유입 문제 - 래치 불필요

- 최저 전력 - 단열, 즉 거의 0 전력 - 작은 면적

-누출 전류 문제 없음

-낮은 스큐, 지터, 위상 잠금 - 로터리 클록, RTWO, ROA 이점

-작은 데이터 스큐 - 데이터 전이는 데이터가 기본적으로 클록과 동일한 신호이기 때문에 클록과 정렬하도록 강제됨

-클록이 데이터 흐름과 동일 속도일 것을 강제함

광속-영국특허출원 제 GB 0218834.0 호

아래 참조된 도면은 본 출원의 도면의 21/53 내지 28/53 을 나타내는 것이다,

신호 생성 및 시간 샘플링을 위해 '블립(Blip)' 모드 드라이버 및 다상 잠금 로터리 클록을 이용한 고속 온칩 상호 연결.

'블립 모드' 드라이버 회로의 결합, 상호 연결 설계 및 RTWO 동기화는 온칩 데이터 전송 예를 들면 70pS 비행 시간동안 10mm 의 매우 빠른 속도를 구현할 수 있으며, 상호 연결, 활성 면적 및 전력 소비의 측면에서 매우 경제적이다. 다상 동작 및 회전 잠금에 대해 개선하는 것도 가능하다.

국제특허출원 제 WO 00/44093 호 및 계층적 클록 GB 0203605.1 호는 여기에 참조되어 있는 배경 기술이다.

본문에서, 4상 시스템을 참조하고 있다. 이는 예시적인 것으로, 1상, 2상, 8상 또는 다른 수의 상을 회로 기초로서 사용하여도 좋다. RTWO 클록 생성기는 바람직하지만 다른 클록 생성기는 적용가능하다.

배경

온칩상 장거리에 있어서 고속 동기화 신호 전달은 실제적으로 어려운데, 그 이유는 상호 연결 파라시틱 및 클록 스큐/지터 때문이다. 광범위하고 저 손실 트레이스 및 PLL, 차동 수신기 등을 사용하는 것과 같은 가능한 해결책은 칩 면적에 있어 보통 너무 초과하는 면이 있거나 칩에 사용되는 메탈 용법이다.

온칩 상호 연결은 와이어 저항성, 보내는 신호(1)의 상승/하강 시간에 따라신호 전송의 RC 모드나 LC 모드 중 하나에서 동작한다.

오늘날, 와이어를 길게하고 동작 주파수를 높이며 구리 접속을 통해 저항성을 낮추는 것 등은 온칩에 나타나는 LC(전송선) 모드 동작을 유발한다. 링 현상 및 오버슈트는 정확하지 않게 종료된 라인상에서 일어날 수 있다. 이를 다루는 통상의 방법은 더 짧은 부분으로 긴 전송라인을 쪼개는 것 및 주기적으로 라인과 직렬로 반복기(CMOS 인버터)를 삽입하는 것을 포함한다. 이는 유효 전송 속도를 획기적으로 낮추는데, 그 이유는 인버터 지연 때문이다. 그리고, 인버터 특성상의 가변 지연을 만들어 낸다.

후자의 문제는 가능한 주파수 동작을 제한하는 동기화 버스의 데이터 스큐 및 지터를 유발한다.

단절과 함께 정확하게 디자인된 전송선을 사용하는 방법은 50GHz(2) 에서 실행가능하지만 전력 소비 문제와 면적 제한으로 인해 거의 사용되지 않는다.(대부분의 온칩 네트워크 회로는 PLL/DLL 및 차동 수신기, 전송기 등을 필요로 한다).이 문서는 가상 차동 신호 전송 및 자기 바이어스된 인버터 수신기로부터의 검출과 함께 블립 드라이버(+Ve 또는 -Ve 중 하나의 극성의 모멘터리 펄스 활성화를 가진 드라이버를 의미)를 사용함으로써 저전력 소비에서의 LC 동작을 이끌어 낼 수 있는 새로운 회로와 상호 연결 배치를 설명한다.

회로/상호 연결 설명

도 1a 는 다중 비트 신호 경로를 생성하기 위해 여기에 구성된 칩 상에서의 상호 연결 토폴로지의 단면을 나타낸다. 각 신호는 전원 VDD 와 그라운드 VSS 라인사이에 끼워져 있어서 지점 TX 에서 RX 로 전기 신호를 전송하기 위한 동축 전송선을 형성하고 있다. SiO2 유전체를 가진 CMOS 에서, 속도는 mm 당 7pS 와 동일한 0.5c 이다. 아래의 직교 라우팅 패턴은 대응하는 VDD, VSS 에서 결합되어 전력 그리드를 형성할 수 있다. 신호 경로는 층을 변경하여 방향을 변경할 수도 있다. 직교 라우팅에 한정되지 않고, 설계는 45도 설계 규칙에서 수행 가능하다.

도 1b 는 전송기 드라이버/수신기 앰프/바이어스의 회로도이다. 전형적인 값들은 다음과 같다.

전송선

길이 4mm

메탈 타입: 알루미늄/구리, 두께 1 마이크론

라인 너비: 신호 1 마이크론, 전력 2 마이크론

임피던스 ~ 50 옴

트랜지스터 너비: 전부 0.18u CMOS, 게이트 길이 = 0.18u

N1 20u N2 20u N3 20u

P1 50u P2 50u P3 50u

저항

RFB 400옴

공급 전류는 총 2.2mA TX, 1.5V 공급 4Gbps 에서 활성화된 경우 RX

(Cinterconnect*V*F/2 = 2mA 와 비교 - 최고 NRZ 신호로 캐패시턴스만 구동하는 균등 전류)

동작 시, 전송기 위치에서 국소적인 클록 신호에 의해 제어되는 데이터 스트림, _send1 또는 send0 신호 중 하나의 펄스. 전류 제한 펄스는 매체에 대해 광속으로 라인으로 N1 또는 P1 을 통해 흐른다.(SiO2 에 대해 eR = 3.9, Vp = 루트(3.9)*c).

도 2a 는 4 상 클록의 하나의 위상 주기 동안 구동된 드라이버로 4GHz 에서 동작하는 회로에 대해 시뮬레이션한 SPICE 결과를 나타낸다.

주의할 몇가지 사항:

1. 말단 임피던스는 N2,P2+REB의 1/트랜스컨덕턴스의 조합이며, 라인 임피던스보다 높을 것이다. 예상된 수용보다 높은 신호는 달성되지만, 반사는 라인의 손실성으로 인한 문제가 아니다(TX에서 전송된 거의 없는 에너지가 귀환할 것임-하기 참조)

2. 신호 컨덕터의 저항은 5x까지 되고, 임피던스는 손실이 많아져서 부정적이다.

3. 2개의 모드는 선택적으로 1. LC 전달-라인 모드, 및 2. N2, P2, RFB의 효과적인 단말 인피던스가 하이패스 필터를 형성하는 TXRX 라인의 총 캐패시턴스로 동작하는 저속 모드가 있다.

4. 지속의 "blip"가 총 클록 사이클 타임보다 현저히 작을 수 있다.

가장 높은 배선 밀도는 신호와 스크린 와이어상에서 가능한 가장 작은 폭을 이용하여 달성된다. 가장 작은 폭을 이용하여 전달-라인 타입의 고속력[1]을 제공한 결과 단면을 사이징하여 라인의 임피던스(Z0)의 대략 2x 내지 4x 의 저항을 제공한다. 보통 이와 같은 종류의 감쇄는 보통의 NRZ 인코딩때문에 보상하기 어렵고, 수신된 진폭은 상당히 데이터 의족적이어서 용이하게 검출되지 않는다.

단-주간 'blips'를 이용하면 2개의 용도를 제공한다-1. 드라이버가 클록 사이클의 짧은 부분에 대해서만 능동적이므로 전력을 보호한다. 2. 셀프-바이어스 리시버의 단발의 효과적인 저항이 미드-공급 바이어스를 rc 작동의 와이어 밑의 다음 펄스에 대해 적시에 재저장하기 때문에 적시에 펄스를 스프레드함으로써, 손실이 많은 상호접속 미디어의 감쇄 문제점을 해결한다. 키포인트는 최종 펄스의 잔류 없이 수용되고, 이에 따라 리시버는 민감하게 제조될 수 있다-이 경우에 2차 인버터 N3, P3를 수반하는 2-단 증폭을 이용함.

상기 상당한 감쇄를 받는 경로상에서 특정 사전보상 방법을 필요로 하여 수용 증폭기에서 패턴 의존적인 DC 드리프트를 회피하는 모든 종류의 NRZ 신호 포맷을 가진 상기와는 대조적이다.

[동일한 드라이버 회로로 실현가능한 다른 선택은 맨채스터(Manchester) 인코딩이지만, 이는 전력 소비 비용을 있다]

VDD 및 VSS 화이어는 VDD 및 VSS 사이에 중앙형으로 설치된 신호 라인을 보호하는데 사용되고, 이에 따라 공급 라인상에서 예견된 차동-모드 서지(serge)에 대한 매우 작은 자성 또는 용량성 신호 주사를 나타낸다.

추가로, 전력 라인의 폭과 상기 폭의 비율의 세심한 선택에 의해 신호 와이어에 대한 스페이싱은 한 신호 라인에서 다음까지 커플링된 자성 노이즈의 제거를 행할 수 있다.

최종적으로 N2,P3 리시버 회로의 N/P 비율은 대략 0.5xVDD의 셀프-바이어스 전압을 위해 선택된다. 이는 리시버 말단에서 공급 전압상의 차동 스윙(swing)의 신호 증폭을 제어하낟.

상기 회로 모두에서 다음과 같은 이유 때문에 노이즈 면제가 행해진다.

-정상의 차동 공급 노이즈는 수용된 신호에 영향을 미치지 않는다.

-동축 구조는 신호 와이어를 보호한다.

-달만(셀프-바이어스)는 공급으로부터 또한 신호 커플링으로부터의 저주파수 노이즈를 거부하는 신호 라인을 가진 하이패스 필터를 형성한다.

VDD, VSS 배선은 버려지지 않고 상기 칩 둘레레 전력을 공급하도록 작동한다.

공통 캐패시턴스에 있어서 전력 공급을 디커플링하여 신호 라인 에이드로 나눈다.

중요하게는, 상기 라인이 포인트-포인트 데이터 링크가 아닌 트루 버스로 제공할 수 있다는 것이다. 신호는 라인을 따른 모든 곳에서 탭핑될 수 있다-도 2b는 전달-라인을 따른 각종 포인트에서의 신호를 나타낸다. 각 탭 포인트는 N2,P2,N3,P3와 유사한 회로를 구동하거나 (1)이다. RfB가 없으면-먼 단부만이 보다 높은 값의 디텍터 각각에서 RfB를 이용하여 셀프-바이어스 회로 또는 (2)를 필요로하여 길이에 따라 바이어스를 분배한다. 높은 저항 신호 와이어이면 인버터 바이어스 번압의 미스매치가 허용될 수 있다. 무개형 디텍터의 AC 커플링도 또한 실질적이다.

상이한 탭-포인트에서의 데이터는 위상 지연되며, 이에 따라 데이터 라인으로의 탭에 대한 최고의 배치는 RTWO 라인을 넘어 가로지르는 포이니트이다. 여기서, 최고의 위상(1 내지 4 또는 그보다 많은 위상이 존재함)은 데이터를 샘플하고 동기화하는데 사용될 수 있다.

도 1c는 L,C 및 존재하는 커플링을 나타내는 동등한 전기 회로(와이어에 있는 저항을 디스카운팅함)이다.

"Blips"는 4-상 로터리 클록 시퀀스의 한 위상에 의해 로컬 클록의 한 엣지로부터 트리거된 단안정형 회로를 이용하여 생성된다[격자에서의 RTWO의 4상 레이아웃에 대한 도 3, 도 6 참조].

클로킹

칩을 RTWO 클록 구조로 조립하여 칩의 모든 포인트에서 유효한 분배형 위상-로킹형 클록을 제공하는 것으로 가정한다.

다중위상 클로킹(뒤의 2)은 싱글 경로에 네트 크로스오버를 삽입하기 전에 차동 배선의 다중 랩을 제조하여 싱글 보존 와이어를 형성하는 단계를 포한한다. 도 6 및 도 7은 격자 베이시스상에 배열된 4상 RTWO 구조를 나타낸다.

도 5는 전력에 대한 단면에 상술한 4-컨덕터 전달 라인에 부착되어 로테이션을 지탱할 수 있는 회로의 세트를 나타낸다. 도시된 조건형 인버터 CI0...CI3는 크로스-컨덕션 전류를 제거한다. 180도 사이의 소형 정상 인버터는 개시를 초기화하기 위해 추가될 수 있다. CI0...CI3과 함께 ph0..ph3 시퀀스의 바람직한 존재에 의해 결정되는 로테이션의 한 방향만을 확보하도록 작동한다-RTWO 더블 루프의 '와이딩(winding)' 방향에 매치되어야 한다. 상기 CCW 로테이션의 별도의 시퀀스는 1. CI0...CI 주위의 입력을 변경하거나 4-상격자 접속 포인트를 재접속하여 명확한 방식으로 로테이션 방향을 반대로 함으로써 가능하다.

신호 직렬화

링크는 RTWO 주파수의 비율에서 비-직렬화된 데이터비트를 전송할 수 있다[상술된 바와 같이 데이터 전이 응용, 부재 ???---분배].

다른 선택은 로컬 로직을 구동하는 저주파수 클록에 상대적인 전체 비율에서 데이터를 직렬화하는 것이다(4GHZ RTWO로부터 /8 카운터에 의해 구동된 500MHz 아시크(asic)상에 존재하기 때문임. 이 경우에, 8 데이타 비트는 싱글 와이어상에서 ASIC 클록 사이클마다에 전송될 수 있음).

클록 소스-4상 RTWO 오실레이터는 전이 클록을 제공한다. PhJ,K,L,M은 ph0...3 중 하나로부터 각각 선택된다. PhK 및 PhL은 'AND'형일 때 출력 'blip' 구간 동안에서 사이클 주기의 하나의 1/4을 설정하기 때문에 90도 부분이 되어야 한다.

도 8은 [위계형 ????특허 부재]에 따른 가능한 4-상 레이아웃이다.

전이 신호화 :

전력은 전이 신호화를 이용하여 보존될 수 있다-즉, 데이터가 변결할 때 N 또는 P 중 하나만을 활성화한다. '0'은 +Ve blip를 생성하고, '1' 은 이벤트 -Ve blip를 진행한다. TX 시프트 레지스터로부터의 0' 또는 1'의 안정형 스트림은 모든 신호화 이벤트 때문이 아니며 리시버는 히스테레시스(hysteresis)에 의한 나중 상태를 유지한다.

도 3의 TX 회로는 데이터가 동일한 것을 잔류시킬 때 펄스를 발생하지 않는 최종 데이터 비트(Q-1)를 가진 새로운 데이터 비트(Q0)를 비교함으로써 달성한다 [Q-1은 전송된 최종 데이터 비트를 저장하기 한 시프트 레지스터상에서의 별도의 단계임]. TX 레지스터는 완전 RTWO 클록 비율에서 클로킹되고, 메인 클록의 클록 약수에서 병렬로 로딩된다(/n 카운터를 통해).

RX 회로는 각 비트 시간에서 새로운 펄스가 존재하는 이전의 스위칭 상태를 유지하는 경우에서 작은 히스테레시스만을 필요로 한다-Rfb2는 상기 히스테레시스를 제공할 수 있다.

4번째의 가능한 특정 신호 상태가 존재하고, 즉 동일한 양극성의 2개 이상의 연속형 blips를 전송한다[전이 신호화는 상기 시퀀스를 절대 전송하지 않을 것임]. 이를 인지하도록 설계된 경우에 예컨대 스트로브(strobe)와 같은 코드 조건을 나타내는데 사용된다(이는 모든 도면에 도시되어 있지 않지만, drives_send1, send0인 Q0, Q-1에서 로직을 변조하는 단계를 수반함).

별도의 해결은 인커밍 -Ve blips 가 Q에서 0으로 설정될 때까지 디폴트 '1'을 출력하는 N3, P3 쌍의 변조된 임계를 가진 단극성 펄스(N1 화이어링만)을 구비하는 신호이다.

신호의 비직렬화

상기 신호 라인은 링 사이에 하드-와이어링되거나 또는 커플링되는 점에 의해 TX RTWO 클록에 위상 로킹되는 다른 RTWO 로컬 클록에서 목적 포인트로 칩상에서 라우팅된다-도 4 및 도7 참조.

위상의 선택은 인커밍 데이터 펄스의 정확한 도착 시간을 가진 RX 신호의 데이터 샘플링의 시간+리시버 증폭기 지연의 계산에 맞게 설계된다. 로컬형 4-상 RTWO 탭은 90 도의 선택을 제공한다. 보다 높은 해상도는 선택된 모든 위상 포인트를 가지고 정확하게 동시에 일어나는 샘플링을 '슬라이딩(sliding))함으로써 얻을 수 있다[데이터 전달 분야에 기술된 바와 같음, 부재 ???].

비직렬화기 : -

N3/P3의 Q 출력으로부터의 데이터는 ph0...3에서 2개의 90도 분리된 위상에서 선택된 2개의 RTWO 클록 위상 PhX, PhY의 오버랩에 의해 게이트된 N4, N5를 이용하여 샘플링된다(4상 시스템). 2상 시스템에 있어서 위상의 하나를 오프로 동작시키는 하나의 트랜지스터가 작동한다.

샘플된 데이터는 로컬 시프트 레지스터에 클로킹하여 모든 n 사이클에 대한 병렬 출력을 생성한다. 여기서 n은 /n 카운터의 분배-비율이다.

참조 :

파이프형 버퍼-영국 출원 번호 0225814.3

상기에 참조된 도면은 본 발명의 도면 29/53 내지 31/53 에 도시되어 있다.

임시의 고정밀, 고전력, 멀티 단계로 파이프라인된 CMOS 버퍼.

특허 출원 PCT/GB00/00175 및 GB 0203605.1은 참조로 수록된다.

배경

VLSI CMOS 로직 디바이스는 상호접속된 것과 같은 용량성 부하 또는 트랜지스터 캐패시턴스를 신속하게 구동하도록 신호를 제어하는 것을 목적으로 버퍼(전류 증폭기)를 적용한다.

통상적으로, 진행적으로 대형인 단계를 가진 CMOS 인버터의 체인은 클록 부하와 같은 높은 용량성 부하와 저-구동 신호 사이에 효과적인 버퍼를 형성하도록 캐스캐이드(cascade)될 것이다. 그 이상의 단계는 보다 더 강력한 출력과 신속한 전이(상승/하강 시간)을 제공하지만, 입력 전이와 출력 전이 사이의 증가된 프로퍼게이션 지연을 도래한다. 또한, 상기 지연 시간은 cmos 프로세스/온도에 따라 달라지며 전압(PVT) 변동을 제공한다.

모든 버퍼의 지연 시간을 변조하도록 활동하느 변동, 예컨대 10%의 공급 전압 변동이 버퍼에서 10% 지연 시간 변동을 발생시킬 수 있다.

클록 분배와 같은 응용에서, 신호의 일시 정밀성은 중요하다. 클록 시스템 카테고리와에 있어서 지연 시간은 스큐로 명명되며 지연 시간 변동은 지터로 명명된다.

도 1은 표준 CMOS 다중 단계 인버트형 버퍼의 일반 구성을 나타낸다.

최근까지, CMOS의 리소그래픽 스케일링은 버퍼로부터의 유익한 실행을 증가형으로 생성한다. 각 생성에서, 프로세스는 낮은 스큐를 적용하지만 현재에는 트랜지스터 변동을 적용하는 보다 빠른 트랜지스터를 축소 생성하며, 예컨대 0.13u 이하의 게이트 길이를 가진 디바이스사에서의 길이 변동이 동일한 다이(die)상에서 상호에 대해 미스매치된 지연 시간을 가진 버퍼를 생성할 수 있다. 디바이스 스케일링을 가진 다른 이슈는 지연 변조를 통해 지터상에서 직접 임팩트하는 전력 공급 노이즈로 유도되는 감소된 공급 전압과 높아진 공급 전류이다.

버퍼가 칩상에서 모두 배치된 것을 클로킹하기 위하여, 지연 시간[정환학 지연은 중요하지 않음]을 매치하는데 결정적이며 버퍼링은 문제성으로 되며 +/-1000pS 만큼의 불확실성이 결과로 되었다는 바가 보고되었다.

지연 변동 이외에 상기 일반 버퍼는 2개 이상의 부적절한 특성을 나타낸다.

과도한 입력 캐패시턴스:

각 단계는 유닛에 관련하여 전형적으로 2.5+1=3.5의 전체 캐패시턴스를 가진 P 및 N 트랜지스터를 구비한다. 상기 버퍼의 보든 이동에 대하여 상기 모든 캐패시턴스는 다른 양극성으로 충전되어야 한다. 이는 각 단계가 한 트랜지스터를 충전종료하고 다른 트랜지스터를 다음 단계가 실행되기 전에 충전시켜야 하기 때문에 버퍼의 동작이 느려지게 한다.

슛-스로우(shoot-through) 또는 크로스-컨덕션 스파이크(cross-conduction spikes):

각 Pch/Nch 인버터단은 Pch의 S-D 사이에 다이렉트 커런트 경로를 제공한 다음, 입력 전압이 이동중일 때에는 Nch상에서 D-S사이에 제공한다.

클록 파워에 대한 10%까지의 상승은 이동 기간 동안에 동기 컨덕션에 의해 소비된다.

CMOS 버퍼의 문제점 리스트

요약하면, 표준 CMOS 버퍼는 다음과 같은 부정적인 점들을 나타낸다:

-요구된 긴 인버터 체인의 과도한 지연 시간(CTS[클록 트리 신디사이즈 툴]에 의해 생성된 클록 분배 분야에서 20개까지 분배된 단계).

-딥-서브마이크론 공정 제어 문제로 인한 지연 변동(스큐(skew)).

-사전 과도 지연을 변조하는 공급 전압 노이즈에 의해 도입된 지터(jitter).

-적절한 지연을 달성하기 위한 과도한 버퍼 크기에서부터 증가하는 과도한 전력 소비(상기 클로드^*V^2^*F 참조).

항목 1 및 2의 효과는 PLL(phase-lock-loop)과 DLL(delay lock loop)과 같은 귀환 기술을 이용하여 현저하게 오프셋될 수 있으나, 문제점 3 및 4와 칩 영역의 임팩트도 증가할 것이다.

클록 신호의 버퍼링으로의 파이프라인형 접근

상술한 문제점 1, 2, 3을 감소시키기 위해, 버퍼는 가능한 최소한의 지연을 가지도록 제조되어야 한다. 이는 체인 상태에서 가장 적은 수의 단계, 이상적으로는 한 단계만 제안할 것이다. 그러나, 버퍼를 구동하는 회로가 일반적으로 위크(weak) 신호, 예컨대 대형의 싱글 버퍼를 직접 구동할 수 없는 로직 신호이기 때문에 적절하지 않다.

주기형 클록 생성 분야에 있어서 지연이 버퍼 사이에 매치되어 있는 한 버퍼의 지연 전체가 문제되지 않으므로 클록 신호는 충분히 동기된다는 것이 공지되어 있다.

이러한 사실을 버퍼링으로의 파이프라인형 접근에 대해 적용한다. 로직 파이프라이닝에 있어서 각 로직 단계는 다음 클록이 다음 파이프 단계에 영향을 미치기 전에 로직 평가를 완료하도록 클록 신호에 의해 제어된다는 것이 알려져 있다. 로직 파이프 라인은 클록 사이클에 대한 한 동작의 처리량에 대하여 (파이크가 충분할 때만) 전체적인 높은 잠재성(수많은 사이클)을 구비하여 확장될 수 있다. 파이프라인된 버퍼의 가장 간단한 형태를 제조하는 것은 동일한 입력 상태(또는 입력 상태의 반대)에서 실행하여 클록 엣지에 동기하는 다음 단계로만 진행하는 각 단계에 수반된 능동 로직이 없는 로직 파이프 라인을 제조하는 것과 동일하다.

**로직은 로직 클록 게이팅에 적용하는 파이프라인내에 추가될 수 있다. 버퍼 파이프라인의 각 단계가 연속하여 (트랜지스터 폭의 의미에서)대형화되면, 신호는 추가된 새로운, 점점 대형화되는 파이프 단계에 의해 요구되는 세기로 증대될 수 있으며 파이프라인 하측으로 이동할 정도로 (구동 성능의 범위내에서) 강해진다.

파이프라인형 접근의 지연 시간은 클록 오버헤드로 인해 항상 통상의 CMOS 버퍼 체인보다 크게 되는 경향이 있으나, 지연 시간이 N 클록 사이클(N은 파이프라인의 길이)+1 버퍼 지연 시간(최종 버퍼)이 되도록 제어된다는 점을 주목해야한다.

단일 단계의 버퍼-N 사이클 지연 시간이 클록과 같은 주기형 신호에 적절하지 않다는 점이 불확실하다.

**글리치-프리(glitch-free) 동작에 대하여 파이프라인에 적용된 클록 게이팅

클록 신호의 버퍼링으로의 분리형 경로 접근

도 1의 정상적인 CMOS 버퍼는 증폭될 신호의 상이한 양극성에 대하여 "조합형" 경로로 불릴 수 있는 것으로, 즉 로직 "1" 입력 신호가 출력으로 주행하는 회로 경로는 Pch/Nch 쌍의 인버터 단계를 통한 로직 '0의 회로 경로와 동일한다. 이는 하기와 같은 분리형 경로 설셰에 비교되는 (상술한) 과도한 지연으로 된다.

버퍼의 지연 시간을 고속으로 하기 위해, 2개의 경로(출력 및/또는 입력에서만 조합된 2개의 분리형 회로)인 '1 드라이브 와 '0 드라이브' 경로로 분기될 수 있다. 각 경로는 각 회로는 대형 트랜지스터만을 구비하여 특정 출력 양극성에 대한 '턴-온' 경로를 실현하기 때문에(소형 트랜지스터는 속도를 증가시키지 않으면서 비-능동형 출력 주기상에서 경로 '오프-라인'을 리셋하는데 추가로 필요함), 상당히 고속으로 될 수 있다. 턴-오프될 대형 디바이스의 결여는 비-능동형 양극성 트랜지스터가 버퍼에서의 모든 상태 변화의 진행을 저속화할 수 있는 통상의 CMOS인버터 체인에 대조적이다.

분리된 "1"과 "0" 경로는 출력측에서 조합되며 상기 분리형 경로 시스템에 대한 장점은 바람직하게 설계된 경우에 크로스-컨덕션 스파이크 특성이 없다는 점이다. 두 경로의 신호 타이밍을 제어함으로써 최종 Nch 및 Pch 디바이스를 동기적으로 활성화시키지 않도록 제조하는 것이 바람직하다.

도 2는 최종 클록 부하를 구동하는 파이프라인형, 분기-경로의 버퍼를 장착한 구 형상의 클로킹 시스템의 예를 나타내는 즐록도이다.

고주파수 4 상의 3.125GHz 로터리 클록 네트워크는 위상-고정형 클록을 포함하는 칩 전체를 커버한다. 로컬 주파수 분리 또는 그 이상의 복잡한 파형의 로직(GB 0203605.1 응용을 참조한 BWB)은 상기 버퍼에 공급하기 위해 요구된 클록 신호를 생성한다. 상기 예에서, 1mm×1mm 격자 눈금의 BWB와 버퍼가 사용되고, 각 버퍼는 1mm2 영역에서 50pF까지 구동하는데 필요하다.

스폿 제너레이터 이동

탭에서부터 고속의 3.125G 로터리 클록까지 구동된 '무빙-스폿' 패턴의 제너레이터[도 2]는 주파수 분리를 위한 타이밍 시퀀스 신호 및/또는 특정 파형 생성을 제공한다. 2 단계이상에 있어서 별도의 단계는 CLK90과 CLK270(또는 위상을 180도 벗어난 다른 클록)로 클록된다.

상기 회로는 각 클록의 '하이' 타임 동안에 OUTN내지 OUTN +1상에서 이동함으로써 실행된다.

상기 회로는 [응용 GB 0203605.1]을 대체하고 6개 단계의 설계를 위해 도 3에 도시된 바와 같은 출력 파형을 구비한다.

상기 시퀀스는 3.125GHz 클록(6.25GHz 비율, 즉 160pS 간격)의 각 엣지상에서 진행한다. 귀환 트랜지스터 nclr 및 pclr은 새로운 '스폿' 위치에 도달한 정지 상태로 돌아가는 전 단계를 처리한다. 바이어스 트랜지스터(미도시)는 nclr 및 pclr 트랜지스터에 접속되나 게이트는 각각 vdd와 0V에 접속되고, 광 바이어스 전류를 제공하여 누설 전류를 흡수하도록 제조된다.

무빙-스폿 제너레이터는 로터리 클록 격자 눈금의 정합에 (통상의 로터리 클록 전자학에 따라) 위치된다. 두 코너 사이에서 구 형상 클록의 위상은 4개의 로컬 위상 중 바람직하게 선택된 하나가 탭핑된 경우에 3.125GHz에서 최대 +/-30pS이다. 소스(source) 클록의 알려진 위상차에 대하여 오프셋하기 위해 약간 다른 지연 시간으로 버퍼를 설계할 수 있다.

멀티 '무빙 스폿' 제너레이터를 동기하기 위해서, 하나의 제너레이터의 최종 출력은 상기 칩상에서 다음 제너레이터의 입력에 접속된다. 이러한 링크는 ((마지막 출력이 최초 입력으로 귀환하는)원형 패턴을 생성하도록 배열된 하나의) 마스터 제너레이터가 다른 모든 제너레이터를 강제로 이동시킬 수 있도록 배열된다. 동기화를 위해 다수의 '랩-어라운드(wrap-arounds)'를 취하여 칩 전체의 둘레를 리플(ripple)한다---도 2 참조.

(100 비트까지 확장될 수 있는)무빙 스폿 시퀀서에 의해 소비되는 칩 영역을 최소화하기 위하여 상기 트랜지스터는 거의 최소 사이즈에 근접하는 사이즈로 될 것이다. 이러한 소형 회로는 약소한 출력 구동 성능을 구비하며, 50pF 로컬 클록부하에 달하는 것을 구동할 수 있게 되기 전에 버퍼되는데 필요하다.

파이프라인형 버퍼 회로

분기 경로 파이프라인형 버퍼는 도 4에 도시되어 있다.

상측 경로는 Pch 디바이스로 종결되는 "1" 출력 경로이다.

하측 경로는 Nch 디바이스로 종결되는 "0" 출력 경로이다.

각 경로는 신호가 각 1/2 클록 사이클을 따라 이동하는 무빙-스폿 제너레이터 회로와 다소 유사성을 포함하지만, 상기 버퍼 체인에서 상기 트랜지스터 사이즈가 각 단계에서 매번 5 팩터(factor) 정도 만큼 점점 증가한다. 상기 '1' 경로에 있어서, 8 마이크론의 최초 단계의 입력 Nch의 폭으로 시작하는 2150 마이크론의 4 단계 이후의 마지막 Pch 출력 버퍼는 200pS의 조건하에서 50pF를 구동하는데 충분하다.

각 경로의 최초 단계의 입력은 무빙-스폿 시퀀서의 출력 중 하나(또는 'OR' 게이팅을 이용하는 그 이상)를 통해 루트화된다.

상기 모의 실시예에서, '1' 경로의 입력은 무빙 스폿 제너레이터의 Q0 출력으로부터 제공되고, '0' 버퍼 경로의 입력은 (3.125GHz 클록의 후측 2개의 사이클인)무빙 스폿 제너레이터의 Q4로부터 제공된다.

이러한 배열의 결과 도 5a 및 도 5b의 스파이스 결과에 도시된다.

Q0 및 Q4로 개명된 IN 및 IN_N으로부터의 파이프라인 지연은 원형 클록 신호의 생성에 있어서 중요하지 않다.

상기 파이프라인을 구동하기 위한 고-주파수 클록의 전력 소비는 용량성 에너지가 재활용되기 때문에 로터리 클록 탭이 사용되는 경우에 낮아진다.

슛-스로우 커런트 제거: 도시된 바와 같이 도 4의 "1" 경로는 최종 Pch(w=2143u) 트랜지스터상에서 게이트를 리셋하는 트랜지스터이다. 상기 회로는 '0' 경로 체인으로부터의 '조기(early)' 출력 '아웃_라스트버프(out_lastbuf) 1'에 의해 구동된다. 능동형 신호는 '0' 출력 트랜지스터가 대형 Pch를 적시에 스위치 오프하도록 허용하여 출력 단계에서 슛-스로우 컨덕션 커런트를 회피하도록 스위치될 것이다. '1' 파이프라인으로부터 조기 지시에 의해 '0' 출력 트랜지스터를 오프로 하는 회로는 도시되지 않았으나 상술한 예로부터 쉽게 유도할 수 있는 것이다.

무빙 스폿 시퀀서에서부터 2개의 버퍼 경로까지의 로직 게이팅 및 프로그램형 탭-포인트에 있어서 특수 파형이 160pS의 해상도로 생성될 수 있다. 4-상 클록 중 다른 2개의 위상을 선택함으로써 +/-80pS만큼의 시퀀스를 오프셋 할 수 있다. 상기 무빙 스폿 시퀀스가 원형(랩 어라운드)이기 때문에, 연속형 파형은 글로벌 클록비보다 감소된 주파수를 가진 OUT 포트에서 생성될 것이다.

[도 4 및 도 5의 시간 배율은 정렬되지않았음을 주의]

칩상에서의 모든 무빙-스폿 제너레이터가 동기로 동작하고 있기 때문에, 임의 로컬 클록은 정밀한 위상과 칩상에서 다른 클록과의 주파수 관계를 가진 것으로 생성될 수 있다. 이러한 구성은 멀티 IP 블록의 SOC 인테그레이션에 기여한다.

임의 파형 제너레이터(무빙 스폿+프로그램형 디코드)의 사용 이외에 다른 옵션은 분기형 파이프라인 버퍼용 IN 및 IN_N 신호를 제공하는 것이다. 한 아이디어로는 외부 핀으로부터 제공되는 전체 분배된 IN 및 IN_N 신호를 사용하는 것이 있다. 상기 분배된 IN 및 IN_N 신호는 자체가 파이프라인화되어(즉, 분배 중에 고-주파수 로터리 클록 엣지 상에서 주기적으로 재-샘플화 및 재랜치화(re-launched)됨), 정렬을 유지할 수 있다. 상기 정렬을 이용함으로써 내부 클록 버퍼의 외부 제어, 예컨대 외부 테스트 클록 제너레이터를 허용한다. 이는 랜덤형 변동이 -마지막 몇개의 버퍼 단계에서- 매우 적은N사이클의 항에 잠재될 것이다.

그외 참조:

상술된 설명에 참조된 도면과 도표는 현재의 도면에서 32/53 내지 53/53 쪽에 도시되어 있다.

즉 클록된 VLSI 디바이스를 동기적으로 설계하기 위해서는 회로 및 소프트웨어 기술 및/또는 알고리즘의 조합을 필요로 한다.

본 발명은 저전력의 고주파수 글로벌 VLSI 클로킹을 달성하는데 기여하도록 단일 또는 함께 작동하고, 회로와 소프트웨어를 지원하여 실행, 테스트 및 진단 모드를 지원할 수 있는 산업상의 설계를 달성하는 직렬 디바이스에 관련한 것이다.특히:

-로터리 클록 네트워크를 통한 글로벌 고주파수 동기화.

-저속(멀티-사이클) 이벤트의 글로벌형 분배식 동기화.

-무빙-스폿 싱크로나이져(synchroniser)는 저비율의 이벤트를 서브샘플링하고 전체 칩상에서 동시적으로 작동함[도면은 키이스(Keith)로 전달됨].

-글로벌 저-잠재성 고속 데이터 상호 접속 매카니즘(동기성 또는 비동기성[후자는 재형상(Reshape)에 도시된 회로임])-GB 0218834.0

-레거시(legacy) 서브-GHz 클록을 지원하기 위한 프로그램형 주파수 분배 및/또는 프로그램형 위상 오프셋

-클록 신호를 위한 저 스큐/지터 버퍼링 매카니즘-0225814.3(6/12/02)

-단열성 주파수 분배 컴포넌트-GB 0203605.1(15/2/02)

-AND 아이디어는 NDA의 조건하에서 Conrad Umich에 도시됨.

-단열성, 에너지 보존형 로직 패밀리-GB 0214850.0.(27/6/02)

-상술된 바와 같은 에너지 보존형 고실행 래치 테크닉

-'게이팅'을 조합함[Re previous patent]

VLSI 설계의 일반적인 경향

여기서, 최근 5년 동안 VLSI 칩이 설계되어 사용되어온 경향을 기술한다.

상호접속

가장 큰 변화는 종래의 '트랜지스터-도미네이트형' 설계법에서 현재의 '상호접속 도미네이트형' 설계로 바뀐 것이다. 역사적으로, 트랜지스터와 동기형 시스템의 로직 게이트 지연 도미네이트형 설계인 경우, 상호접속 지연에 약간의 주의가 요구된다.

오늘날 상호접속 지연이 회로의 실행을 도미네이트한다. 클로킹은 장거리-도달(long-reach) 신호의 한 예-다른 것은 상호접속 지연 시간이 로직 게이트의 시간을 초과할 때에 길이 0.1mm을 초과하는 모든 상호접속에 적용됨-이다.

상호접속은 일급의 물질적 효과로서 처리되어야하며 상기 효과를 위해 어카운트에 연계된 마진(margin)을 구비한 '기생'으로 단순하게 처리되지 않아야 한다.

타이밍 문제점

상호접속 지연이 우세하게 되기 때문에, 회로 레이아웃이 완료될 때까지는 지연을 예견하기가 곤란하다. '타이밍 분석'과 '타이밍 집속성(convergence)'은 필수적으로 된다-지연은 와이어의 실질적인 배치에 근거되어야하며, 동기형 시스템을 확보하는 버퍼 클록이 동작할 것임(모든 경로상에서의 모든 셋업 및 유지 타임이 맞춰져야함)-.

레이아웃에 대한 변경은 타이밍 규제를 해소하는데 필요하며, 이 경우에는 새로운 레이아웃이 시도되지만, 마켓에 대한 지연과 반복으로 유도되는 설계에서 다른 경우에 새로운 타이밍 바이올레이션(violation)으로 유도되는 '타이밍 집속성' 문제가 발생된다.

클록의 컨셉

동기화 시스템에서, 데이터는 클록 신호의 동작에 의해 제어된다. 상기 클록은 데이터가 변화(출력 클록)되도록 허용될 때와, 데이터가 캡쳐(입력 클록)될 때시간을 제어한다.

상기 클록은 칩상에서 모든 래치에 루트화된 글로벌 신호이다. 모든 상호접속의 최대 '기생' 상호접속 효과를 구비하며, 이에 따라 정밀 조사에 적용된다. 중요(일부는 간과된)한 데이터와 클록 사이에서 비례하는 타이밍이 저장되어야 한다.

레지스터의 컨셉(래치 또는 DFF)

여기서 레지스터는 패스-래치로 참조(또는 레벨-트리거형 플립플롭으로 알려짐)된다. 상기 디바이스 중 어느 하나는 '클록' 입력 신호를 사용함으로써 입력에서 출력까지의 데이터 신호 진행을 제어할 수 있다. 상기 레지스터 래치 또는 DFF에 대해 다수의 문서에서 상호교환적으로 사용되며 정확한 의미는 상술된 바에서 참조한다.

셀의 컨셉

셀은 제조 후에 칩상에서 다소 규제되는 경우에 기능성 컴포넌트를 산출하는 사전-설계된 레이아웃에 있어서 일반적인 용어이다(예컨대, NAND 게이트, 멀티플렉서, 래치). 셀은 상위 개념이다-보다 큰 셀이 함께 와이어링된 보다 작은 셀을 포함할 수 있음. 대개의 고레벨 셀은 서브-셀과 배선만을 포함한다.

경로의 컨셉

동기화 시스템에 있어서, 상기 '경로'의 컨셉은 네트리스트의 항목을 연장하여 최종적으로 싱글 레지스터에 싱글 비트 입력으로서 도달하도록 논리적으로 (로직 게이트를) 조합하는 등록된 출력으로부터 발생하는 신호 그룹을 처리한다. 다소의 복잡한 시간 지연 특성을 포함한다.

상기 경로 컨셉은 대개의 로직 동작이 감축화된 실질성을 포함한 웨(well)에 끼워맞춰지며, 일반적으로 멀티형 입력->하나의 출력이다.

경로에 대한 타이밍 상에서 규제하는 이유는:

1. 클록과 데이터 변화 사이에서 비례적인 타이밍이 중요하고,

2. 경로상에서의 입력 중 하나가 래치를 공급하는 출력을 변경할 수 있기 때문이다.

[path_and_parasitics.ps???]

싱글 네트는 다중 경로에 수반될 수 있다-일부 레지스터는 하나의 네트상에서 데이터에 의한 몇가지 방법으로 결정된 입력을 구비한다.

[설계시에 가정된 심플 네트가 지연을 제공하는 복잡한 상호접속 기생 네트워크에 의해 대체될 수도 있다는 점을 주의]

경로의 모든 컴포넌트를 발견하는 것은 '하향'으로 작동하는 레지스터의 DFF의 D 입력에서 시작하는 접속성 데이터베이스(네트리스트)의 서치(search)를 수반한다. 상기 서치를 행하는 것은 통상적으로 그래프-데이터베이스 패키지를 이용하여 달성될 것이다. 상기 서치는 최종적으로 모든 브랜치(branch)가 다른 레지스터의 출력에서 인코딩될 때까지 경로에 수반된 네트와 셀을 집합시키는 알고리즘 진행으로서 '팬-아웃(fans-out))'을 행하게 된다.

경로 분석은 주로 타이밍 분석용으로 사용되며, 일반적으로 로컬 기능성에 관련하지 않는다(허위-경로 분석이 결정된 경우 제외).

등록된 컴포넌트는 속도가 현저히 변화될 수 있는 상호접속과 로직-게이트와는 달리 (클록에 의해 주어지는) 분명하게 잘-규정된 시간에서 신호를 생성 및 수신한다. 클록+레지스터의 주 목적은 지연 또는 저장을 추가함으로써 타이밍의 불확실성을 제거하는 것이다.

이 문서의 목적을 달성하기 위하여 경로는 (클록-안정된) 등록된 출력과 등록된 입력 사이에서 타이밍-지연 아이템들(상호접속 및 게이트)의 집합이 된다.

정적 타이밍 분석은 시간 바이올레이션을 유지하거나 또는 셋업하기 때문에 회로 경로의 부재가 장애를 일으킨 것을 체크하는데 사용된다.

셋업 및 유지 규제

통상의 (사용자 관점에서의) DFF 레지스터는 -클록의 엣지전에 데이터 신호값을 캡쳐링하는-클록 파형의 라이징 엣지(rising edge)에 따라 달라진다. 실질적으로 DFF는 동시형 디바이스가 아니다.

-시간 바이올레이션 유지:데이터는 라이징 엣지나 또는 시간-유지 바이올레이션이 일어난 후에 잠깐의 시간(유지 시간)동안 안정한 상태로 지속되어야 한다. -상기 도면에서 제1 클록 펄스는 '0'에서의 클록으로 가정된다. 그러나, '0'에서 '1'로의 데이터 변경은 '1'을 '0' 대신에 샘플링도록 하는 라이징 엣지 이후에 바로 행해진다. 유지 시간의 문제점을 방지하기 위해서 데이터는 엣지 이후의 적어도 DFF의 특정 유지 시간까지는 변경되지 않아야 한다.

-해결 : 시간-유지 문제점을 해결하는데에는 다음과 같은 3가지가 있다.

1. 데이터 경로내에서의 로직 회로를 보다 느리게 한다-이에 따라 데이터는 급속하게 변경될 수 없다.

2. 상기 클록 위상을 레지스터에 조정함으로써 보다 조기에 일어나게 된다.

3. 상기 경로를 보다 후기의 위상에 공급하는 모든 레지스터의 클록 위상을 조정한다(상기 (1)과 동일하면서 규제한 공급 달성함).

-셋업 시간 바이올레이션 : 데이터는 충분한 시간(셋업 시간)동안 안정한 상태이어야 한다. 상술한 바와 같이, 제2 클록 펄스는 샘플 '0'에도 적용될 것이다. 그러나, 라이징 엣지 전에는 셋업 시간이 충분하지 않아서 '1'(입력의 이전 상태)이 샘플링될 것이다. [이는 DFF가 실질적으로 엣지 트리거형 디바이스가 아니기 때문에 클록 라인이 낮은 상태의 동안에는 입력 상태를 연속적으로 샘플링시킨다. 이 샘플러는 데이터에서의 변경에 즉시 반응할 수 없다.]

-해결 : 셋업 시간 바이올레이션을 해결하기 위해서는 다음과 같은 3가지 방법이 있다.

1. 로직 회로를 보다 빠르게 함으로써 데이터가 클록에 대한 적시에 변경된다.

2. 상기 레지스터의 클록 위상을 조정하여 보다 나중에 일어나도록 한다.

3. 상기 경로를 보다 조기의 위상에 공급하는 모든 레지스터의 클록 위상을 조정한다(상기 1과 동일하면서 규제 적용을 달성한다).

상술된 바와 같이, 셋업과 유지 문제점은 실행 가능한 해결내에서 일어난다. 이동 클록 위상의 공지된 방법은 '스케쥴형 스큐', '슬랙-보로잉(slack-borrowing)', '타임 스틸링(time stealing)'으로 다양하게 불리워지며 실제 산업상에 적용된다.

시퀀스형 회로의 최적화에 대한 다른 방법은 레지스터의 위치가 지연 시간을 동일화하고자 할 때에 경로를 따라 이동되는 '리타이밍(retiming)')[Ref SIS paper]로 명명된다. 로직 게이트의 입력을 공급하는 레지스터는 로직형 동치(equivalence)와 타이밍을 지속시키는 공지된 규칙에 따라 달라지는 로직 게이트의 출력으로 이동될 수 있다(또는 그 반대).

위계형(hierarchical) 클로킹 시스템(우선권에서는 히에르클록[hierclock])

로터리 클록 구조의 격자 눈금을 형성함으로써 클록 생성과 분배를 향상[히에르클록 응용의 상기 구성]시키기 위해 로터리-클록 중앙식 회로를 보다 조기에 포커싱하는 것이 제공된다. 4개의 위상 분배는 선택으로 아웃라인되어 있다.

칩의 표면상에서의 다중 주파수/위상 상대 클록 제너레이터를 위한 임의의 파형 발생 및 설치형 클록 분리가 논의되었으며 BWB(이진 파형 블록)으로 불린다. 핵심은 체인 상태로 배열된 로킬형 통신 상태를 이용하여 장거리 통신 오버헤드를 피하는 이벤트의 글로벌 동기화이다.

상기에서 재발견된 바를 참조하면, 제안된 테스트 칩 아키텍쳐는 [testchip4.ps???]에 도시된 바와 같이 가능하다.

위계형 클로킹 구조에 대한 다른 최근의 개발 및 향상은 적절한 배경기술 정보가 있는 이 문서에 나머지 부분에 기술되어 있다.

슬랙 버짓(budgets) & 멀티-위상 클로킹-'슬랙', '임계 경로의 컨셉

슬랙은 셋업 바이올레이션이 일어나기 전에 동기화 경로상에서 유효한 '스페어' 또는 '슬랙' 시간의 양만을 축정한다.

동기화 장비의 모든 경로가 슬랙을 제공한다면 클랙 사이클은 한 경로가 '임계'로 될 때까지, 즉 셋업-시간 제한에 도달할 때까지 감소될 수 있다. 이는 상기 시스템의 임계-경로이며 상기 시간을 (싱글-위상 시스템)을 설정한다.

컬티-위상 동기화 시스템(동기화 시스템으로 공지됨), 즉 싱글이상의 타이밍 레퍼런스를 포함할 수 있는 시스템은 파이프라인을 재스케쥴링함으로써 상기 타임 제한을 해체하여 고속-경로에서부터 서퍼 타이트(suffer tight) 또는 음성(negative) 슬랙인 저속 경로로 슬랙을 통과시킬 수 있다. 이 경우에서 상기 제한은 N 단계의 파이프라인에 대한 것이며, 상기 파이프라인에 따른 N 경로의 모든 지연의 합은 N^*tcyle보다 적어야한다. 예를 들어 1GHz에서 동작하는 3 단계의 파이프라인은 0.5nS, 2nS, 0.5ns의 경로를 구비하며 1GHz에서도 계속 작동한다.

슬랙은 시간의 단위, 통상적으로 피코초(picosecond)로 측정되며, 동기형 회로의 동작을 위한 모든 조건하에서 0 또는 그 이상이 되어야 한다. 음성 슬랙 부재는 클록 주기가 회로의 동작을 위해 증가되어야하는 타이밍 분석의 의미로 종종 나타난다.

셋업-시간 규제만을 참조하는 슬랙은 타이밍 이슈를 설명하는 보고서에 폭넓게 사용되는 용어이다. 통상의 DFF 엣지-트리거형, 싱글-위상 시스템에 대한 시간 바이올레이션 유지는 용이하게 해결되며, 세심한 주의를 필요로하지 않기도 한다. 일반적인 분석에 있어서, 다중 위산 클로킹 또는 투명(레벨 트리거형) 플립플롭이 특별히 사용되는 슬랙에 의해서만 동기형 시스템을 연구할 수 없다.

동기형 동작에 주어진 셋업 및 유지 규제를 위한 완전한 조건이 [Lui]에서 정해진다

통상의 동기형 시스템 설계의 플로우

동기형 머신의 설계는 CAD 툴 과정을 수반하여 포토리소그래프형 출력을 생성한다.

5. 고-레벨-등급(HDL) 예컨대 설계인에 의해 생성된 VHDL, 베리로그(Verilog) 소스 코드

6. 로직 분석-의도된 로직 및 상태 변환을 사전-설계형 래치, 세이트 및 버퍼(셀로 공지됨), 네트리스트(상호접속)의 조합에 대해 맵핑하여 기능을 행한다. 클록은 래치를 제어하며, 다음으로 변경하는 상태를 제어하며, 종종 칩 전체에 루트화된 싱글 위상 제어 라인으로 가정된다.

-상기 회로의 타이밍은 칩이 설치-및-루트화될 때까지 최종 기생 캐패시턴스가 미상이며 이 캐패시턴스가 임계 경로 길이를 변경할 수 있기 때문에 상기 포인트에서만 측정된다.

7. 지역 및 루트

플레이스(place) : 셀은 다수의 가능한 레이아웃 구조를 종종 시도하는 CAD 툴을 이용하여 칩 레이아웃상에 설치되어 '와이어 길이 최소화' '타이밍 최적화'와 같은 각종 기능을 최적화한다.

루트 : 라동 라우팅 소프트웨어는

상술된 바와 같이 정해진 셀과, 핀(각 셀상에서의 상호접속 설치)과, 네트리스트(핀이 다른 핀에 접속함)의 배치 정보를 위한다. 배치는 일반적으로 클록 라인이 전력 라인과 같은 곳에서 유효한 것으로 가정되기 때문에 클록 신호의 아이디어에 의해 영향을 받지 않는다. 상기 클록 라인의 라우팅은 'CTS' 클록-트리-신디사이즈, 특정 자동-라우터, 예컨대 보다 향상된 버전으로 능동 버퍼 엘리먼트를 삽입할 수 있는 H-트리로 불리는 특정 툴에 의해 실행된다.

8. 타이밍 분석 및 집속성

오늘날의 산업상에서 상기 과제에 근접 가능한 방법이 다수 있다. 상술된 대부분의 알고리즘은 최적화에 대한 발견학 및 반복성 접근을 사용한다. 예를 들어, TimberWolf로 불리는 공지된 자동-배치 코드는 '모의 어닐링' 방법을 사용한다. 셀은 랜덤으로 이동되며, 각각의 새로운 배치는 각 반복시에 평가된 다수의 팩터의 목표(비용-함수를 낮춤)를 향상시키는 경우에 구해져서 도시된다. 공통의 비용 함수는 총 배선-길이, 지연 시간이다. '모든곳에서의-싱글-위상(single-phase-everywhere)' 방법은 클록이 전력 및 그라운드와 같은 글로벌 리소스로서 나타나는 것을 의미하기 때문에 래치의 배치에 관련된 클록은 확보되지 않는다.

멀티지그 로터리- 클록 설계의 플로우

1. HDL

상기와 동일함

2. 로직 신디사이즈

상기와 동일함. 표준 툴은 HDL 코드로 실행하여 로직 게이트의 리스트, 레지스터의 초기 리스트, 부품들 사이의 상호접속을 제공하는 네트리스트를 생성한다.

3. 시퀀스형 최적화 및 위상-스프레드형 방법

이는 공지된 아이디어를 기초로한 새로운 과정이다.

다음의 동작은 특정 참조 문서에 따른 네트리스트상에서 실행된다.

a) 리타이밍

b) 클록 스큐 스케줄링

c) 엣지-트리거형에서 레벨-트리거형 플립플롭으로의 선택적 전환[TIM 문서]이 순차적으로 또는 동시에 실행된다[Liu

상기 a,b,c의 결과가

로직 게이트가 표준 플로우와 동일하면서 레지스터 구조가 변경된 상태인 새로운 네트리스트이다(상기 포인트에서 에스프레소(Espresso)[버클리(berkeley)] 툴과 같은 로직 최적화를 행할 수 있는 성능을 감소시킬 수 없음). 각 레지스터에 대한 (네트리스트에서의 )상기 부재, 배치는 표준 플로우와 상이하기도 한다. 추가로, 클록 스큐 스케줄(각 레지스터의 최적 위상의 주석)이 생성되며, 이는 (배치를 통해) 상기 스케줄을 '로터리 클록' 고유 성능으로 맵핑하여 본 발명의 일면인 다중위상 클록을 생성하는 방법이다.

4. 지역 및 루트

로직 경로 셀이 공지된 상기 클록의 위상-포인트에 차례로 배치된 래치에 상대적으로 배치되는, 모든 타입의 알고리즘을 사용한다.

데이터 타이밍만을 기초로 한 배치가 시도되는 일반적인 '타이밍 구동형 배치'와는 대조적인 '배치 구동형 타이밍'이며 일반적인 싱글-위상 클록 또는 적어도소량의 스큐를 포함한 클록을 가정하고 있다.

향상된 플로우의 전형은 Timberwolf에 구성된 새로운 비용 함수를 이용하여 적절한 래치에 가깝게 배치 게이트를 조성하는 것이다. 상기 모의 어닐링 방법의 배치 반복 각각에 있어서, 위상의 허용차는 래치의 D 입력을 공급하는 것인 셀의 비접속형 출력 각각에 대해 결정된다. 상기 배치가 로컬 로터리 클록 위상과의 접속에 의한 래치에 충분히 근접하고적절한 위상을 구비하면, 배치는 유지된다. designflow.sdd의 최종 도면은 4개의 가능한 위상 중 하나가 클록 라인에 대한 패턴을 통한 순열에 의해서만 모든 래치에 유효하다는 바를 나타낸다. 그러므로, 적절한 타이밍이 발견될 수 있으며 상기 로터리 클록상에서 로딩의 스프레드(spread)를 완성하는 기회를 현저히 증가시키는 모든 가능한 래치에 대해 평가되는 4개의 가능한 위상이 달성될 것이다. 투명 패스-래치를 사용함으로써 마진이 더욱 확장될 것이다.

그 결과 상기 배치는 표준 툴로 달성될 수 있는 레이아웃의 라우팅 위상에 공급된다.

상기 플로우는 도면에서 플로우차트로 아웃라인화된다.

[timberwolfFlow.sda???] 과 보다 자세하게는 [designflow.sdd???]

로터리 클록 회로의 테스팅

로터리 클로킹과 같은 커플형 LC계 오실레이터[원 출원 참조]는

목표를

에너지가 상기 회로에 포함되며 전체적인 제어 방식으로 즉시 해제될 수 없기 때문에 목표를 테스팅, 게이팅하기 위해 정지시키는 것이 원천적으로 곤란하다.

상기 단락의 나머지는 래치 및 안실리어리(ancilliary) 회로에 대해 부가하여 클록에 의해 구동되는 저장 엘리먼트(래치 또는 DFF)의 변조하는 간접 수단을 통해 로터리 클록 칩상에서 실행될 싱글-스텝핑, BIST 및 스캔-테스팅을 허용하는 것을 원칙적으로 기술한다.

기본 원칙은 상기 클록 라인에 접속된 래치를 동기적으로 데이터-게이트하여 AND 게이트가 상기 클록 경로에 삽입되는 통상의 클록 게이팅을 모방하는 것이다. 클록 게이팅 및 데이터-게이팅이 직접적으로 동등하며 외부적으로 현저한 차이도 없고 실행 영역에 있어서의 차이도 없다.

동기형 데이터 게이팅(다음에 제안된 래치내에서 실행되는 바와 같음)

이전에 제안된 회로

-특허[PCT, 커런트 원 ????]는 클록 게이팅에 대한 별도의 것으로서 로터리 클록을 위한 데이터 게이킹의 설명이 있다.

-이는 효과성에 있어서는 등등하지만, 상행측 활동의 정지가 하행측 활동을 정지시키는 일부 사이클내에서 행해지기 때문에 영역을 보존할 수 있다. [BDD? 그래프를 통해 관찰하고 상측 스위칭 할동을 정지시키는 데이터 게이팅의 최고의 장소를 발견하는 새로운 컨셉---일부의 장소만]

-특허[PCT, 보다 조기의 하나]는

-로터리 클록의 파워-다운---순서적으로 '정지'가 래치를 이용하여 실행될 때 OK될 수 있음

-패스 트랜지스터를 포함한 리얼-클록 게이팅의 기술

보다 새로운 회로 :

상기 컨셉을 확장하고 스푸리어스(spurious) 샘플링을 저지하는 로터리 클록에 의해 구동된 래치 엘리먼트를 동기적으로 게이트시키는 방법이 제안되어 있다.

상기 회로는 위상-로크형 글로벌 클록의 머신 동작을 로컬식 협력 상태를 이용하여 멀티-사이클 글로벌 동기화용 회로[키이스의 새로운 회로]를 요구한다.

로터리 클록 플로우에 적절한 래치 기술

모든 동기화 시스템은 데이터 플로우를 제어하기 위하여 각종 래치형 엘리먼트에 따라 달라진다. 이는 래치, D-플립플롭(DFF), 레지스터로 다양하게 참조된다. 상기 회로는 클록 타이밍 소스에 관련한 특정 시간만을 변경시킴으로써 경로 지연을 보다 모호하게 만들기 위해 클록을 사용한다.

최근 1980년이래로 싱글-위상 엣지-트리거형 D 플립플롭 방법은 산업상의 업무에 바람직하였다. 이전의 일반 다중위상 클록 분배 방법에 있어서의 가장 대형의 문제점은 상대 위상을 다른 클록 위상과 상호 정밀한 상태로 지속시키는 동시에 하나의 클록 위상 이상을 생성 및 분배하는데 어려움이 있다는 것이다.

로터리 클로킹에 있어서, 다수의 상이한 DFF, 패스-래치 설계가 적용된다. 그러나, 대개의 래치 및 FF는 싱글-위상 리니지(lineage) 때문에 내부 버퍼와 인버터를 사용한다. 이는 로터리 클록과 같은 실제의 차동 클록 소스로부터 구동하는 경우에는 필요하지 않다.

L-C계 클로킹 도면에 사용된 모든 래치 디바이스에 사용되는 그외의 것은 로터 배선에 도시된 일정 용량성 로딩이다(래치를 관통되는 데이터에 의존하지 않는 클록 로딩임). 이것이 부재한다면 모든 래치 데이터가 0에서 1로 스위치하여 캐패시턴스를 변경하는 경우에 경로 논리적으로 악화될 수 있으며, 이에 따라 주기에서 위상 안정성도 악화된다. 로터리 클록의 멀티플 링에 의해 제공된 캐패시턴스의 변동에 대한 고유의 허용차가 많다.

실제 DFF 래치

도 ?는 로터리 클록을 이용하는데 적절한 실제 엣지-트리거형 DFF 래치를 나타낸다. 로터리 클록 동작에 대해 이전에 리스트화된 클록 입력을 고려하는 적절한 구조를 다수 포함한다.

주의 : -버퍼형 출력 및 정지 컴퍼넌트로부터의 귀환은 출력 상태가 D 입력상에서 일어나는 바와는 상관없이 능동 라이징 엣지 이후에 변경될 수 없는 엣지-트리거형 특성을 제공한다.

-PS 및 NS는 클록 사이클의 비활성적인 부분에서 오프로 하여 래치를 재장전한다.

[dff_fast.ps]

(상기의 파형도 참조)

수도(pseudo) DFF 래치 제안

[constant_clock_C2.ps- with SRAM I/F]

(상기 파형도 참조)

보다 단순하고 시녹한 래치 엘리먼트의 설계가 도 ?에 도시되어 있다.

상기 회로는 본질적으로 패스-래치이지만, 특정화되는 경향이 있고 DFF와 같이 동작된다.

상기 클록이 하이임이 분명하기 때문에, 스탠드-인(stand-in)인 동안의 DFF에 비해 긴 유지-시간 특성을 나타낸다. 그러나, 상당한 고주파수에서 상기 유지 시간이 래치의 출력단에서의 지연 시간으로 인해 클록 사이클의 1/2 이하이고, 이는 동작 주파수의 한 특정 또는 좁은 범위, 예컨대 2:1 범위에서 동작될 때 마스터-슬레이브 래치와 간소한 차가 있다.

다중위상 클로킹에 대한 상기 래치의 사용은 시퀀셜 최적화 단계가 모든 래치의 셋업/유지 시간을 맞추는 것을 요구한다.

상기 래치는 0 및 한 회로가 속도를 향상시키고 크로스-컨덕션을 제거하도록 분리되는 분기-경로로서 설계된다.

주의 :

-클록형 트랜지스터 N1,P1은 데이터와는 인라인화되어 있기 않으나 공급과는 접속되어 있다. 게이트 캐패시턴스는 클록형 트랜지스터의 채널이 트랜지스터 소스 접속을 통해 두 클록(참 및 보수)에 대한 클록 위상 각각의 반에서 실경로로부터 Gnd의 VDD까지 완전 충전 및 방전되기 때문에 데이터 입력치에서 크게 변하지 않는다.

유지 즉 정지 배열 :

트랜지스터 N5, P5는 '유효 클록-게이팅'을 제어한다. SOI 프로세스동안에 참의 클록 게이팅은 로터리 클록으로 실행할 수 있고, 벌크 CMOS는 클록 게이팅을효과적으로 실행하는데 RC을 다수 구비하고 있다. 이는 로터리 클록을 게이트하는데 드믈게 필요하고(얼마만큼의 전력을 이용하는가 상기 클록을 할 수 없는가?), SCAN 테스팅(다음 단락 참조)에 있어서 상기 상태를 유지하는데 필수적인 [PCT???] 응용에 기술되어 있다. N5, P5는 *STOP이 하이이고 STOP이 로우일 때 래치의 상태를 유지하는 '효과적인 클록 게이팅'인 '데이터 게이팅'을 실행한다. 또한, 상기 데이터를 초킹(choking)하는 것은 전력 소비에 관한 데이터-활동성을 감소시키는 비활동성 래치의 하행측 로직을 제조한다-클록 게이팅에 직접적으로 재비교됨.

(상기 정지 신호는 구동 특성을 온/오프로 하는 저-임피던스를 구비하지만, 상기 래치의 동작을 저속화함에 있어서 고임피던스가 무활동으로 구동하여 D 입력 경로로부터 게이트 캐패시턴스를 분리하는 것이 이상적임)

STOP 신호 이벤트의 생성은 적시에 세심하게 제어되어야 한다. GB0203605.1에 아웃라인된 글로벌 동기화 방법과 상기 아웃라인된 회로의 향상된 버전은 여기서 전체 동기형 머신의 상태를 증기 동결시키는 글로벌형 동기식 "STOP" 신호를 달성할 수 있다-상기 상태의 포인트에서 덤핑될 수 있음.

효과적인 "함수형 클록 게이팅"은 STOP 신호가 로직 신호로부터 생성될 수 있다-상기 로컬 로터리 클록에 의해 적절하게 되어 래치의 비활동 시간 동안에만 일어나는 시작/정지를 확보할 수 있음.

클록 활동은 정지 기간 동안에 일반적으로 계속 될 것이므로 재시작은 동기식이며 글리치 피(glitch fee)일 수 있게 된다.

상이한 클록 위상을 가진 수도-DFF를 이용

상술된 래치는 경우에 따라 쌍으로 사용되러 하나의 신호상에서 활동할 수 있다. 상기 쌍의 각 래치는 상이한 *CLK 및 CLK 배향성을 구비하여 저속으로 낮아져서 작동하는 논-슈트-스로우(nom-shoot-through) DFF 타입의 배열을 행한다.

다른 선택은 90도(4 상)의 상대적인 정렬을 이용하는 것과 주어진 지연 시간은 고 클록 주파수의 광범위한 설정상에서 버퍼 슈트-스로우하지 않는 것이다.

-이는 적극적인 방법을 나타내며 모든 지속-장애를 처리하도록 전압을 공급한다-칩이 시간 유지상에서 장애를 일으키면 전압 공급을 감소시킨다. 시간 셋업 장애상에서 포텐셜을 이동한다-그러나 투명 래치는 일부 버짓으로도 될 것이다.

글로벌 동기화 방법-예컨대 동일한 시간에서 전체 칩상에서 래치에 대해 STOP 신호를 생성함.

단 클록 사이클내에서 칩을 가로지르는 글로벌 신호를 전달하는 것이 어렵다는 것은 잘 알려져 있다. 실제 전송-라인 기술(광속 분야)과 같은 것의 측정은

주어진 시간 기간내에서 이동할 수 있는 신호의 거리를 확장할 수 있으나, 비율의 업데이트가 늦어질 때는 이러한 처리가 필요하지 않는다.

상기 주어진 회로의 목표는 고속의 내부 로터리 클로킹과 저속의 외부 이벤트를 동기화하는 일반 오버헤드 방법을 만드는 것이다. 상기 신호는 고속 클록의 /N 카운트 라텐시(latency) 이후에 다수의 로터리 클록 주기가 저속 신호를 (외부 핀으로부터 칩을 완전히 가로지르도록 시간을 제공하는) 안정화시키는 '언더샘플형'이며, 상기 이벤트는 전체 칩상에서 동기화될 수 있다.

사용 신호는 래치 제어를 위한 정지 신호가 될 것이다(도 ? 참조 래치 설계). 예를 들어, 외부 정지 신호는 칩상에서 구동되고, (클록의 로컬형 비활동성 위상을 오프로 작동시키는) 재동기화 방법은 손상없이 요구된 정지 신호를 생성할 것이다.

전체 칩 영역상에서 전체 칩을 동기식으로 효과적으로 정지시키는 성능이라면, 상호접속을 낮추는 일반적인 문제점이 잠재성을 사용하여 극복된다.

다중 단-거리 로컬 동기화 링크를 통한 글로벌 멀티-사이클 동기화에 대한 상기 필수적인 매카니즘은 [original hierarchical clock filing]에 다중 글로벌, 주파수-분리형 클록의 단락에서 기술되어 있다.

추가 도면[키이스 도면]은 실행 방법의 상세한 추가적인 예로서 제공된다.

(디바이더의 키이스 버전--외부에서 내부로 전달된 회로)

변조형 게이트-래칭 함수 조합

[nandlatch.ps???] 표준 NAND 게이트에 관한 변경만 클록 게이트형 파워 트래지스터이다. 클록이 비활돌성일 때, 게이트는 전력화되지 않으며 상호접속을 구동할 수 없다. 클록의 능동 부분에서, 출력 캐패시턴스는 일반 nand 함수 !(A&B)로 변경된다. 상기 방법에서 게이팅은 조기의 입력 신호에 있어서 출력 전송 시간을 제어할 수 있다.

게이트형 상호접속(즉 동기화 리피터(repeater))

[gated_interconnect.ps???]

데이터의 게이팅은 로직 게이트 및 래치의 외측에서 실행될 수 있다. 상기도면[도 ?]은 상호접속을 구비한 게이트 배치형 인-라인을 나타낸다. 이는 일부 데이터-의존형 클록 캐패시턴스가 될 것이며 제한된 양으로 허용될 수 있다. 버퍼될 때에 동기형 리피터가 된다. [도 ???]의 아이템과 변조형 게이트는 통상적으로 상태를 지속하도록 삽입되지 않을 것이며 경로의 다중 브랜치에 대해 지연을 동등화하도록 기능한다[시퀀셜 최적화 방법에 따라 달라짐].

디지컬 회로의 테스팅(배경 정보)

동기형 VLSI 칩은 클록팅 시스템을 필요로 하여 래치와 다른 저장 엘리먼트를 제어하는 시스템 타이킹만을 제공하지 않고, 예컨대 제조/리소그래피 동안 각각의 혼성 또는 광학적 문제점에 의해 일어나는 물리적 결점의 일반적인 장채의 일부 형태를 제공할 수 있는 완성된 실리콘의 테스팅에서 원조하는 매카니즘을 요구한다.

1. 석-엣(Suck-At) 장애

-이는 로직 '0' 또는 로직 '1'에서 회로 노드가 스턱(stuck)되도록 하는 결점이다.

2. 지연 장애

-로직 동작에 영향을 미치지는 않지만 경로가 측정되는데 (일반적으로) 정상보다 장시간이 취해지도옥 하는 결점이 있다. 이는 의도된 클록 속도에서의 디바이스 작동을 방해를 실패시키고 상기 디바이스를 시장성없게 만들 수 있다.

3. 전류 누설 장애

-동적 노드가 최소 분량의 시간 동안 변화를 지속시키는데 실패할 수 있다.이는 디바이스를 전체적으로 작동시키지 않음으로써 나타나거나, 또는 상승형 온도 또는 명목상의 동작 속도보다 낮은 속도에서 장애가 되는 결점이 있다.

상술한 바는 제조시에 일반적으로 랜덤한 장애이지만, 바람직하게 설계된 디바이스는 모든 칩에 영향을 미치는 다른 시스템상의 장애에 적용된다-광학 상호작용 또는 제조 허용성의 조합은 모든 칩상의 동일한 포인트에서 또는웨이퍼의 동일한 영역에서 칩상의 의도되지 않은 특성을 만들어 낼 수 있다.

시스템상의 장애는 대부분 곤란하며 디버그되어야하고 마스크의 리스핀을 요구할 수 있거나 또는 프로세스에 재작동할 수 있다. 그외 경우에서, 상기 문제점의 해결이 없다면 테스팅을 통해 정정이 불가능하며 산출량은 0이 될 것이다.

외부 테스트/디버그

외측으로부터 디버깅하며 칩은 상기 데이(day)-VLSI 디바이스의 사용이 측정용 외부 핀에 유효한 신호의 소형 프랙션(fraction)만-을 사용하는 제한된다. 동일한 문제점은 스티뮬러스-충분하지 않은 핀에 적용된다. 최종적으로 현재의 칩이 실행할 수 있는 속도는 10x 또는 생성-라인의 테스터가 동작할 수 있는 속보보다 빠르다.

에이드(aid) 테스팅(내부)

상기 전류 솔류션은 온-칩 하드웨어상에서 특수적으로 제공하여 테스트 패턴을 통해 디바이스 자체를 테스팅할 수 있도록 하는 것이다. 상기 디지털 테스트 패턴은 알려진 스티뮬러스를 구비한 디바이스의 내부 로직을 행할 수 있으며, 상기 로직은 결정되는게 적용되며, 출력은 디아비스가 기능적이면 예상가능하며, 상기출력은 칩이 작동하면 체크를 수용하도록 테스트될 수 있다.

통상의 JTAG(공지된 표준) 스캔 테스팅에 있어서, 상기 테스트 패턴은 로직 신디사이즈[버클리로부터의 SIS 공식 도메인 시스템 참조]를 통해 로직 엘리먼트의 설계시에 ATPG(Automatic-Test-Pattern-Generation) 소프트웨어를 이용하여 생성된다. 상기 테스트 패턴은 로직을 완전히 활성화시켜서 가능한 모든 스턱-엣 장애를 나타내도록 설계된다. 시프트-레지스터(또는 체인으로서 활동하도록 재구성된 가능한 DFF)를 이용하여 머신 상태에 있어서 테스트-패턴내에서 전이하면(동기형 시스템은 저장 엘리먼트의 애측 상태에 의해 전체적으로 모든 시간에서 규정됨), 싱글 클록 펄스는 머신 상태를 다음 상태로 이동시키도록 할 수 있다. 그 다음 로직으로붜 캡쳐된 새로운 상태는 판독되고 바람직한 결과에 비교된다.

이는 타이밍 소비 프로세스이고 테스터-시간이 비용이 든다. 다른 결론은 스캔-계 접근이 통상적으로 스턱-엣 장애만을 증명할 수 있으나, 테스터에 의해 생성된 클록 기간이 일반적으로 충분히 빠르지 않기 때문에 누설 장애의 결점을 지연시키지 않는다는 것이다.

제2 접근은 온-칩 수도-랜덤 패턴 제너레이터가 적용되는 빌트-인-셀프-테스트(BIST)라고 명명된다. 이들 각각은 결정형이면서 변경성이 높은 패턴(클록에 의해 시퀀스됨)을 생성하고, 상기 패턴은 로직을 공급한다. 상기 로직으로부터의 출력은 실행형 체크섬 알고리즘 타입을 통해 캡쳐되어 컨덴스되고, 다시 클록으로 동기화된다. 다수의 클록 사이클의 긴 시리즈 후에, 체크섬은 로직이 바람직하게 기능하면 공지된 값으로 될 것이다. 이는 바람직한 샘플의 체크섬 또는 제너레이터의패턴으로 된 소프트웨어에 의해 캡쳐된 체크섬 및 체크섬 제너레이터 동작에 대해 테스트될 수 있다.

BIST는 테스터의 제한에 의해 비규제된 완전 클록 비율로 동작하고, 셀프-테스트에 대해 보다 신속하다는 장점을 갖고 있다.

문제점은 장애-적용 범위가 100%이 아니며 미세한 레벨에서의 디버깅은 칩의 적확한 상태를 프리셋하 ㄹ수 없기 때문에 보다 어렵다는 것이다.

지연-장애의 적용 범위는 자주 미완성되고 지연 장애는 수도-랜덤 시퀀스에 의해 항상 캡쳐되지 않는 커플링 이슈로 인해 일어난다.

스캔-타입 회로

여기서 로터리 클록형 회로에 적용된 스캔 방법의 예가 있으며 이는 '광속' 링크를 사용하여 스캔 데이터와 같은 직렬 데이터를 보통의 반복형-상호접속보다 빨리 전송시킨다.

[sdanlatch_PCT.ps]

도시된 회로의 구성

-(외부 스텝 신호를 이용한)싱글-스텝-100클록에서의 내부 펄스

-카운트 N까지 완전한 속도로 진행하고 상기 상태를 정지 및 덤핑시킨다(장애형 사이클을 발견하는 신속한 방법은 어려움).

-완전한 상태에서의 스캔(고속으로 시퀀싱을 행하는 스폿을 이동시킴).

-광속 링크를 이용한 고속의 스캔 아웃 상태

타이밍 시퀀스

EN_m 및 EN_s 비활동성을 가진스캔 인

-Q는 이전 값을 유지할 것이다.

(스캔 아웃-M은 하나의 1/2 사이클에서 샘플될 것이다(판독된 예전 상태).

-M은 무빙 스폿 레지스터로부터의 다음 1/2 사이클상에서 스캔에 의해 설정될 것이다.

스텝-및-정지

-상기 칩상에서 모두 동기화하고, CLK는 로우로 행한다(싱글-스텝 사이클 이전에만).

-EN_s는 출력을 일으키지 않는 CLK=LOW 동안에 (하이 타임동안의 준비) 하이로 잰행한다.

-CLK는 하이로 행하고, Q(슬레이브) 출력은 마스터내에서 데이터로부터 유효하게 진행하기 시작한다(마지막으로 스캔인 되거나 또는 D로부터 마지막으로 샘플링됨)

-EN_m은 CLK가 로우로 돌아갈 때 마스터를 샘플링시키는 CLK=HIGH 시간(비활동성 *CLK)동안에 하이로 행한다.

- CLK는 로우(*CLK는 하이로 행함)로 다시 행하고, 마스터는 데이터를 샘플링한다.

-EN_s는 다음 1/2 사이클상에서 전방으로 진행하는 캡쳐된 데이터를 방해하도록 로우로 진행해야 한다.

-CLK는 하이로 다시 진행한다. 마스터는 데이터 샘플링을 정지한다.

-EN_m은 로우로 진행함에 따라 다음 시간의 클록이 로우로 진행하고 새로운 샘플이 취해지지는 않는다(또는 샘플에 대한 전체의 새로운 시간이 되기 때문에 지연-장애 테스트를 방해할 것임).

(예컨대 Qs 변경없이 다중 타임을 샘플링하는 클록상에서의 버츄얼 /n을 행하는 성능과는 관계없음).

스캔 아웃/인

-스캔 아웃 및 인은 현재 실행될 수 있다-예컨대 예전의 벡터를 취하면서 새로운 벡터를 입력함.

-예견된 ATPG 벡터에 비교된 판독을 오프-라인화하여 비교함

-OR-새로운 스텝

새로운 스템으로 재진행한다(전체 칩와이드 이벤트를 기초로함).

상기는 새로운 데이터가 로딩되면 새로운 기간에 새로운 출력이 구해지기 때문에 지연-장애를 발견할 수 있다.

EN_m는 CLK가 하이일 때 변경할 수 있다(*CLK는 로우임).

EN_s는 CLK가 로우일 때 변경할 수 있다.

래치 데이터에 대한 SRAM 타입의 인터페이스

[도 ???.ps]

통상적으로 스캔-체인 기술은 테스트 데이터를 칩에 대해 스캔-인 및 스캔-아웃하는데 사용된다(상기 참조).

별도로 제안된 회로는 여기서 랜덤 핀독-저장 액세스를 제공하는 래칭에 대한 SRAM-타입의 인터페이스를 이용한다.

사전제조된 로터리 클록 레이아웃 기술로 사전에 아웃라인된 바에 따라, 래치는 클록 라인 하부에 로(row)와 컬럼(column)으로 배열될 수 있다(래치는 또한 모든 곳에 배치될 수 있고 와이어는 이를 가장 가까운 로터리 클록 라인에 접속시킴). 상기 로-컬럼 레이아웃은 (산업상 잘 알려진)SRAM 레이아웃에 정확히 따르며 래치 저장 엘리먼트를 변조화하여 정확하게 작동하도록 구성된다

상기 도시된 래치는 트랜지스터 N7...N9를 구비하고, 싱글 컬럼은 라인을 선택하고 로는 기록, 판독 라인을 선택한다. 데이터 신호는 또한 유사한 X/Y 패턴에서 클록 구조와 상이한 메탈 레이어에서 라우트된다. 로, 컬럼, 데이터 신호는 신호의 오프-칩을 취하여 테스터를 접속하도록 패드에 라우트될 것이다. 쿠가로, 상기 칩 자체(온-칩 테스트 컨트롤러)는 SRAM 인터페이스를 셀프-테스트 래치에 구동할 수 있다.

SRAM 오버헤드는 현재의 표준에 의해 매우 소형-100K 래치를 가진 10x10mm의 칩은 0.1Mbit SRAM-으로 작다. 상기 동일한 칩은 캐쉬 메모리 온-보드의 2Mbit를 갖는다.

와이어와 핀상의 오버헤드는 소형이다. 상기 테스트-모드는 서브-나노세컨드 액세스가 되어야할 필요는 없으므로 설계가 용이해진다. 정지 신호 및 SRAM 판독/기록 인터페이스의 내부 제어는 임의의 로컬화 테스팅, 래치 상태의 상태 덤핑/리스톨레이션(예 외부 메모리)를 허용하며, 파워-다운 모드를 조성하는데 기여할 수있다.

랜덤 액세스 테스팅은 스캔 체인 방법의 통상 2개의 문제점을 해결한다:

1. 스캔-체인 활동으로부터의 과도한 전력(칩상의 모든 로직 아이템이 시프트형 데이터에 의해 활성화되기 때문에 일반적으로 과도한 전력 소비를 일으킴)이 제거된다.

2. 밴드폭의 테스팅은 SRAM 테스팅 인터페이스가 독자적인 병렬형이다(저속 병렬 테스터가 보다 높은 산출을 달성할 수 있음).

N-카운트 테스트 모드 :

스캔 또는 SRAM 인터페이스에 있어서, 머신의 스내포트(snaphot)를 취한 후에 머신의 상태를 덤핑하는 것이 큰 특성이 될 수 있다.

산업상에서 실용적인 도면은 이진-서치 테스팅이다.

상기 모드에서, 머신의 상태(모든 저장 엘리먼트의 상태)는 초기화된다(스캔-인 벡터로 리셋 또는 프리셋함). 그 다음, N-클록 사이클은 N번째 사이클로 머신을 이동시킨다.

상기 상태는 외부적으로 덤핑되고, 하드웨어를 에뮬레이팅하는 시뮬레이터에 의해 예견된 상태에 비교된다. 상태 데이터의 두 세트가 매치되지 않으면 로직형 동작은 N 사이클에서 다소 장애된다. 상기 테스트는 동일한 초기 상태로부터 N/2 사이클을 포함하여 반복되며, 상기 시뮬레이터에 의해 예견된 N/2 상태에 비교되는 상태로부터 비교된다. 다음 테스트는 각 비교의 결과에 따라 N/4 또는 N^*3/4이 될수 있다. 일어난 장애가 결정되는 정확한 클록 사이클은 매우 정확하다.

상기 도면[testchip4.ps???]은 상기 단락에서 상세히 기술된 저-비율 이벤트의 글로벌 동기화를 이용하녀 n 카운트 이후에 온-칩 정지 신호를 구동하는데 사용된 외부 카운터를 나타낸다.

상기 '정지' 신호는 n 이벤트 이후에 칩에 제공된다.

/N 카운터는 또한 생산 칩상에서 내부가 되는 것이 명백하다.

상기 글로벌 동기화 회로[global_synch_system.ps???] 방법이 적용될 수 있다-도시된 제어 입력 중 하나는 칩상에서 전이할 수 있도록 도시된 회로에 있어서의 '정지' 신호가 될 수 있다. N-사이클-덴-스톱 신호 입력에 있어서, 잠재성은 동일한 방식에 사용될 수 있다. 정지를 위한 N-사이클-덴-스톱 도면(8 사이클 지연이라 함)에서 온-칩의 잠재형 Y 사이클일 수 있으나. 테스터가 [global_synch_system.ps???]상에 도시된 레지스터에 부재로서 N 대신에 N-Y를 주입하면 스톱페이지는 올바른 사이클상에서 일어날 것이다.

모드 보호식 파워

이전의 위계형 클로킹 도면은 주파수 제어의 방법을 아웃라인하였다. 도시된 종래 분야의 전압 레귤레이션 및 전력-공급 전압은 아이들링(Idling)일 때 파워를 감소시킨다.

이는 다음으로 확장될 수 있다:

-속도 변경이 있는 전압 스케일링 시뮬레이션. 예컨대 공급 전압이 낮아지면서 단계적으로 (서서히) 하강하는 주파수---이는 여기서 용이하게 달성될 수 있다.또한, 데이터가 게이트되면 칩 전압은 로직형으로 기능화되면서 상태를 변하지 않는 정도의 전압 이하로 감소될 수 있다.

소프트웨어 플로우 개선

로터리 클록 방법을 존재하는 설계에 적용할 때의 일반적인 요구사항은 실행을 향상시키고 전력 소비를 감소시키는 것이다.

상기 존재하는 설계는 DFF 레지스터를 이용하는 0(또는 그보다 낮은) 스큐 방법에 의해 대개 싱글-위상일 될 것이다.

동기형 실행을 향상시키는 알려진 방법은 파이프라이닝을 적용하는 것이다. 파이프라이닝은 경로에서 시퀀셜형으로 배치된 로직 게이트 사이에 저장 엘리먼트를 삽입하여 동기화 이전에 다수의 게이트 지연을 감소시킨다.

'시스템 레지스터', '파이프라인 레지스터'의 규정

시스템 레지스터는 (특정 플로우에 공급되기 전의) 원래 DFF 신디사이즈형 회로로 이루어진 것으로 규정된다. 로터리 클록 플로우에 대한 파이프라이닝을 싱행하는데 추가된 여분의 레지스터는 '파이프라인 레지스터'로 규정된다.

링상에서 명목상의 '동일-위상' 탭 포인트에서 '시스템 레지스터'를 고정하는 것을 고-레벨 타이밍 분석이 변경되지 않는다는 것을 의미한다.

수도-DFF 스타일을 이용한 설계/타이밍 분석

-(DFF와 같은) 클록 엣지 전의 데이터 변경을 위한 설계

-이득형 투명성은 안정한 팩터를 다소 제공하며, 엣지가 레이트(late)에 도달하면 레이트를 통해 진행할 것이며, 하행측의 장애를 조절할 수 없다.

-표준 타이밍 분석을 사용할 수 있다.

-'시스템' 레지스터(파이프라인 레지스터가 아님)는 링의 싱글-위상 부분상에 있을 수 있으며, 루파의 +/-2.5%=5%=10%을 의히마고, 타이밍 분석이 간단화된다.

-시스템 레지스터는 모든 지연에 대한 고려이기 보다는 타이밍 분석 엔진에서 '참조' 포인트로 사용되어 가능한 상태/시간 전이 그래프의 파괴를 감소시킨다.

-시스템 레지스터는 로터리-클록 전에 저속 ASIC 레지스터에 대응하고, 파이프라인 엘리먼트가 추가(패스 래치)되며 구조의 사인-오프 포인트를 나타낸다.

시퀀셜 최적화 동안의 동기형 엘리먼트의 선택

아웃라인될 플로우에서, 리타이밍 및 클록 스케쥴링을 취하는 알고리즘은 상기 리스트로부터 적절한 디바이스를 선택할 것이다. 완전한 DFF(또는 대향하는 상대 위상에서의 2개 패스-타입 래치 백-백)는 시스템 레지스터(상기에 규정된 바와 같음)에 대해 선택된다. 싱글 수도-DFF는 패스-타입 래치의 시간 지속 요구사항이 문제를 일으키지 않을 때 선택될 것이다.

2개의 선택 모두 테스트성능을 위해 구성될 것이다.

그 다음, 파인-그레인 파이프라인 단계에 따라, 클록-게이트형 로직 게이트 아이디어는 스캔성능이 중요하지 않을 때 사용될 수 있다. 최종적으로, 게이트형 상호접속 회로는 (경로를 통한 상이한 로직 상태 루트로부터) 정상화 경로 지연 변동에 삽입될 수 있다.

파이프라인형 버퍼[포함된 재료 참조]

전체 시스템-설명에 사용되는 이유

MISC 회로

-다중 위상 로터리 클록 용량성을 이용하는 파동 모형은 싱글 포인트를 구동한다[capacitor_array_waveshaping.ps]. 단열성 구동 또는 로직 회로의 에너지 리커버링일 때 각진 사각형 엣지보다 덜하게 상승하는 것이 필요하다. 상술한 도면은 다중위상 탭 포인트를 이용하는 단순한 방법을 제공하여 용량성 디바이더 효과를 발생시킨다. 상이한 사이즈의 캐패시터를 이용함으로써 파동 모형에 맞출 수 있다. 총 어레이 캐패시턴스 및 부하(접지) 캐패시턴스의 비율은 최종 파동의 진폭을 결정한다.

-3f 주파수 차[4hpase_f_lock.ps] 이외를 가진 로터리 클록 사이에서의 위상 로킹은 다중위상 및 저속 클록 및 2-상 고속 로터리 클록이 로직 게이팅을 통해 함께 위상 로킹될 수 있는 일반적인 방법을 제공하는 부분 회로이다. 유사성은 단열 주파수 디바이더 컨셉에 전달될 수 있다. 2상, 4상 왜곡은 로터리 클록만을 포함한 기하학적으로 접속-포인트 와이어 라우팅 이슈이다-모든 '리퀴드(liquid)" 위상이 모든 링상에서 유효하다.

SGIG 청구

-로직 회로는 상호접속 캐패시턴스와 로직 캐패시턴스가 로터리 클록 부하의 연장이 되고 에너지는 재활용되는 단열 로터리 클록에 의해 구동된다.

-Nfet만이 사용되는 상기와 같다.

-펌프 샘플링 cr을 충전하는 상기와 같다.

광속 청구

-(데이터 전달 매카니즘을 위한 첫번째 클록 특허의 제1 US 분리로의 귀환에 관련함)

-VDD/VSS와의 상호접속 캐패시턴스의 용량성 약수 비율과 명목상 동일한 공급 전압의 비율을 가진 셀프-바이어스형 말단을 포함함으로써 전력 공급 노이즈의 민감도를 감소시키는 전달-라인 링크.

-고-주파수 컴포넌트만을 생성하고 높은 게인을 사전보상이 없는 간단화하는 비트 사이에 잔류 신호가 없는 펄스형 전달-라인-구동 모드.

-양 단부에서 로터리 클록 소스에 있어서 링킹을 고려하는 US 분배에 대한 청구와 유사하며 와이어 밑의 위상 지연을 지각하고, 리시버에서 가능한 1 내지 4(또는 그 이상)의 위상을 선택하여 동기적으로 디코팅하는 청구.

-4상 오버샘플링을 이용하여 신호화하는 오프-칩으로의 확장(SERDES-기술된 바와 같음)

본 발명의 일면은 로터리 클록으로부터의 단열 주파수 디바이더의 조항을 설명한다.

본 발명의 다른 일면은 스위치형-캐패시터 부하 선택을 구동하는 분배된 디지털 직렬 인터페이스를 이용하여 주파수 제어를 제공하여 오실레이터의 주파수를 동작시키는 LC를 변경한다.

본 발명의 또다른 일면은 버랙터와 제어 구동된 스위치형-캐패시터의 조합을 제공하는 것으로 상술된 바와 같이 컨트롤러 또는 FSM이므로 넓은 범위의 주파수/위상 로킹 효율을 커버한다.

본 발명에 따른 동기형 시스템 설계 방법(플로우)은 다음의 알고리즘과 과정을 포함한다 :

-자동배치 단계를 가이드하여 실제 칩상에서의 최적화에 따라 다중위상 스케쥴을 전송하는 클록 스케쥴링 및 리타이밍 단계(시퀀셜 단계 또는 병행 최적화).

-동기형 리피터, 래치 또는 클록 게이트형 로직 게이트가 다중위상 클록에 의해 구동되어 경로 지연 변동이 정상화되고 모다 적극적인 타이밍 버짓을 허용하는 단계.

-본 발명에 따른 또다른 일면은 상호접속 캐패시턴스와 모든 로직 캐패시턴스가 로터리 클록 부하의 연장으로 되는 단열 로터리 클록에 의해 구동된 로직 회로를 제공하고, 이에 따라 에너지는 재활용된다. 바람직하게는 Nfet만이 사용되며 진보형 개선에 충전 펌프 샘플링 cr도 사용된다.

본 발명은 또한 VDD/VSS에 대한 상호접속 캐패시턴스의 옹량성 약수 비율과 명목상 동일한 공급 전압의 비율을 포함한 셀프-바이어스형 말단부를 구비한 전달-라인을 제공하고, 이에 따라 전력 공급 노이즈 민감도가 감소되고, 이는 고-주파수 컴포넌트를 발생하고 사전보상없이 간단화된 높은 게인을 허용하는 비트 사이에 잔류 신호가 없는 펄스형 전달-라인-구도 모드를 이용한다.

유익하게는, 전달 라인 링크가 양 단부에서 로터리 클록 소스에 링크되고 와이어 밑의 위상 지연을 지각하고 리시버에서 가능한 1 내지 4(또는 그 이상)의 위상을 선택하여 동기적으로 디코딩한다.

본 발명에 따라 고주파수 클록 신호를 이용하여 회로를 글로벌적으로 동기화하는 단계와, 상기 고주파수 클록에 의해 클로킹된 협력형 단-범위 상태의 머신을 통해 다중 저주파수에서 추가 동기화하는 단계와, 이들 사이에서 롤오버 신호를 교환함으로써 머신의 상태를 상호 동기화하는 단계를 포함하는 회로 동기화 방법을 행함으로써, 진행 동시 주파수와 공급 전압 감소화를 포함하는 에너지 보존 LC 클로킹 시스템을 제공할 수 있다.

Claims

고주파수 클록 신호를 이용하여 회로를 글로벌적으로 동기화하는 단계와,

상기 고주파수 클록에 의해 클로킹된 협력형 단-범위 상태의 머신을 통해 다중 저주파수에서 추가 동기화하는 단계와,

이들 사이에서 롤오버 신호를 교환함으로써 머신의 상태를 상호 동기화하는 단계를 포함하는 것을 특징으로 하는 회로를 동기화하는 방법.
제1항에 있어서,

오프-칩으로부터의 저속의, 고 프로포게이션(propogation) 지연 신호의 재동기화하여 라텐시(latency)를 이용하여 동시 신호와 협력형 상태-머신에 커플링된 고-주파수 동기성의 팩트(fact)를 글로벅적으로 생성하는 단계를 추가로 포함하는 것을 특징으로 하는 방법.
제1항 또는 제2항에 있어서,

로컬 게이팅이 3f(사각-파동-하모니형-직렬) 로킹 이외를 생성하는 로터리 구조 사이에 위상 로킹의 단계를 추가로 포함하는 것을 특징으로 하는 방법.
제3항에 있어서,

로컬형 게이팅이 2f 로킹을 생성하는 것을 특징으로 하는 방법.
제1항 내지 제4항 중 어느 한 항에 기재된 바와 같은 방법에 따라 동기화되는 것을 특징으로 하는 전자 회로.
제3항에 있어서,

상기 회로가 SRAM-타입 랜덤 액세스 판독/기록 방법을 포함하는 스캔 회로인 것을 특징으로 하는 회로.
제4항에 있어서,

게이트형 래치를 추가로 포함하는 것을 특징으로 하는 회로.
진행 동시 주파수와 공급 전압 감소화(progressive simultaneous frequency and supply voltage reduction)를 포함하는 것을 특징으로 하는 에너지 보존 LC 클로킹 시스템.