CN1647012A - 电子电路 - Google Patents

Abstract

本发明揭示一种使电路同步的方法，其包括以下步骤：使用高频时钟信号使电路全同步，另外通过由高频时钟计时的协作短程状态机(state machine)以多重较低频率进行同步，并且通过在两者之间交换翻转信号而使状态机彼此同步。

Description

电子电路

技术领域

无

背景技术

电子电路

本发明涉及下列申请人拥有的更早专利案的试图努力领域的发展：国际申请案第WO01/89088号、美国专利申请案第09/529,076号(PCT/GB00/00175的国家部分)、美国专利申请案第10/167,639号(美国第09/529,076号的分案)、美国专利申请案第10/167,200号(美国第09/529,076号之部抽头续申请案)以及国际申请案第PCT/GB2002/005514号，其全部以引用的方式并入本文中。

更清晰并入本文的为以下参考英国专利申请案的内容，其所揭示的内容形成本文所揭示的本申请案及本发明的部分。

英国专利申请案第0203605.1号

以下参考的数字是在本申请案的图式中的1/53至17/53中展示的数字。

分级计时系统

频率划分/脉冲锁存/绝热系统

此机制设计用来使旋转计时架构(Rotary Clocking Architecture)能够支持传统低速时钟网络布局结构且同时允许RTWO直接将高速低能计时嵌入用于新设计的功能块中。

也辅助了其中需要多时钟频率及时钟相位的集成SOC的设计。

也描述了自具有特定波形及相位特征的RTWO中达成低频划分有效能“绝热”时钟的方法。

注意：全文中，假定存在在VLSI装置内置的控制程序或别的ofd芯片硬件，其能够装载及读取各种移位寄存器及数据寄存器——串行或并行。做此的方法已广泛熟知且已标准化。

本申请案的背景材料在专利申请案PCT/GB00/00175中，其以引用的方式并入本文中。

大意：

以超频频率分布RTWO。此时钟(如10GHz)在每一％循环(例如对于10GHz的50pS(100pS循环))提供反相时钟边沿。全速时钟可直接适用于许多应用(高速ALU、SERDESI/O端口)。

中央定位FLL(锁频回路)以控制主机“超频”。

对相位锁定回路较佳。

特征：

粗控制(分频——数字)

媒体控制(切换电容器——数字)

精控制(可变电抗器——模拟)

PLL之优点

更稳定的环

低能

减小面积

高速

更好的稳定性(Jitter，Skew)

在多频之间的相位锁定

由RTWO固有相位锁定机制(2类：节点锁定(中间芯片)、延迟匹配链路(intea芯片))提供相位锁定。——在此原理下工作：若频率锁定，则相位锁定是使“外部无差异相位”旋转波同步的简单的事。

使用‘超频’以不仅产生分频而且产生用于各种应用中的对于参考时钟而相位对准的任意波形。

传统U0时钟——例如脉冲时钟。

全局低频时钟(例如超高速缓冲储存器(Cache)、长程平行总线)。

允许替代激活“去时滞(deskew)”机制。

数字受控提前/延迟相位。——消除交叉传导电流峰值。

任意重复波形——可能为高/低周期、分级(fractional)N。

给出包括测试时钟等等的高端处理器的所需特征。

给出用于SERDES(Serial/Deserial)的高速相位锁定外围时钟。

来自主时钟来的用于ALU等等的局部高速计时。

布局技术。

先前关于RTWO结构的描述已经广泛使用了位于用于频率控制、旋转反相偏离等等的RTWO传输线路径中的分布组件，诸如背-背反相器、切换电容器、可变电抗器等等。

在此应用中，此等件随波形产生组件成为模块化架构，我们称为“二进制波形区块”(Binary Waveshaping Block)(BWB)。该架构使得RTWO无需改变根本的方法即可适用于在当今工业中使用的宽范围的电流VLSI同步计时方法。

直接在不全部由此方法实现的2相非重叠锁存类型中使用RTWO波有着固有的优势，并且预期为新组件的纯RTWO计时及分级计时混合使用将是多频环境中最好的折衷方法。

发明内容

无

具体实施方式

图1架构

代表性VLSI芯片与RTWO传输线及明显反相器一起展示。

REFCLK输入：——将用以使芯片上RTWO系统与在此管脚提供的外部参考频率精确同步。

在左侧展示相位锁定“同步带”点。其在先前申请案中已经得以描述且其允许在RTWO芯片之间通过硬锁来实现相位锁定。[PLL类对准的另一方法作为另一解决方法没有被忽略]。

在芯片的中央展示了两个区块。

BWBO

此为对于芯片的主要“二进制波形区块”。

其提供Qn及*Qn多循环同步信号源(进一步参见下文及图2)。

FILL

锁频回路。

此电路确保芯片的主工作频率为闭环控制回路，其恰为可来自外部系统标准(如石英晶体)的输入REF CLK的几倍。

实际上，若RTWO的频率高于(REF_CLK xX)，则通过可变电抗器或切换电容器控制将其减小直到其精确地锁定频率为止。下文将进一步描述详细的运行。

Absent：PLL

理论上，使用PLL及相位频率比较器可将频率及相位控制到外部参考虑。实际上，尤其当其经过且然后越过芯片时在REF_CLK上的相位存在很多不确定性，以至于作为相位参考其没有用处。

使用硬线锁定(在先前申请案中说明)或通过使用隐含相位信息，例如通过检测输入NRZ数据流的边沿并且调节RTWO环的相位(经过可变电抗器控制)直到数据取样同步为止，可以达成在RTWO与外部相位之间的相位锁定。[TBD]

多倍全局、分频时钟：

此架构的目的在于产生与芯片周围频率及相位彼此相关的时钟。主RTWO计时阵列给出了在归因于在传输线上的脉冲组合机制的用于360度相位的芯片上的所有点之间的精确相位关系——参见JSSC paper。

其中，多循环事件待同步化(例如产生频率为主RTWO频率1/10的时钟)，不仅为需要在多循环中执行序列的序列状态机，而且由于此/N时钟应与芯片上其它/N时钟的相位对准，必须为保持状态机的状态同步，直到其均经历状态0的全局同步信号。

一个明显的方法为在芯片周围对每个传送时钟分布全局‘同步’线——但此线需要设计为以具有主RTWO的时钟循环的一部分时滞的精确定时而经过整个芯片。此仅是与产生常规H树时钟一样困难的问题，而且不可行。

作为代替，我们建议在形成回路前完成序列时使BWB区块中的各个状态机向相邻元素发出信号。因此发信号的距离很短。实际上，各个BWB向其相邻元素发出信号：在下一RTWO循环(或1/2循环)其将使‘回路’变为状态0，所接收的BWB将作为在其下一RTWO时钟边沿变为状态0的命令，以最终确保在芯片上所有BWB状态同步。

(归因于此的能量消耗很低，频率为小于RTWO频率的Nx且负载电容仅为在各个BWB处的一对接收器门电路。)

此方法的缺陷在于其在整个芯片使其多循环状态机同步以减轻此时其进行Nx(BWB的数目)RTWO时钟循环，可能会从主要BWB“扇出”以驱动来自各个BWB的4个相邻元素。

所有此逻辑的结果在于存在“全局”，意即，可用次数的芯片宽度序列(或RTWO循环)，其允许在整个芯片上的同步响应的逻辑的速率比fRTWO低。

BWB电路详情：

从序列发生器/状态机输出的Qn及*Qn执行图L的此功能。并且其在BWB区块之间的嵌入串行链上可见。

Qn及*Qn是在序列发生器内的回路的最终状态的实情及补充。

图2展示了两可能的序列发生器状态机的波形。该机器可为简单的具有输出逻辑以产生最终状态(即N-1)/N计数器，或“单触发(One-Hot)”AKA“移动点”状态机，其中最终状态为确切的输出。

图2a展示了具有“后进先出”输入及“后出先进”输出的/N计数器，其允许通过在BWB中的先前/N计数器而使其同步，且允许其在使用其后出的随后的BWB中使下一个/N计数器同步。

恰在该/N计数器回到内部为零前，后出先进计数升高。

后进先出为寄存输入，其在逻辑高时强制计数器在其下一词计数开始时变为0。

序列可用以产生任意波形。在最简单的情况下，/N计数器为序列发生器，当给其全部N时钟脉冲时，其给出0→1→0的输出序列。

任意波形

可使用与门电路及输出缓冲器耦合的N状态序列发生器(“单触发编码器”或“移动点”)来制作更通用目的的时钟波形发生器。

此对该/N计数器具有简单多循环同步化系统并且先前已讨论过，其使用*SYNC及SYNC输入以接收来自前一级的*Qn及Qn输入并且向下一级输出其自身的*Qn及Qn。

注意：同步化为N时钟同步，存在视BWB区块在RTWO线上的位置而定的循环内的相位偏移。

在图2b中展示了基于序列发生器的“移动点”的结构图及计时序列。

主BWB(BWBO)与其它BWB不同，由于其经由MUX自其输出产生其自身的反馈。

若需要[当连接至芯片上或ofd芯片微处理器时]，MUX的选择允许在序列长度上程序化的变化。

一种制作此移动点寄存器的方法是使用移位寄存器组件。如图3所示，另一种方法是使用专用逻辑。说明双“移动点”发生器以获得真实信号且使在输出Q0…Q9.5上的单触发信号编码单触发反相。

此实例给出一20位(bit)的序列，且系统地装载RTWO线A及B。

该状态提前于RTWO时钟信号的每一1/2循环(即旋转)。图4展示用来组成图3的带的一位“移动点”组件的内部组件。

*SYNC及SYNC等于在图式左侧的信号，Qn及*Qn等于在右侧的信号Q9.5及*Q9.5。

使用“移动点”序列的波发生器比/N计数器更具有灵活性。

可用具有由RTWO时钟周期的分辨率％数字化界定的逻辑高及逻辑低时间的任意波形。

图5给出一电路，其与移动点发生器输出对接以按照高分辨率RTWO1/2周期数字地设定输出时钟波形(CLK_ARB)的“开”及“关”时间。经由图6所示的缓冲器。

在SET寄存器中的“1”将开启在移动点序列中的该序列的CLK_ARB输出。相似地，在RESET寄存器中的“0”关断在该序列中该时刻的输出。CLK_ARB可在每RTWO周期的最大值处转换一次且在每RTWO周期/N序列长度转换一次，最小给出了对20点序列发生器的fRTWO/10的频率(两次转换)范围。CLK ARB的灵活性来源于可编程能力。

可通过设定状态改变的全局序列数字而调节频率。

逻辑高时间(high time)、逻辑低时间(low time)可独立设定——此有助于脉冲时钟。

去时滞。逻辑高周期及逻辑低周期的开端的可编程全局序列数字可对在BWB中的各个时钟单独编程。

有效地允许对RTWO周期的分辨率％(例如50pS@10GHz RTWO频率)可编程去时滞分辨率。

选通。可能会关断选通时钟

可产生选通及其它特定非标准同步信号且其将全局同步。

可对各个BWB局部产生一个以上的CLK_ARB，对各个产生的独立时钟必须重制造SET及RESET与缓冲器电路。

BWB序列可为任何所需要的长度，其视所需要的最小频率而定，并非所有BWB需要具有同样的序列长度(当长20的序列发生器链结至长10的序列发生器时，可使用OR门(或门)来分发在中间点的SYNCH脉冲)。

当使用BWB时，可在对于传统应用的减小的频率时钟率处近似地对真实单项计时逼近。

任意(重新建构)的波形边沿与RTWO波的局部到达同步。对于常规、规则RTWO回路阵列，其具有360度，需要在RTWO上的边沿的2次旋转(每次旋转180度)，在回路上的最远两点之间的异步度的最高水平(对角线上相对的半角彼此相差一个旋转)即在Foverclock相差90度(一个循环)指定在RTWO上的单点个为“相位角零”点；你将会发现通过使用*CLK或CLK线，任何其它点在相位误差上不可能超过+1至90度(例如从+90移到+95 o点，你可使用其它相位且此+95度变为-85度)。

在IOGM处，此为+1至25pS，代表在10％典型时滞预算内的1GHz“虚单相”时钟的+1至2.5％。

误差稳定且可计算而且可通过向最小延迟增加时间来防止任何竞态条件而解释。相位已熟知的事实使得其比随机时滞变化的适配器(fitter)容易处理。

BWB通过内接线(interwiring line)而彼此同步，内接线来自在串行链形式中供应下一级*SYNC SYNCH输入的一级Qn输出。

受控时钟门电路及有序关闭涉及不能确定Qn*Qn来自主要的BWB。

在反转至起始的过程中，BWB将会顺次停止(由于其SYNCH脉冲停止)。

或者单个BWB可改变其序列数据，允许实施新的波形、相位、频率变化。

速度改变涉及将新数据载入SEQ_CTRL寄存器，其在计数#0或任何其它适当的计数前得到更新。

在获得序列后，用于不同序列数据的阵列存储待载入(有效地延长了序列)。

BWB及序列发生器也可用于产生特定时钟，例如同步交换信号、选通脉冲等等。

绝热时钟的产生～图7、图8(替换图5及图6)

因为当行波绕闭合路径行进时，电(电容性)及磁性(电感性)能量重新使用，所以RTWO信号的节约能量。当RTWO回路应用于VLSI尺寸时，其倾向于产生非常高的频率。

为支持传统的界面及时钟频率，先前已提到对于RTWO的频率划分(即将时钟频率划分以产生另一更低的时钟频率)。

很不幸，如刚才所述的常规分频器及缓冲器并不绝热，即其在驱动负载电容器时耗散能量。

此部分描述了绝热分频的原理。然而，可能涉及其它选择来降低RWTWO。

制作更高的电感值来降低该线路。增大负载电容来降低该线路。

在区域的周围“缠绕”RTWO线路的多回路以延伸传输线长度而维持周长。

本文概述的绝热分频器给出另一‘降速’可选择。在诸如RTWO的脉冲传输线系统中，线电流为前向行进‘边沿’而对分布电容充电。能够控制此等电流从而以频率与主回路频率相关的同步频率来对其它电容充电及放电且因此产生低频率。

RTWO线不“了解”该差别。

在实际中，此很难采用除非常现代的(0.18u或更小)CMOS工艺的其它任何有效方式来达成。

原理

所使用的原理(参见图8)为观察频率F的2相时钟在频率F/N处可分为(2*N)相。

简单实例将2相4GHz时钟分为4相2GHz的时钟。

表1，在序列中切换操作

在此循环起始转换期间计数切换在运行中*可选

0                                    A-J，B-L，*A-M，*B-K

0.5                                A-M，B-K，*A-L，*B-J

1                                  A-L，B-J，*A-K，*B-M

1.5                                A-&B-M，*A-J，*B-L

切换由“单触发”状态机控制，其与对BWB所述相类似，但此处仅为4状态机。

*视需要，上述晶体管可在先前稳定状态(高峰水平)激活以允许晶体管在下一边沿发生之前的导通时间，并且此意味着晶体管在安静时变化(turn)，且具有较低的损耗。

并入标记有“逻辑”的单元将简单门电路以达成在上表中的*项需要的额外输出选通。无此选择，输出0、0.5…1.5仅直接驱动用于正交输出的NMOS晶体管的一或多个门电路。

采用正交信号序列无特殊原因(图8的左手侧)而且可产生任何数目相位的任何序列。仅有的限制为(理想地)RTWO时钟的各个边沿每次应切换至相同的电容。

一种可用的形式为在计时图的右侧展示的“one hot”计时机制。尽管在MOSFET及RTWO传输线导体的‘开启’电阻散失I^2R的能量，但是在J、K、L、M产生的此等时钟信号能够绝热地驱动电容，即不受CV^2F能量的影响。

理论上，可自任何时钟绝热地获得切换晶体管栅极电容，因此此不会引起能量损耗。

用于主RTWO线的有效电容：

因为在任何时刻，RTWO(微分地)对两串联电容充电，所以在各个该/2频率输出相位的电容性负载为C慢(代表逻辑负载电容)，然后在RTWO出现用于分析速率及阻抗的微分电容为C_慢/2。RTWO线照常运行，未察觉‘分相’在绝热分频器处(在环的任何地方可为任意数目的分频器)产生——其看起来仅照常驱动电容。

上述说明考虑了局部电容性负载的驱动。

另外或其它，时钟可驱动其它传输线(例如)以对远端位置驱动“单触发”脉冲时钟。

实际上，J、K、L或M时钟充当在RTWO线能量上的支路且对于低反射能量流需要阻抗匹配。(同样条件适用于电容，即RTWO线应在序列的各个部分看到相同的阻抗)

能量的重组

多相频率分频时钟固有地为双向的且能够以任意方向在JKLM及RTWO A、B之间传递能量。

有趣的是，JKLM抽头传输线的‘远端’可使用在另一BWB的JKLM相位点而组合于RTWO线的另一位置。序列数字全局同步且对于MOSFET切换将校正计时以从任一JKLM向RTWO线发送信号。[阻抗匹配及计时考虑因素应用]。

此处所展示的JKLM的相位机制的另一使用将使其在两相F RTWO回路与4相回路之间(Twn缠绕在周边替代性方法)的1/2 F回路(同步)。(能量可在其间流动且可使其一起同步)。

扫描(SCAN)测试

在BWB结构图(图1b)内展示了扫描测试区块。标准JTAG边界扫描移位寄存器系统可与所建议的全局串行数据界面兼容，允许扫描链式逻辑以共享相同DAT入/出、SCLK总线作为另一BWB组件。

FLL频率锁定回路

为使无PLL的RTWO芯片的阵列与其所有的不稳定性、带宽及区域等问题同步。

每一VLSI芯片仅需要单个FLL控制器。

先前应用描述了在芯片之间的被动式传输线链路如何能够使在其上的相同频率RTWO同步。

如果在该等环之间的差异很小，则在芯片之间的弱(即＞＞Z环)相干链路将两芯片连在一起。

使初始频率差别很小是剩余的议题。

锁频是一种好方法。

使用锁频回路——由上序/下序计数器制作的非常简单的装置——或可使用高精度电荷泵电路。

REF_CLK可来自外部低频F参考——F-int可来自RTWO时钟/N。

相位不重要，因此边沿率等延迟没有关系，你无需试图且控制相位，仅F。

使用电容或可变电抗器来控制RTWO频率

使用INNERMOST(图1中心展示)RTWO环(从锁频连接处的周边最远处)来测量及锁定RTWO频率。

此环将或多或少独立于在输入远端环的异步信号上的频率的效应。

随着多RTWO芯片的最内环以相等的频率运行，对于外部世界没有绝对较佳的相位(毕竟其在旋转)，因此易于使其相位与介入信号同步——将由于旋转而损耗能量直至完全同步为止。

越接近同步，能量损耗越少——预防措施

弱链结受滑移量的影响——除非存在许多链结，否则RTWO必须非常稳固。

注意：上述仅以一个频率工作——由芯片传输线关断时间确定。——为固定此频率，也可使用外部RTWO安培型装置来调整该等线——但使整体协调变得棘手。

FLL系统详情

(许多可能的方法中的)两种方法。(1)

双电荷泵——一个将电流泵入，另一个将其泵出。——校准——以相同时钟驱动两泵，且调整直至无输出为止——需要多路上序/下序计数器。

参考：″Phaselock Loops for DC Motor Speed Control″Dana.F.Geiger，Wiley，1981 ppv，第77-92页。

方法1

电荷泵频率控制器。(电荷泵fcomp.ps)图9。

目的：

为将RTWO的频率锁定为外部参考频率的若干倍。

比较两频率且输出与该等频率之间的差值成比例的控制信号以控制应用于RTWO线的可变电抗器(或切换电容)以调制旋转时间，及因此的频率。

非相位锁定回路

/N计数器用于将RTWO频率划分为较低的频率用于匹配低速外部参考F。如果为全速参考，则以低频进行频率比较以缓和参考时钟的分布难以控制。

反相器：IA、I1、IB、I2-CMOS反相器(P信道/N信道)——自电源VDD供电，0V

功能：——在F1频率的各个循环中，等于C1*VDD的电荷被用泵送至电流镜P1。——在F2频率的各个循环中，等于C2*VDD的电荷被用泵送至电流镜P2。

当频率相等时，上述两电流的电流值(电荷*频率)将相等(由于C1＝C2)。

在此状况下，匹配的晶体管P1、P2将强制零电流流向P2漏极，保持电压“VARACTORV″稳定。

在频率中的失配引起P1、P2电流的失配，且″VARACTORV″将以一方向及与频率的失配成比例的数量摆动。

此调整可变电抗器的电压，及因此的RTWO频率以将RTWO频率恢复为低速参考elk的几倍。

此为原理上的描述，其可应用于在此项技术中中熟知的其它电荷泵机制。

在上述电路中，能够通过使用MUM将F1及F2输入发送至相同REF时钟而进行校准。在此情况下，自偏移点VDD/2伏特应该没有VARACTORV的输出漂移。CAL h及CAL l是具有经修改的临限值的反相器，该等反相器可由状态机读取以确定频率比较器为精确的。通过许多方法能够实现自我调整，例如通过使用熟知的切换电容的方法改变C1或C2电容(二进制加权)——或通过将可编程偏移电流添入P1或P2漏极电流中。

可预期0.1％的精确度，而且此足以允许在用于RTWO的被动式链路上的硬线相位锁定(在更早的专利申请案中描述过)。

方法2

数字计数器系统(计数器fcomp.ps)图10

参考案：″Phaselock Loops for DC Motor Speed Control″Dana.F.Geiger，Wiley，1981 ppv，第77-92页。

上述所引用的参考案概述了一种对于DC电机速度控制使用数字上序/下序计数器来比较频率的实际方法。控制作为主要回路变量的频率的方法给出了比具有临界稳定性的相位/频率检测器系统更稳定的回路。

操作直截了当。设计具有UP及DOWN时钟的二进制计数器。UP时钟来自频率F1，且DOWN时钟来自F2。

当频率匹配时，计数器得到其计数值的净零增量或减量且改变大约相同的值。

DAC(数字模拟转换器)及控制回路(在此状况下为RTWO频率的可变电抗器控制)的增加强制计数器在值0附近变动。

使用2′s补码符号的8位计数器给出+127至-128的信号，其DAC与输出电流成比例以直接或经由模拟积分器来驱动VARACTORV。

可变电抗器微调可达成+/-20％的频率变化，但使用切换电容可达成更大的调节范围[见图16]。数字比较器区块及计数器2的增加可在可变电抗器独自工作不足以达成锁频时补充可变电抗器控制。计数器2的操作控制了分布于芯片周围的切换电容阵列——其值分布至使用移位检测器机制的所有BWB区块。

二进制比较器的设计使得计数器2的增量或减量无论误差计数器(计数器1)在何时输出都分别大于8或-8(任意选择)。此选择更大或更小的增加至RTWO线中的二进制加权电容以使频率处于可变电抗器微调控制可完全封闭回路的范围内。

图11至图16广泛地展示了在整篇文章中涉及的区块的组件详情(见以下描述)。

文件清单

TurboCad：

hier0.tcw——主结构图

hier2.tcw——用于对任意(非绝热)时钟发生器的“开通”时间及“关断”时间(以馈给缓冲器)数字化设定的机制

X电路：

adiab_1_sch.ps——绝热4相发生器的组件(也可参见adiab_1.sda)

buffer_block.ps——具有独立输入以控制交叉传导的非绝热CMOS缓冲器

chargepump fcomp.ps——电荷泵频率比较方法

counter_fcomp.ps——频率比较的数字上序/下序计数器方法

moving_spot_reg.ps——一种制作“移动点”寄存器的方法

spotmove elem.ps——基本移动点组件XA.ps的扩展

切换尺寸反相器单元(数字控制)

XB.ps——选通单元(在无SCLK的情况下自动产生选通)

XC.ps——移位寄存器(一位)

XD.ps——闭锁单元(用于保持具有闸的移位寄存器)

XE.ps——用于数字尺寸RTWO反相器单元的完全单元(背-背(back-back))

XF.ps——用于数字控制切换RTWO电容的完全单元

XG.ps——切换电容(一位)

Staroffice：

adiab_1.sda——可绝热产生的可能存在的4相时钟信号序列

fdiv_1.sda——/N计数器区块及“移动的图样

英国专利申请案第0214850.0号

以下所参考的图式为在本申请案的图式的第18/53至20/53张展示的图式。

在专利申请案PCT/GB00/00175中包含了用于与涉及旋转计时及RTWO、ROA的旋转计时或其它绝热时钟源背景材料的高性能动态计时逻辑系列，该专利申请案以引用的方式完全并入本文中。

背景

在CMOS VLSI上的逻辑电路可划分为静态或动态的。

静态逻辑：

静态逻辑门电路是常规的。其使用互补型装置——N通道给出逻辑0输出，P通道给出逻辑1输出。对于时钟无需执行逻辑操作，但对于俘获逻辑操作的结果并且对其进行排序的锁存器需要时钟。

图1a为常规静态CMOS与非门电路[别处需要的锁存器及时钟未图示]

动态逻辑：

动态电路在其评估路径中仅使用N通道装置且因此通常仅能够输出逻辑0。使用时钟电路对输出‘预充电’为1来确定逻辑1值，其在可能的0输出前初始化输出。

仅使用N通道装置的优点在于其具有2至3倍之间更好的电子迁移率且因此对于给定的切换驱动能力给出了更低的输入电容。

动态(或如已知的计时逻辑)具有很长的历史。

尽管被CMOS(P信道&N信道)静态逻辑电路大量替代，但动态电路能够在性能最大化为主要需求的场合使用。

动态逻辑电路的许多形式具有固有的存储器且因此通常在动态逻辑系统中通常无需锁存器。

图1b常规动态CMOS与非门电路，其输出在CLK为低时预充电至VDD，且仅在CLK变高时变低且两逻辑输入也为高(由于与非功能)。

逻辑电路另一种划分为绝热及非绝热。

非绝热：

此等是常规的，其中用于逻辑评估及输出的能量来自电源干线(power supplyrail)。每次当逻辑转换发生时，耗费在对输出及互连加以充电之能量会被浪费掉，其实际上就如因对微型电池一样地充电，然后每一循环使用短路使其放电。能量与C*V^2*F相关且在GHZ频率下甚至很小电容将导致巨大的能量浪费。

绝热：

用于逻辑评估及输出驱动的能量来自“可逆”能量源且在逻辑切换中所涉及的电容的充电通过电压源(例如正弦波时钟)而渐进地进行，该电压源通常接近于正进行充电或放电的电容上的瞬时电压。

渐进的或绝热充电引起可恢复能量转移。能量仅在逻辑电路/互连与时钟能量之间移动。

因为其自为绝热电压源/电荷源/转储器的RTWO电路获得能量，所以图1c可能为绝热逻辑门电路，。

原则上，旋转时钟能够以比正弦波或谐振电路更高的速度及效率对任何已知的时钟供能逻辑电路提供能量。

动态、绝热、旋转时钟逻辑系列。

基本原理：

动态逻辑是最高性能的逻辑技术，绝热逻辑电路能量消耗最低，旋转时钟技术是性能最高的绝热定时信号发生器。

将此三种属性组合起来将给出任何同步逻辑电路系统的能够达到的最佳的能量/性能，而且本说明的其余部分概述了此逻辑系列，我们称之为DARL(动态、绝热、旋转时钟逻辑系列)。

DARL逻辑电路由旋转时钟网路排序及增能。旋转时钟具有以高频方波驱动相当大的电容却由于固有的循环方法而不会招致CV^2F能量消耗的不寻常能力。

DARL逻辑电路将此节能优点扩展至逻辑电路评估及信号互连电容驱动。如果实际中可达成此优点，则极有可能消除典型VLSI芯片的大部分能量消耗。

损耗由在RTWO线上的有源电路补偿，其补偿时钟及数据互连损耗。

电路说明

图2与/与非门电路随后为缓冲器/反相器

此逻辑系列的根本概念在于通过基于输入信号的逻辑组合的N通道晶体管将旋转时钟能量绝热地发送至输出电容。具有旋转时钟线的一个或其余输出晶体管给出在RTWO可见的均匀电容性负载。

对于简单反相器/缓冲器，如果输入为逻辑1则CLK发送至输出Q，而且如果输入为逻辑0则发送至*Q。

逻辑真及补码输入及输出是逻辑系列的特征。

各个门电路的电路主要可见特征为：

输入取样器或电阻器

具有本针门电容的N通道晶体管

逻辑路径1

逻辑路径2

互连或输出电容

在取样器后在输入上的可选额外存储电容

在电阻器代替取样器的状况下，门驱动电容不完全绝热驱动。为恢复很小的能量损失，此处将需要衍生相位[如来自4相RTWO的正交相位]。由于在现代芯片中的大多数负载电容为时钟及互连电容，所以此可能不值得。

用于DARL缓冲器/反相器的波形[图3]

对于各个门电路操作存在两个相位：

取样/评估(逻辑相位1)：

此状态以开始其低运转边沿(low-going edge)的CLK开始。

无论哪条逻辑路径预先获得“1”，其将使其输出返回为0，因为逻辑路径仍然开启(还未对新数据取样)，而且所以CLK仍连接至输出——应注意，因为CLK连接至输出，所以其与时钟以同等速率下降。——此确保了绝热放电。

在CLK低平稳期间，两逻辑路径(1&2)对来自当前传播其评估的前一级的输入信号取样。此可能改变有源逻辑路径，但由于输出已经处于逻辑0，其不能改变。储存于N通道的门电路上的电荷代表取样节点。可增加额外的电容。

对于在各个逻辑路径内具有一个以上的晶体管的栅极，其将各自取样且晶体管的串联或并联路径构成一逻辑功能。仅有一个逻辑路径可以是有源的。

输出Q及*Q将处于逻辑0(对于一逻辑路径有源地连接至CLK电压，对于另一逻辑路径保持0V)。

传播(逻辑相位2)：

CLK变高代表逻辑处理的传播相位。

在输入上使用取样器之处，其在此点关断以防止先前逻辑级移除所取样的信号(可能此关断由CLK*CLK或通过来自RTWO的另一相位点或通过逻辑组合相位点来进行以得到精确的定时窗口——见说明)。

视所评估的逻辑路径而定，将存在自CLK至Q或*Q的欧姆路径。此欧姆路径由在N通道晶体管的栅极上的电荷维持。

因此变高的CLK与Q或*Q耦合。因为其通过来自N通道晶体管的某电阻与RTWO时钟线连接，所以该晶体管紧随RTWO时钟线。

N通道晶体管的尺寸对于确保充电/放电低损耗(绝热)很关键。当在RTWO时钟与输出波形之间存在极小相位滞后时(在MOSFET的电阻上电压很低)，可实现绝热充电/放电。

为创建一逻辑管线，交替CLK及*CLK供能的门电路串联放置。

由于一种状态为取样而先前及下一级为传播，所以不存在竞态条件——逻辑上此非常相似于在反馈路径中强行加入其熟知约束的典型的2相锁存类型。

图2说明了展示与门如何由(典型地)反相驱动的此类型。

定相：

旋转时钟为具有全局可用的360°“液”相的局部2相。可从地理可变定相中得出优点来改进定时。在上述最简单的局部情况下180度定相仅为一个实例。在其时钟源上以小于或大于180度的相位差的顺序连接DARL的门电路可为有用的。例如，借用/挪用时间(time borrowing/stealing)且用于分级循环的偏移中继器。

电容：

旋转时钟线可见到加载在各个晶体管上的电容。转换Q或*Q的输出。对于理想性能存在三种平衡需求(注意不需要完美的匹配，但当失配＞10％时可能会存在波形失真)。平衡条件1：

对于各个门电路在Q及*Q上的互连电容应视门电路而定在每一门电路基础上相等(若需要可通过衰减)以自CLK或*CLK看来保持电容不变。

平衡条件2：

为微分地操作，CLK及*CLK应具有匹配电容。平均在任何局部区域，由CLK驱动的电容与由*CLK驱动的电容应匹配。

平衡条件3：

在长期及全局水平，因为逻辑表现为常规、相当恒定的时钟负载电容，所以执行平衡及阻抗匹配(基尔霍夫(kirchoff)类型)作为RTWO线平衡的证明。

上述电路仅为可选地及以平衡方式控制旋转时钟[或任何单向流传输线能量]的电路的一个实例。结果是逻辑门电路自身及逻辑互连电容变为旋转时钟电容的另一部分。诸如Rotary-Expert(REX)的软件可设计适当的布局[PCT/GB2002/005514以引用的方式并入本文中]。

此原理扩展至驱动任何电容性负载的范围，且当然能够以绝热方式驱动DRAM、SRAM或其它存储器编码线。

RTWO结构/电感选择

经典RTWO结构可与通道及多层互连一起使用以自RTWO线向下发送至逻辑门电路以提供计时。通道自身及短期互连在更高的频率变为显着电感性。然后将此等作为RTWO线的部分或作为在其右侧的RTWO线(其很有可能且有时非常重要)，且在布局期间转移至支路及组合流动匹配算法[参考软件专利案]，而不是仅将逻辑门电路作为在主RTWO上的短线负载。

感应放大器：

图2也展示在输出及选择之间用于推挽式感应放大器的某交叉耦合N通道装置。此等有助于当存在噪声时加强微分电位差，且可给出用于在非驱动逻辑路径输出中的电容性耦合信号的返回电流路径。

对此进一步的完善为：

N信道/P信道back-back反相器形式(已图示)。

将共享漏极点连接至相反的时钟线而非电源。

装置/基板选择：

因为不存在体效应、漏极及源极寄生效应，所以SOI方法是使用此逻辑系列的理想载体。

整体CMOS(bulk CMOS)方法很有效。在独立P型阱对N通道装置可用之处，N通道逻辑路径晶体管将从协同定位于各连接至与逻辑门电路相关的相应CLK或*CLK旋转时钟信号的P型阱岛内获益。

对于RTWO顶级功能仍需要PMOS装置，除非使用特定全NMOS电桥。

为处理在如GBA的栅极节点上见到的‘热栅极(hot-gate)’电压，取样器晶体管必须是诸如I/O晶体管的更高电压的装置。

应用

逻辑门电路

ALU

存储器编码器

同步中继器——在已知的相点缓冲使用DARL缓冲器缓冲以重新产生数据传输且对其重新定时。

任何其它的数字电路

优点

最快的速度——动态逻辑——在评估路径内的全N通道

两相逻辑——每时钟信号两评估。——可用的微分(逻辑真/补码)输出。——完全管线

供能时钟——无需VDD/VSS连接——AC电源——几乎无电迁移问题——无需锁存器。

最低的能量——绝热，即渐进零能量——很小的面积

无泄漏电流的问题

低时滞、不稳定相位锁定——旋转时钟、RTWO、ROA的优点

微小的数据时滞——因为数据实质上为与时钟相同的信号，所以数据转换强制与时钟对准。

强制时钟与数据流速度相同。

光速——英国专利申请案第GB0218834.0号

以下所参考的图式为在本申请案的图式的第21/53张至第28/53张中所展示的图式。

使用‘标记’模式驱动器及多相位锁定旋转时钟芯片上的高速互连用于产生信号及取样定时。

‘标记模式’驱动器电路、互连布局及RTWO同步化的组合可达成高速的芯片上的数据传送，例如在70pS的飞跃时间内移动10mm，且其在互连、激活区域及能量消耗方面非常经济。也可改进多相操作及旋转锁定。

国际专利申请案WO 00/44093及分级时钟GB 0203605.1为以引用的方式并入的背景材料。

注意在全文中，参考4相系统。此通过实例而说明，且1相、2相、8相或任意数目的相位可用作电路的基础。RTWO时钟发生器较佳，但应了解可以应用其它时钟发生器。

背景

由于互连寄生效应及时钟时滞/不稳定，在实践中很难在芯片上长距离高速同步地发信号。可能的解决方法(例如使用宽、低损耗迹线及PLL、微抽头收器等等)在芯片领域或者在整个芯片上金属的使用通常太过剩了。

芯片上的互连能够视导线的电阻率、发送信号[1]的上升/下降时间而定以信号传播的RC模式或LC模式操作。

如今，逐渐增长的导线、更高的操作频率及通过铜互连更低的电阻率导致在芯片上展示的LC(传输线)模式状态。阻尼振荡及超调可能在不正确的端接线上产生。处理此情况的通常方法涉及将长传输线分解为更短的部分(其中看不到LC效应)且周期性地插入与线串联的中继器(CMOS反相器)。由于反相器延迟此彻底地降低了有效传播速度且其进一步使在反相器特征上的延迟可变。此后的问题引起了在同步总线中的数据时滞及不稳定，其限制了可用频率的操作。

由于能量消耗及面积限制，尽管很少使用可行的50GHz[2]，选择的使用正确的设计了具有终端的传输线[大部分芯片级网络电路需要PLL/DLL及微分接收器、传输器等等]。

此文献概述了新的电路及互连配置，其通过使用“标记”驱动器(意指具有+Ve或Ve极性瞬时脉冲激发的驱动器)与来自自偏移反相器接收器的伪微分信号及探测而可以低能量消耗使用LC状态。

电路/互连说明

图1展示在芯片上配置以创建多位信号路径的所提出的互连布局的横截面图。各个信号夹在电源(VDD)与地(VSS)线之间以形成同轴传输线从而自点TX向RX传送电信号。在具有SiO₂电介质的CMOS上，速率为0.5c即等于每mm7 pS。在相应的VDD、VSS点可组合下方的正交线路图以形成电源网。信号路径也可改变层及因此的方向。不限于垂直布线，布局也可按45度的布局规则进行。

图1b为发射器驱动器/接收器放大器/偏移的电路图。典型的值为

传输线

长度：4mm

金属类型：铝/铜，厚度1微米

线宽：信号1微米，电源2微米

阻抗～50欧姆

晶体管宽度：全部0.18u CMOS，栅极长度＝0.18u

N1 20u        N2 20u        N3 20u

P1 50u        P2 50u        P3 50u

电阻器

RFB 400欧姆

当以1.5V激活而提供4Gbps时，提供2.2mA TX、RX(与Cinterconnect *V*F/2＝2mA比较——使用以全高NRZ信号驱动电容的等价电流。)

在操作中，由在发射器位置的时钟信号控制的数据流用脉冲发射_send 1或send 0信号。限制电流的脉冲以相对于介质的光速(对于SiO₂eR＝3.9，Vp＝root(3.9)*c)流动穿过N1或P1向下至线。

图2a给出了用于在4相时钟的1相周期内以驱动器驱动在4GHz下操作的电路的模拟SPICE结果。

应注意的某些细节：

1.终端阻抗为N2、P2+RFB的互导分之一的组合，且其可能高于线阻抗。可达成比预期接收更高的信号，但由于线的损耗特性反射不成为问题(在TX发送的能量几乎没有返回——见下文)。

2.信号导体的电阻可高达该阻抗的5倍且因此损耗及耗散很大。

3.两种模式可操作为1.LC传输线模式及2。更低模式，其中N2、P2、RFB的有效终端阻抗与RXRX线的全部电容共同起作用形成高通滤波器。

4.“标记”持续时间可远小于整个时钟循环时间。

通过使用最小宽度的信号线及网线可达成最高的布线密度。使用可能的最小宽度同时赋予传输线类型高速率[1]引起估量截面面的大小从而具有大约为线阻抗(Z0)2倍至4倍的电阻。通常此类衰减因为针对常用NRZ编码所以很难处理，所以所接收到的振幅由数据模式而定且不容易检测出。

使用短持续时间‘标记’服务于两个目的——1.节能，因为驱动器仅激活用于时钟循环的很短的部分。2.当其及时扩展脉冲时解决损耗性互连介质的衰减问题，之所以如此是由于自偏移接收器的终端的有效电阻将用于下一个脉冲的中间供应偏移及时恢复以使用RC作用降低导线。

关键在于各个新脉冲免于残余的最后的脉冲的影响而接收，且因此可使接收器具有高灵敏度——在此状况下使用涉及第二反相器N3、P3的2级放大。

将此与在路径上经历此很大衰减的任何类型的NRZ信号形式进行对比，将需要特定预补偿方法以避免在接收放大器内由模式而定的DC漂移。

[能够使用相同驱动器电路实现的另一选择为Manchester编码，但此将付出能量消耗]

使用VDD及VSS导线来屏蔽信号线，其位于在VDD、VSS之间的中央且因此对在电源线上的预期微分模式电涌几乎无磁性或电容性信号输入。

此外，通过慎重选择电源线宽度对信号线的宽度及间距的比率可消除从一个信号线对另一个信号线的耦合磁噪声。

最终，选择N2、P2接收器电路的N/P比以用于约0.5×VDD的自偏移电压。此消除了在接收器末端的电源电压的微分摆动的信号放大。

整体上该电路由于下列原因具有很好的抗噪声能力。

常规微分电源噪声不影响所接收到的信号

同轴电缆构造屏蔽了信号线

终端(自偏移)形成具有信号线的高通滤波器而滤去来自电源及信号耦合的较低频率的噪声。

VDD、VSS配线不浪费且有效地向芯片周围供电。有趣的是其与信号线共享的互电容有助于使电源退耦。

重要的是该线可充当真实总线，而不仅是点对点的数据链路。信号可沿该线的任何处分出抽头——图2b绘制了沿传输线在许多点的信号。各个抽头点可驱动与N2、P2、N3、P3相似的电路，但是(1).没有RfB——仅远端需要自偏移电路或(2).在更高值的探测器上使用RFB来沿长度分布偏移。可允许具有高电阻信号线的反相器偏压的失配。中间探测器的AC耦合也是实用的。

在不同抽头点的数据将产生相位延迟，因此接入数据线的最佳位置为其跨越RTWO线的点。此处，可使用最佳的位置(4或无论存在多少相位中的1相)来对数据取样及使其同步。

图1c为说明存在L、C及耦接头等效电路(减小了在线上的电阻)。

使用自局部时钟的一个边沿触发的单稳态电路或通过4相旋转时钟序列中的一相来产生“标记”[对于在栅格中的RTWO的4相布局，参见图3、图6]。

计时

假定配备有RTWO时钟结构的芯片在芯片的所有点给出可用的分布相位锁定时钟。

多相计时(超过2相)涉及在信号路径中插入网状交叉前形成多个微分配线包封以形成单个连续的导线。图6及图7展示了可能配置于栅格基础上的4相RTWO结构。

图5展示可在任何横截面点附加至上述4导体传输线以对旋转供能且维持旋转的的一组电路。所述的受限制的反相器CI0……CI3消除了交叉传导电流。可增加在180度点之间的很小的常见反相器以启动且将与CI0..CI3共同工作以确保只存在由所要的ph0…ph3序列确定的一个旋转方向——其必须与RTWO双回路的‘绕组’方向匹配。CCW旋转的另一序列将通过1.将输入改变为CI0…CI3的周围或重新连接4相栅格连接点以使旋转方向以明显的方式反向，而变得可能实现。

信号串行化

链路能够以RTWO频率的率发送非串行化数据位。

另一选择是以相对于驱动局部逻辑的较低频率时钟的全速率使数据串行化(例如在由来自4GHz RTWO的/8计数器驱动的500MHz特定用途集成电路(ASIC)中可能存在。在此情况下，在单线上的每ASIC时钟循环可发送8个数据位)。

时钟源——一4相RTWO振荡器提供传输时钟。

相J、K、L、M各选自相0…3中。因为当此等进行“与”运算时其对输出‘标记’持续时间设定了一1/4循环周期，所以相K及相L应隔90度。

图8为可能的4相布局。

转换信号装置：

使用转换信号装置可节约能量——即当数据变化时仅激活N或P。‘0’进行但将产生+Ve标记，‘1’进行的结果产生-Ve标记。来自TX移位寄存器的0或1静电流将不会引起任何发信号事件且接收器由于滞后将保持其最终的状态。

图3的TX电路通过比较新数据位(Q0)与最终的数据位(Q-1)来达成此功能，其当数据相同时不会产生脉冲。[Q-1是在移位寄存器上用以存储所传输的最终数据位的额外的阶段]。TX寄存器以全RTWO时钟率计时且其以平行的方式以主时钟的某时钟因子载入(经/n接收器)。

在此等状况下RX电路仅需要一点滞后以在各个位时间没有新脉冲时维持先前切换状态——RFB2可提供此滞后。

存在可能的前向特定信号状态，即发送相同极性的两或两个以上的连续标记[传输信号装置将不会发送此序列]。如果对其加以设计从而能够对其识别，则其可用于指示条件码，例如选通脉冲(此在任何图中都未展示但涉及在驱动_send1、send0的Q0、Q-1处修改逻辑)。

另一方法为以单极脉冲发信号(仅N1激发)，但以N3、P3对的经修改的临限值输出默认‘1’直至-Ve标记将Q设定为0为止。

信号并行化

在芯片上信号线传送至终点，在其终点处存在通过在该等环之间的硬线或其它耦接头而被相位锁定为TX RTWO时钟的另一RTWO局部时钟。——见图4及图7。

定相的选择设计为以输入数据脉冲的确切到达时间对RX信号的数据取样定时+说明接收器放大器延迟。局部4相RTWO抽头给出了90度的选择。通过使取样点‘滑动’与所选择的任何相点完全一致，而获得更高的分辨率[如在数据传送申请案，第？？？号中所述]

解串器：

使用经选自来自相0…3(4相系统)的两90度独立相的两RTWO时钟相相X、相Y的重叠而选通的N4、N5来对来自N3/P3的Q输出取样。对于2相系统，以一相为动力运转的晶体管将很有效。

所取样的数据计入局部移位寄存器从而以每n循环产生一并行输出，其中n为该/n计数器的划分比。

参考案：

[1]Alena Deutsch等人，″Modeling and characterization of long on-chipinterconnections for high-performance microprocessors″IBM J.RES.DEVELOP.第39卷，No5，1995年九月第547-567页(第549页)

[2]Bendik Kleveland，Thomas H.Lee，and S.Simon Wong″50-GHz InterconnectDesign in Standard Silicon Technology″IEEE MTT-S International MicrowaveSymposium，Baltimore，Maryland，1998年六月7至12日

网址：

http：//smirc.stanford.edu/Dapers/mtts 98p-berjdik.pdf

管状缓冲器——英国专利申请案第0225814.3号

以下所参考的图式为在本申请案的图式的第29/53至31/53张中展示的图式。

高暂存精确度、高能量、多级管线CMOS缓冲器

专利申请案PCT/GB00/00175及GB 0203605.1以引用的方式并入本文中。

背景

VLSI CMOS逻辑装置常使用缓冲器(电流放大器)以允许控制信号快速驱动诸如由互连或晶体管电容所产生的电容性负载。

传统上，具有渐进更大级的CMOS反相器链将级联以在低驱动信号与诸如时钟负载的高电容性负载之间形成有效的缓冲器。更多级给出功率更大的输出及更快的转换(升/降时间)但导致在输入转换与输出转换之间更长的传播延迟。此外，此延迟时间不恒定但视CMOS加工/温度及电源电压(PVT)而变化。

变化用于调制任何缓冲器的延迟时间，且例如10％电源电压的变化可在缓冲器中产生10％延迟时间的变化。

在诸如时钟分布的应用中，信号的暂存精确度很重要。对于时钟系统分类类别(catagorisation)，延迟时间术语称作“时滞”且延迟时间变化术语称作“不稳定性”。

图1展示标准CMOS多级反相缓冲器的通常构造。

直至最近，CMOS的平版缩放自缓冲器产生了更加有益的性能。在每次产生时，收缩处理产生更快的晶体管，其将隐含更低的时滞但现在晶体管的变化(例如在装置上具有0.13u或以下的栅极长度的长度变化)可产生具有关于甚至在相同管芯上的彼此之间严重失配的延迟时间的缓冲器。装置缩放减小了另一问题：电源电压及更高的电源电流将导致通过延迟调制而直接影响不稳定性的电源噪声。

对于计时应用，其中缓冲器置放于整个芯片上，且匹配延迟时间很关键[确切的延迟并不真正重要]缓冲变得难以解决且据报导可导致高达+/-1000pS的不确定度。

除延迟变化外，普通缓冲器具有两个更非我们所需要的性状。

过大的输入电容。

各级具有典型2.5+1＝3.5相对单位的总电容的P及N晶体管。对于缓冲器的任何转换，所有此电容必须充电至另一极性。因为在下一级激活前各级必须将一晶体管作为损耗且将对另一晶体管充电以开启，所以此降低了缓冲器的性能。

击穿或交叉传导尖峰信号。

当转换输入电压时，各个P信道/N信道反相器级在P通道的S至D及在N通道的D至S之间存在一条直流电路径。

在转换期间，同步传导浪费高达10％的时钟能量。

CMOS缓冲器的问题列表

概括而言，标准CMOS缓冲器具有下列消极属性：

长反相器链需要过长的延迟时间(在时钟分布应用中由CTS[时钟树合成工具]产生的高达20个分布级)。

由于深亚微米工艺控制问题引起的延迟变化(时滞)。

由调制已存在的过长延迟的电源电压的噪声引入的不稳定。

由于为达成可接受延迟而具有的过大缓冲器尺寸引起的过大能量消耗(大大超过Cload*V^2*F)。

项1及项2的效应可通过使用诸如PLL(相位锁定回路)及DLL(延迟锁定回路)的反馈技术而极大地抵消，但此等技术将增大问题3及4且也影响芯片面积。

缓冲时钟信号的管线方法

为减小上述问题1、2、3，缓冲器应当具有最小可能的延迟。此提示在链中级的数目最少，理想为仅一级。然而，因为驱动缓冲器的电路通常为一弱信号，所以此不可行——例如逻辑信号不可能直接驱动较大的单缓冲器。

对于周期性时钟产生的应用，已知只要延迟在缓冲器之间匹配，则缓冲器的全部延迟并不重要，且因此时钟信号可完全同步。

此知识允许使用管线方法来缓冲。逻辑管线已熟知，其中在各个逻辑级由时钟信号控制以在下一个时钟事件前完成其逻辑评估因此其将结果传递至下一个管线级。逻辑管线可与高总体等待时间(许多循环)一致，但与每时钟循环的一操作的通过量一致。创建最简单形式的管线缓冲器与不以在各级涉及的实际逻辑制作逻辑管线等效，仅将相同输入状态(或输入状态的反相)传送到与时钟边沿同步的下一级。

**在管线内可增加逻辑以允许逻辑时钟选通。如果缓冲器管线的各级(按照晶体管宽度)渐进地变大，则当信号沿管线移动时其变得更强(如其驱动能力)，而且可以通过增加新的、逐步增大的管线级而放大至任何所需要的强度。

由于时钟的内务操作，管线方法的延迟时间通常可能比常规CMOS缓冲器链的更大，但关键的是应注意延迟时间控制为N时钟循环(N为管线的长度)+1缓冲器延迟时间(最终缓冲器)。不确定的是单级缓冲器的延迟时间——N循环延迟时间与诸如时钟的周期性信号不相关。

**在管线中应用的时钟选通用于防止假信号自由操作

缓冲时钟信号的独立路径方法

图1的常规CMOS缓冲器具有我们称为‘组合’路径的路径，其用于待放大的不同极性的信号，即逻辑“1”输入信号到达输出所沿的电路路径与逻辑‘0’穿过P信道/N信道对反相器级的电路路径相同。此将导致与以下描述的独立路径设计相比更长的延迟(前面曾提到过)。

为加快缓冲器的延迟时间，其可划分为两个路径(仅在输出和/或输入组合的两个独立电路)，“1驱动”及“0驱动”路径。

因为各个电路具有大晶体管仅用以对特定输出极性进行‘开启’路径，所以各个路径可非常快。(仍需要小晶体管来在非激活输出周期使路径复位为‘离线’，但此等不影响速度)。缺乏待关闭的巨大装置与常规CMOS反相器链形成对比，在常规CMOS反相器链中非激活极性晶体管可减缓在缓冲器中的状态的任何改变的进行。

独立的‘1’及‘0’路径在输出侧组合且对独立路径系统的副功能为当设计合理时可消除交叉传导电流峰值。其通过控制两路径的信号定时而直接使N信道及P信道装置决不同时激活。

该等思想的实例实施例

图2为全局计时系统的说明性实例的结构图，其并入了用于驱动最终时钟负载的管线、分路径缓冲器。

高频4相3.125GHz旋转时钟网络涵盖了具有相位锁定时钟的整个芯片。局部分频或更复杂的波形逻辑(BWB见申请案GB 0203605.1)产生了用于馈给缓冲器的所需要的时钟信号。在此实例中，使用了1mm×1mmBWB栅格及缓冲器，而且需要各个缓冲器在在其1mm²的面积内驱动至50pF。

移动点发生器

自接入高速3.125G旋转时钟驱动的‘移动点’类型的发生器[图2]提供用于分频和/或产生任意波形的定时序列信号。展示了两级。对于2级以上，以CLK 90及然后的CLK 270(或其它不同相位的180度时钟)对交变级计时。

电路在各自时钟的‘高’时间内通过将在OUTN上的‘1’传送到OUTN+1上而工作。

此电路可代替[专利申请案GB 0203605.1]中的电路且其具有与用于6级设计的图3中的波形相似的波形。

序列在3.125GHz时钟的各个边沿前进(6.25GHz速率即160pS间隔)。

当达到新‘点’位置时，反馈晶体管nclr及pclr将先前级还原为静止状态。偏移晶体管(未图示)如nclr及pclr一样的连接，但将其栅极分别连接至vdd及0V，且确定尺寸以提供轻微偏流以吸收泄漏电流。

移动点发生器(与典型的旋转时钟电子设备一起)定位于旋转时钟栅格的结点处。当对4局部相位中的一相的正确选择分出抽头时，在任意两角之间的全局时钟的定相为在3.125GHz的+/-30pS。

能够设计具有稍微不同延迟时间的缓冲器来对已知的源时钟的相位差进行抵消。

为使多‘移动点’发生器同步，一发生器的最终输出连接至在芯片上的下一个发生器的输出。配置此等链路使得主发生器(其是配置以产生循环模式(反馈至第一输入的最终输出)的唯一发生器))可强制所有其它发生器与其同步。其将耗用用于同步化的许多‘回绕(wrap-around)’而在整个芯片周围脉动。——图2对此进行了展示。

为使由移动点序列发生器(其可高达100位长)占用的芯片面积最小化，将确定晶体管的尺寸使其接近最小特征尺寸。此较小电路具有较弱的输出驱动能力且在其可驱动可能高达50pF的局部时钟负载前需要缓冲。

管线缓冲器电路

图4展示了分路径管线缓冲器。

上部路径是以P通道装置结束的“1”输出路径。

下部路径是以N通道装置结束的“0”输出路径。

因为信号随各个1/2时钟循环移动，所以各个路径对于移动点发生器电路有某些共同之处，但在此等缓冲器链中晶体管尺寸在各级逐渐增大，可能每次增大5倍。对于‘1’路径，以8微米宽的第一级输入N通道为开始，在2150微米的4级足以在200pS下驱动50pF后，P通道输出缓冲为最终。

通过移动点序列发生器的输出中的一个(或更多使用‘或’选通)来发送对各个路径的第一级路径输入。

在实例模拟中，对‘1’路径的输入可能来自移动点发生器的Q0输出，其中对‘0’缓冲器路径的输入可能来自移动点发生器(其为3.125GHz时钟稍后的两全循环)的Q4。

此配置的结果在图5a及图5b的Spice结果中图示。

管线自IN及IN_N延迟——对于循环时钟信号的产生，对Q0及Q4重命名并不重要。

当使用旋转时钟抽头时，由于电容性能量反复循环，驱动此管线的高频时钟能量消耗很低。

消除击穿电流：在图4的“1”路径上展示的是将栅极在最终P通道(w＝2143u)晶体管上复位的晶体管。通过来自‘0’路径链的‘早’输出‘除1外的后出先进(out_lastbut 1)’而驱动此电路。此处激活信号指示‘0’输出晶体管将切换以允许较大的P通道及时关断从而避免在输出级的击穿传导电流。未展示通过来自‘1’管线的早指示来关闭‘0’输出晶体管的电路，但其易于自先前实例中得出。

使用来自对于两缓冲器路径的移动点序列发生器的逻辑选通及可编程抽头点能够以160pS的分辨率创建任意波形。

选择4相时钟中的其它两相可使序列偏移+/-80pS。

因为移动点序列是循环的(回绕)，将在OUT端口以比全局时钟速率低的频率产生连续波形。

[注意：图4与图5的时间比例不对准]

由于芯片上的移动点发生器将同步操作，可创建任意局部时钟，但其与芯片上的其它时钟具有精确的相位及频率关系。此有助于多IP区块的SOC整合。

除使用任意波形发生器外，存在其它选择(移动点+可编程解码)以提供用于划分管线缓冲器的IN及IN_N信号。一种思想是使用来自外部引脚的全局分布IN及IN_N信号。分布IN及IN_N信号自身可为管线(即在分布内于更高频率旋转时钟边沿上周期性地重新取样及重新发射)以保持对准。使用此配置允许自(例如)外部测试时钟发生器来外部控制内部时钟缓冲器。按照N循环将存在等待时间，但最后几个缓冲器级的随机变化仍很小。

其它参考案：

[Lui]Retiming and Clock Scheduling for Digital Circuit Optimization，IEEEtransactions on Computer Design and Integrated Circuits and Systems第21卷，No.2，2002年二月[Lui]Xun Liu，Marios C.Papaefthymiou，Eby.G.Friedman

[TIM]M.C.Papaefthymiou and K.H.Randall″TIM：A timing package fortwo-phase，level clocked circuity″Proc.30t h ACM/IEEE Design Automation Conf.1993年六月

[Timberwolf]C.Sechen and K.-W.Lee.An improved simulated annealingalgorithm for row-based placement.In Digest of Papers，International Conferenceon Computer-Aided Design，第478 481页，Santa Clara，CA，1987年十一月

在以下说明书中参考的图形与图表为在本申请案的图式中的第32/53至53/53张展示的图式。

为设计同步，即计时VLSI装置需要将电路及软件技术和/或算法组合。

本发明涉及可单独或共同起作用协助达成低能高频全局VLSI时钟的串联装置(意指穿过整个芯片以及局部计时)且支持电路及软件完成可支持运行、测试及诊断模式的工业设计。尤其：

通过旋转时钟网络的全局高频同步化。

低速(多循环)事件的全局分布同步化。

移动点同步器子取样低速率事件及瞬时作用于整个芯片上[送给Keith的图式]。

全局低等待时间高速数据互连机制(同步或异步)[后者为展示给Reshape的电路])——GB 0218834.0

可编程分频和/或可编程相位偏移以支持传统次GHz时钟。

用于时钟信号的低时滞/不稳定缓冲机制。——0225814.3(6/12/02)

绝热分频组件——GB0203605.1(15/2/02)。

在NDA下展示给Conrad Umich的与(AND)思想。

绝热、节能逻辑系列——GB0214850.0。(27/6/02)

如以下讨论的的节能高性能锁存技术。

并入‘选通’[参考先前专利案]

在VLSI设计中的一般趋势

此处我们讨论在最近5年中见到的影响VLSI芯片如何设计及实施的趋势。

互连

最大的变化是从先前‘晶体管支配’设计方法到现代‘互连支配’设计。历史上，当晶体管及因此的逻辑门电路延迟支配同步系统的设计时，很少关注互连延迟。

如今互连延迟支配电路的性能。计时控制是远距离信号的一个实例——当互连延迟时间可能超过逻辑门电路的延迟时间时，其它应用于所有互连的使长度超过约0.1mm。

必须将互连视为第一流的物理效应且不应简单地作为以相关边缘说明该效应的‘寄生效应’。

定时问题

因为互连延迟占支配地位且通常难以预测延迟直至完成电路布局才能预测，所以‘定时分析’及‘定时收敛’变得很重要——延迟必须基于导线、缓冲器时钟的实际置放才可确保同步系统有效工作(必须满足在所有路径上的所有建立时间及保持时间)。

可能需要改变布局来满足定时约束且此情况可能经常在尝试新布局处引起‘定时收敛’问题，但其导致在设计的别处新的定时不合规则，其可引起迭代且延迟投向市场。

时钟概念

在同步系统中，数据由时钟信号的操作控制。时钟控制允许数据改变的时间(输出时钟)及俘获数据的时间(输入时钟)。

时钟是定线至芯片上的所有锁存器的全局信号。因此其具有任何互连的最‘寄生’的互连效应且因此其受到最仔细的检查。实际上必须记住其为在时钟及重要数据(其经常被忽略)之间的相对定时。

寄存器的概念(锁存器或DFF)

此处寄存器指传递锁存器(也称作电平触发双稳态多谐振荡器)或边沿触发双稳态多谐振荡器(例如DFF)。此等装置中的任一个可使用‘时钟’输入信号控制从输入到输出的数据信号的行进。术语寄存器、锁存器或DFF在许多文章中可互换使用，而且必须从上下文中推断出确切含义。

单元概念

单元是通用术语，其用于当在芯片上某处例示时制造后可生产功能组件(例如与非门、多路复用器、锁存器)的预设计布局模式。单元是分级的——较大的单元可包含通过导线连接的较小的单元。最底层单元包含晶体管布局。最上层单元仅包含子单元及布线。

路径概念

对于同步系统，‘路径’概念将网表的思想扩展至包括起源于寄存输出的信号组，其逻辑上组合(逻辑门电路)以最终作为输入单个寄存器的一位而获得，且具有某些复合时间延迟特征。

路径概念与减少大多数操作的实现相符合，通常多重输入→一个输出。

对定时的约束涉及路径，因为：

1.在时钟与数据变化之间的相对定时很重要。

2.在路径中任一输入可改变馈给锁存器的输出。

单个网络可能涉及多个路径——若干寄存器可使其输入以某种方式由网络上的数据而确定。

[注意，在设计期间，假定为简单的网络可能被具有延迟的复杂的互连寄生网络代替]

查找路径的所有组件涉及查询在‘向后’工作的寄存器的DFF的D输入开始的连通性数据库(网表)。进行此查询通常将使用图表数据库包来进行。当算法继续进行收集在路径中涉及的网络及单元直至最终各个支路在另一寄存器的输出结束时，查询结果‘扇出’。

路径分析主要用于定时分析且通常与路径功能性无关(除确定错误路径分析之处外)。

寄存组件以意义明确的时间(由时钟给出)产生及接受信号，而不像逻辑门电路路径及互连那样速度可能变化很大。时钟+寄存器的主要目的在于通过增加延迟或存储来消除定时的不确定性。

因此对于本文的目的的路径是在(时钟建立)寄存输出与寄存输入之间的时间延迟项(互连及门电路)的集成。

静态定时分析用于检查在电路中无路径由于建立或保持时间违规而失效。

建立及保持约束

典型DFF寄存器(从使用者的角度)对时钟波形的上升边沿响应——俘获在时钟边沿前存在的数据信号值。实际上，DFF不是瞬时装置。

在同步系统中，熟知的约束是建立及保持。图表展示了当对数据取样时可能存在的问题。在上述两种状况下，由于在上升时钟边沿发生前数据为零，希望俘获‘0’

保持时间违规：在上升边沿或保持时间违规发生后，数据必须保持稳定一段较短的时间(保持时间)。——在上述图中认为第一时钟脉冲的时钟输入为‘0’。但数据在上升边沿后从‘0’变为‘1’太快了，其可能引起对‘1’取样而不是对‘0’取样。为防止保持时间问题，直到在边沿后的至少DFF的指定保持时间为止数据才可变化。

调整：对保持时间问题可能存在三种可能的调整。

1.使在数据路径中的逻辑电路更慢——因此数据不能变得太快。

2.调节对寄存器的时钟相位使得其更早地发生。

3.将馈给此路径的所有寄存器的时钟相位调节为随后的相位(达成与上述(1)相同的效应但约束仍实用)。

建立时间违规：在时钟边沿发生前数据必须稳定一段充分时间(建立时间)。如上所述，预期第二时钟脉冲也对‘0’取样。但在上升边沿前不存在足够的建立时间，而且可能对‘1’(输入的先前状态)取样。[因为DFF不是真正的边沿触发装置，所以此发生，当时钟线为低时其对输入状态连续取样。此取样器不能对数据变化立刻响应。]

调整：为调整建立时间违规，有三种选择：

1.使逻辑电路更快，因此对于时钟的数据及时变化。

2.调节寄存器的时钟相位以更迟地发生。

3.将馈给此路径的所有寄存器的时钟相位调节为更早的相位(达成与上述1相似的效应但受约束影响)。

由上所述，可看到关于起因及可能的解决方法的建立及保持问题的对称性。移动时钟相位的已知的方法在不同的场合分别称为‘预计时滞’、‘松弛借用(slackborrowing)’、‘时间挪用’且被工业实践所接受。

时序电路最优化的另一种方法称为‘重新定时’[参考SIS论文]，其中寄存器的位置沿路径移动以试图使延迟时间相等。馈给逻辑门电路的输入的寄存器可移动至逻辑门电路的输出(或反之亦然)取决于维持逻辑等效及定时的熟知规则。

分级计时系统(优先文献分级时钟)

更早的旋转时钟中心电路注意通过形成给出的旋转时钟结构的栅格来改进时钟发生及分布[在分级时钟申请案中的先前图式]。作为选择概述了4相分布。讨论了用于在芯片表面上的多频率/相位相关时钟发生器的局部化时钟划分及任意波形的发生且其称为BWB(二进制波形区块)。关键思想是使用配置于链中的局部通信状态机的事件的全局同步化以避免长距离通信的费用。

当去等此等思想时，能够得出入在testchip4.ps中所展示的建议的测试芯片架构。

在适当的背景信息此文献的其余部分中陈述了对分级计时机制的其它最近的发展与改进…

松弛预算&多相计时——‘松弛’、‘临界路径’的概念

松弛是在建立时间违规可能发生前在同步路径上可用的‘空余’或‘松弛’时间的量的度量。如果同步机的所有路径表现松弛，则然后可缩减时钟循环直至一路径变为‘临界’，即其达到建立时间极限。此然后即为系统的临界路径且设定时间(在单相系统中)。

多相同步系统(以及所谓异步系统)即可能具有一个以上单定时参考的该等系统能够通过重新预定管线来打破此时间极限以将松弛部分从快速路径传递至经受紧张或负性松弛的慢速路径。在此等状况下的限制在于：对于N级管线，沿管线的N路径的所有延迟的总数必须小于N*t循环。举例而言，以1GHz操作的3级管线可能具有0.5nS、2nS、0.5ns的路径，而且其将仍在1GHz下工作。

松弛以时间单位而测量(通常微微秒)且在用于同步电路的所有工作条件下必须为零或更高。负性松弛数字有时出现在定时分析中，其意味着时钟周期必须增大以使电路工作。

仅指建立时间约束的松弛是在文献中用来描述定时问题使用最广泛的术语。用于典型DFF边沿触发单相系统的保持时间违规易于调整且经常不受到很多关注。对于概括性分析，不可能完全根据松弛研究同步系统，尤其在使用多相计时或透明(电平触发)双稳态多谐振荡器之处。

用于同步操作给定建立及保持约束的完全条件在[Lui]中给出。

传统同步系统设计流程

同步机的设计涉及CAD工具步骤以产生照相平版印刷输出。

5.高电平说明(HDL)例如由人类设计者制作的VHDL、Verilog源编码。

6.逻辑合成——将想要的逻辑及状态转换映射到预设计锁存器、门电路及缓冲器(共同作为单元)及网表(互连)的组合以实施该功能。时钟控制锁存器且控制从一个到下一个的状态变化且经常假定为定线在整个芯片上的单相控制线。

因为直到芯片放置及定线为止最终寄生电容仍未知且可改变临界路径长度，所以电路定时在此点仅是估计。

7.放置&定线

放置：使用CAD工具将单元定位于芯片布局上，该工具经常尝试许多可能的布局结构以最优化诸如‘最小导线长度’、‘最优定时’的各种功能。

定线：自动定线软件接受由上述确定的单元放置信息，加上引脚(在各个单元上的互连位置)加上网表(其引脚连接至另一引脚)以确定互连路径。

因为假定时钟线将像电源线一样随处可用，所以放置通常不受时钟信号思想的影响。

通过一称作‘CTS’时钟树合成特殊工具及一特殊自动定线器(例如在更高级形式上可插入激活缓冲器组件的H树)来对时钟线定线。

8.定时分析及收敛

如今在工业中对上述任务存在许多可行的方法。上述提及的大多数算法使用启发式及迭代法来实现最优化。举例而言，称作TimberWolf的熟知的自动放置码使用‘模拟退火’方法。单元随机移动且评估各个新的放置以观察其是否改进了在各次迭代中受到评估的任何数目的因素的目标(降低了成本函数)。普通成本函数是总导线长度、延迟时间。由于‘单相随处’方法意味着将时钟视为更像电源及地线的全局资源，所以未采取与锁存器放置相关的时钟。

多旋转旋转时钟设计流程

1.HDL

与上述相同

2.逻辑合成

与上述相同。标准工具从HDL码运行以产生逻辑门电路的列表、寄存器的初始列表及给出在各项之间的互连的网表。

3.序列最优化及相位扩展方法。

此为新步骤但基于已知的思想。

下列操作在根据指定参考论文的网表上执行。

a)重新定时

b)时钟时滞预计

c)视需要而定自边沿触发至电平触发双稳态多谐振荡器的转换[TIM的论文]顺序或同时执行。[Liu]

上述a、b、c的结果是一个新的网表，其中逻辑门电路保持与标准流程相同但寄存器结构改变了(我们不会降低在此点使用诸如Espresso[berkeley]工具进行逻辑最优化的可能性)。(在网表中)各个寄存器的数目、放置可与标准流程不同。此外产生时滞时间表(各个寄存器的最优相位的注解)且其为用于将此时间表(经放置)映射到旋转时钟的本能上以产生此处概述的本发明的一个方面的多相时钟的方法。

4.放置及定线

我们称此类算法(其中逻辑路径单元相对于接下来放置在时钟的已知相位点的锁存器而放置)‘放置驱动定时’，以与通常的试图仅基于数据定时而放置的‘定时驱动放置’进行对比，其通常假定单相时钟或至少一时钟具有少量时滞。

经改进流程的原型使用内置Timberwolf的新的成本函数以促进靠近适当锁存器的放置门电路。在模拟退火方法的各个放置迭代中，确定对于馈给锁存器的D输入的单元的各个无关输出的相位的容差。如果放置与锁存器足够接近(其通过连接至局部旋转时钟相位而具有适当的相位)，则能够维持放置。designflow.sdd的最终图式展示4个可能的相位中的任一个对仅通过将通道形式排列于时钟线内的任何锁存器适用。因此可对各个可能的锁存器评估4个可能相位以增加可找到适当定时且将达成负载完全扩展至旋转时钟的可能性。透明传递锁存器的使用将进一步扩展边缘。

放置的结果馈给能够以标准工具达成的布局的定线相位。

旋转计时电路的测试

因为能量包含于电路中且不能以完全受控的方式立即释放，所以如旋转计时[参考原始专利案]的基于振荡器的耦合LC本质上难以由于选通、测试的目的而停止。

此部分的其余部分从原理上描述了对锁存器及辅助电路的附加部分以允许通过由时钟驱动的存储组件(锁存器或DFF)的修改的间接方式在旋转计时芯片上进行单步执行、BIST及扫描测试。

基本原理是将数据门电路锁存器同步地连接至时钟线以模拟传统时钟选通其中将AND门插入时钟路径。时钟选通与数据选通直接等效，且其外部没有可察觉的差异且在区域上没有可实施的差异。

同步数据选通(如在下文所提出的锁存器内实施)

先前提出的电路

专利案说明了用于作为对时钟选通的替代的旋转时钟的数据选通。

因为停止上游信号的动作将在几个循环内阻止下游信号的动作，所以在有效性方面此完全等效，但可节约面积。[查阅BDD图表的新概念且查找何处为停止前向切换动作的数据选通的最佳位置——可能仅有几个这样的位置]

专利案[PCT，或许更早的一个]具有：

使旋转时钟断电——一旦使用锁存器进行有序‘停止’则此可完成。

对具有传递晶体管的真正时钟选通的说明。

更新的电路：

此处建议方法继续扩展上述概念及由旋转时钟驱动的同步门电路锁存器组件以防止假取样。

此等电路需要用于多循环全局同步化使用由相位锁定全局时钟控制的局部协同操作状态机的电路[Keiths的新电路]。

对于适当旋转时钟流程的锁存器技术

所有同步系统依赖某种锁存组件来控制数据流。此等在不同的场合称为锁存器、D双稳态定线振荡器(DFF)、寄存器。此等电路使用时钟通过允许仅改变相对于时钟定时源的特定时间来减少路径延迟的不确定性。

自从20世纪80年代后期，在工业实践中已经采用单相边沿触发D双稳态多谐振荡器的方法。对于先前普通多相时钟分布方法的最大障碍是难以创建及分布一个以上的时钟相位而同时互相维持相对相位精确度。

对于旋转计时，评估许多不同的DFF、传递锁存器设计。然而，由于其单相行数，大多数锁存器及FF使用内部缓冲器及反相器。当从诸如旋转时钟的真微分时钟源驱动时，不需要此等装置。

对于以基于LC的计时机制使用的任何锁存器装置的另一个有用的属性是对转子配线呈现恒定的电容性负载(时钟负载不依赖于穿过锁存器的数据)。若无此属性可能存在更坏的逻辑路径的状况，其中所有锁存器数据从0切换为1，其改变电容、因此的周期及因此的相位稳定性。

存在由旋转时钟的多环提供的对于电容变化的固有容差。

真DFF锁存器

图？展示了适用于旋转时钟的真边沿触发DFF锁存器。其具有许多关于用于旋转计时操作的先前列出的时钟输入的较佳特征。

注意：

来自缓冲输出及STOP组件的反馈给出边沿触发特征，其中无论在D输入发生任何事件在激活上升边沿后输出状态不可能改变。

在时钟循环的未激活部分关断PS及NS以重新准备锁存器。

[dff_fast.ps]

(来自上文的波形图)

伪DFF锁存器建议

[constant_clock_C2.ps——具有SRAM I/F]

(来自上文的波形图)

在图？中展示取样器及更快锁存器组件的设计。

电路实质上为传递锁存器但希望具有类似于DFF的特征及类似于DFF操作。

由于其透明而时钟为高，其与DFF相比具有长保持时间的特征，对DFF来说其为代替品。然而可知，由于在锁存器的输出级的延迟时间，其在高频时的此保持时间小于时钟循环的1/2，且当在一特定或小范围(或许2∶1范围内)操作频率操作时在其与主从锁存器之间存在极小差异。

将此锁存器安全地使用于多相计时中需要排序最优化级满足所有锁存器的建立/保持时间。

将锁存器设计为分离路径，其中零与一电路分离以改进速度且消除交叉传导。

注意：

计时晶体管N1、P1与数据不相符但连接至电源。因为计时晶体管通道从到在通过晶体管源连接的两时钟(逻辑真及补码)的各个半时钟相位的接地(Gnd)的任一VDD固体路径(solid path)完全充电及放电，所以门电路电容基本上不随数据输入值变化。

保持，即停止配置：

晶体管N5、P5控制“有效时钟选通”。而对于SOI工艺，具有旋转时钟的逻辑真时钟选通是可行的，整体CMOS具有太多的RC很难有效进行时钟选通。在申请案中展示几乎不需要选通旋转时钟(当其不使用较大的能量时为何禁用时钟？)但对于扫描测试(见下文部分)必须保持该状态。当*STOP为高且STOP为低时，N5、P5执行为‘有效时钟选通’的‘数据选通’以保持锁存器的状态。阻流数据也使得锁存器下游逻辑未激活从而减少与能量消耗相关的数据动作——又与时钟选通直接相似。

(理想地停止信号具有低阻抗开/关驱动特征但高阻抗静态驱动以隔离来自D输入路径的门电路电容直至其降低锁存器的操作)。

STOP信号事件的发生必须在时间上仔细地控制。在GB0203605.1中概述的全局同步方法及在此概述的此电路的改进形式可达成此立刻冻结整个同步机状态的全局同时“STOP”信号——在该点状态可转储。

在STOP信号由逻辑信号产生之处，可实施有效“功能时钟选通”——可能由局部旋转时钟授权以确保开始/停止仅在锁存器未激活期间发生。

时钟动作通常将在停止周期内延续，使得重新开始可同步化且无假信号。

使用具有不同时钟相位的伪DFF

如果需要，则上述讨论的锁存器可成对使用以作用于一信号。该对的各个锁存器具有不同*CLK及CLK定向以实施可减低至很低速度的非击穿DFF类型配置。

另一选择在于该对可使用90度(4相)相对对准且给定的延迟时间将不经受在一组宽高时钟频率下的击穿。

此代表了非常积极的方法，但电源电压装仓应将所有保持失效排除——如果芯片在保持时间失效，则减小电源电压。将电位移到建立时间失效——但具有透明锁存器也将需要在此编入某预算。

全局同步方法——例如同时产生用于在整个芯片上的锁存器的STOP信号。

已知很难在很短的时钟循环内在芯片上传输全局信号。测量诸如逻辑真传输线技术(光速应用)的措施可扩展信号在给定时间周期内移动的距离，但通常当更新率很慢时无需此方法的耗用。

此处给出的电路的目的在于使低速外部事件的同步化通常低耗用的方法具有高速内部旋转计时。信号取样不足，是由于许多旋转时钟周期允许低速信号变得稳定(给其时间以自外部引脚在芯片上充分传播)但在高速时钟的此/N计数等待时间后，事件在整个芯片上可为同步进行。

信号的此使用将是用于锁存器控制的STOP信号(见图？锁存器设计)。举例而言，将外部STOP信号驱动至芯片且再同步方法(以时钟的局部未激活相位为动力运转)将产生所需的STOP信号而无讹误。

具有在整个芯片区域上有效地同时停止整个芯片的能力的低互连的通常问题以等待时间为代价得到了克服。在[原始分级时钟编档]的关于Multiple Global，frequency-divided clocks的部分中描述了通过多重短距离局部同步链路用于全局多循环同步化的必需机制。

此处提供了额外的图表[keith的图式]以说明此可如何实施的详情的另一实例。

(Keith′s的分频器形式——他发送给我的电路)。

经修改的门电路——包括锁存功能。

相对于标准与非门的仅有的变化是时钟选通功率晶体管。当时钟未激活时，门电路没有通电且不能驱动互连。在时钟的激活部分，输出电容以通常与非功能充电(A&B)。以此方式选通能够控制用于早期输入信号的输出转换。

选通互连(即同步中继器)

数据的选通可在逻辑门电路及锁存器的外部执行。图式展示了与互连相符合而放置的门电路。将存在某由数据而定的时钟电容且此可允许在有限量内。当缓冲时其变为同步中继器。此等项目及的经修改的门电路通常将不会插入以保持状态(因此无需‘可停止’)及功能从而补偿在路径的多重支路周围的延迟[视排序最优化策略而定]。

数字电路的测试(背景信息)

同步VLSI芯片需要计时系统不仅提供系统定时以控制锁存器及其它存储组件，而且提供一种机制以协助测试已完成的硅，该硅可具有由例如在制造/平版期间分别由污染或光学问题引起的物理缺陷的某些失效形式。某些最常见的故障为：

1.锁定故障

此为引起电路节点锁定在逻辑‘0’或逻辑‘1’处的缺陷。

2.延迟故障

不会影响逻辑操作但引起路径(通常)花费比通常更长的时间来评估的故障。此故障使装置不能在所要的时钟速度工作且可使该装置滞销。

3.泄漏电流故障

其中动态节点不能使其电荷保持最短的时间。此故障在根本不工作的装置或在高温下或低于额定操作速度的情况下可见。

上述为在制造中的常见的随机失效且某种程度上降低了良率，但即使正确设计的装置可受到可影响每一芯片制造的其它系统故障的影响——有时光学干涉或制造容差的组合可在每一芯片上的同一点或在晶圆的相同区域上的芯片上产生不想要的特征。

系统故障最棘手且必须排除且可能需要对掩码再修正或对过程重返工。在任何状况下，除非通过测试能够诊断问题，否则校正是不可能的且良率可能为零。

外部测试/排除

如今从芯片外部排除故障仅得到有限应用——仅VLSI装置使用的信号的一小部分在外部引脚上可供测量。同样的问题适用于激励器——引脚不足。最终现代芯片可运行的速度通常10倍于生产线测试器可操作的速度或甚至更快。

测试辅助(内部的)

当前解决方法为提供特定芯片上的硬件以能够使用测试模式来测试装置本身。此等数字测试模式可使用已知的激励器来运用装置的内部逻辑，且由于假定逻辑为确定性的，如果装置是功能性的且此输出在芯片工作时可测试以检查芯片是否工作，则输出应当是可预测的。

对于常规JTAG(公开标准)扫描测试，使用ATPG(自动测试模式发生)软件在通过逻辑合成进行的逻辑组件的设计期间[参考案：来自Berkeley的SIS公共领域系统]产生测试模式。设计测试模式以充分应用逻辑从而暴露任何可能的锁定故障。使用移位寄存器(或可能的DFF重新配置以作为链)以在测试模式中移位作为机器状态(在任何时间完全通过在其存储组件内的状态界定同步系统)，可发出单个时钟脉冲以将机器状态移至下一状态。然后读出自逻辑俘获的新状态且将其与所预期的结果进行比较。

此为耗时过程且测试器时间很昂贵。另一缺点在于由于由测试器产生的时钟周期通常不够快，基于扫描的方法传统上仅可识别锁定故障，但不能识别泄漏故障与延迟故障。第二方法称作内置自测法(BIST)，其中采用芯片级伪随机模式发生器。此等各产生确定的但高度可变的模式(由时钟排序)且该模式传播逻辑。俘获且压缩(condese)来自逻辑的输出使用一类再次与时钟同步的运行校验和算法。在一系列许多时钟循环后，如果逻辑运行正常，则校验和应为一已知的值。此能够以相对于熟知良好取样校验和或由了解发生器模式及校验和发生器操作的软件而计算出的校验和的方式测试。

BIST具有其将以不受测试器限制而约束的全时钟率工作且其比自测快得多的优点。

问题在于由于预置芯片的确切状态不可行，故障范围不是100％且详尽的排除故障更困难。

当由于耦合问题而产生的许多次延迟故障并非总能被伪随机序列俘获时，延迟故障的范围不完全。

扫描类型电路

此是应用于旋转计时电路且利用‘光速’链路来传输比平常中继互连更快的串行数据(如扫描数据)的扫描方法的实例。

[scanlatch_PCT.ps]

上述电路的特征

单步能(使用外部阶跃信号)——可能为在100个时钟内的一个内部脉冲。

全速运行直至计数N然后停止且处于转储状态(很难但是为查找故障循环的快速方法)

扫描输入完全状态(以高速进行排序的移动点)

以高速使用光速链路扫描输出状态

定时序列

扫描输入使用未激活EN_m及EN扫描输入。

Q将保持先前值

(扫描输出——在一1/2循环中对M取样(读出旧状态))

将通过在来自移动点寄存器的下一1/2循环上扫描输入而设定M。

步进及停止

整个芯片同步CLK变低(仅在单步循环前)。

在CLK＝LOW(为高时间作预备)其不会引起任何输出时EN_s应变高。

CLK变高，来自主(最后扫描输入或最后从D取样)中的数据的Q(从)输出开始有效。

在CLK＝HIGH时间期间(*CLK未激活)EN_m变高，其允许当CLK变回低时主寄存器进行取样。

CLK再次变低(*CLK变高)主寄存器对数据取样。

EN_s应变低以防止所俘获的数据在下一1/2循环上前进。

CLK再次变高。主寄存器停止对数据取样。

EN_m应变低以使下次时钟变低，不进行新的取样(否则由于将存在整个新的时间取样而其将破坏延迟故障测试)

(此处在时钟上进行例如多次取样而不改变Q的虚拟/n的无关可能性)

扫描输出/输入

现可执行扫描输出及输入——例如输入新矢量而将旧的取出。

离线比较读出与所预测的ATPG矢量OR(或)新步骤

现再次进行Goto步骤(基于普遍芯片范围事件)

因为如果载入新数据则其将在新周期内刷新输出，所以上述方法将找到延迟故障。

当CLK为高时EN_m可改变(*CLK为低)

当CLK为低时，EN_s可改变

对锁存器数据的SRAM型界面

通常将使用扫描链技术来对芯片扫描输入及扫描输入测试数据(见上文)。

此处所建议的替代电路使用对锁存器给出随机读写存取的SRAM型界面。

根据先前概述的预制旋转时钟布局技术，锁存器可排列为在时钟线下方的行与列(锁存器也可放置于任意位置且导线可将其连接至最近的旋转时钟线)。此行/列布局完全对应于SRAM布局(在工业中已熟知)且随着修改锁存器存储组件可配置为完全如展示具有晶体管N7…N9的锁存器、单列选择线及行选择线WRITE、READ的锁存器一样地工作。也可在金属层内以与模拟X/Y形式中的时钟结构不同的结构对数据信号定线。行、列、数据信号将发送至衰减器以使信号离开芯片以连接至测试器。此外芯片自身(或许芯片级测试控制器)可对自测锁存器驱动SRAM界面。

所耗用的SRAM很小——具有100K锁存器的10×10mm的芯片代表0.1M位的SRAM——由现代标准看来很小。同样的芯片可能在板上具有2M位的高速缓冲存储器。在导线及引脚上的耗用很少。测试模式无需为次毫微秒存取(不像高速缓冲存储器)，因此设计相当直接。STOP信号及SRAM读取/写入界面的内部控制允许任意局部化测试、状态转储/锁存器状态的恢复(或许对外部存储器)且可有助于断电模式。

随机存取测试解决了代表扫描链方法的两问题：

1.消除了来自扫描链动作的过剩功率(因为芯片上的所有逻辑项目将由移位数据激活，所以通常引起过多能量消耗)。

2.因为移位SRAM测试界面本身是并行的，所以改进了相对于扫描链的测试带宽(低速并行测试器可达成更高的通过量)

N计数测试模式

无论SCAN或SRAM界面，对机器状态进行快照然后对机器状态进行转储将能够进行有效的诊断。

在工业中实施的机制为对分检索。

在此模式中，对机器的状态(所有存储组件的状态)初始化(以扫描输入矢量复位或预置)。然后发出将机器移至第N循环上的N时钟循环。

外部转储该状态且其与由仿真硬件的模拟器预测的状态相比较。如果两组状态数据不匹配，则然后逻辑操作在N循环中的某处失效。测试自同样的初始状态重复但以N/2循环及状态与由模拟器预测的N/2状态进行比较。视各次比较的结果而定，下一次测试可能为N/4或N*3/4。很快将确定引起故障的确切的时钟循环。

图式展示了用来在使用本文中先前详尽描述的较低速率的事件的全局同步化的N计数后，驱动芯片级STOP信号的外部计数器。

在计数N事件后对芯片给出‘STOP’信号。

很明显该/N计数器也可在生产芯片的内部。

可采用全局同步电路方法——所展示的控制输入中的一个可为对所展示的电路可在整个芯片上转换此的‘STOP’信号。对于N循环然后停止的信号输入，能够以相同方式使用等待事件。在用于STOP的N循环然后停止机制(假定8个循环延迟)中芯片上可能存在等待时间的Y循环，但如果测试器输入N-Y而非N作为在所展示的寄存器的数目，则在正确的循环上将发生中断。

节能模式

先前分级计时机制概述了频率控制的方法。先前应用展示了电压调节与改变电源电压以在空载时减小功率。

此可扩展至：

电压随速度变化瞬时成比例变化。例如逐渐降低频率(平滑地)同时降低电源电压——在此，此可轻松实现。此外，如果数据选通，则芯片电压可降低至低于其存在逻辑功能但状态不丢失的程度。

软件流程改进

当将旋转时钟方法应用于现有设计时，通常的要求是改进性能且降低能量消耗。

现有设计最可能为使用DFF寄存器的单相、假定零(或低)时滞方法。

一种改进同步性能的熟知的方法是应用管线技术。管线将存储组件插入在路径中顺序放置的逻辑门电路之间以减小在重新同步前的门电路延迟的值。

‘系统寄存器’、‘管线寄存器’的定义

系统寄存器我们定义为来自初始DFF合成电路(在馈入特定流程以前)的寄存器中的一个。增加以实施用于旋转时钟流程的管线的额外寄存器定义为‘管线寄存器’。

在环路上的额定‘同相’抽头点处保持‘系统寄存器’意味着不改变高电平定时分析。

使用伪DFF类型的设计/定时分析

在时钟边沿之前用于改变数据的设计(如DFF)

利益透明度给出某安全因素，即如果边沿较迟到达，则其将较迟传播且希望迟滞不会在下游累积，使得物体失效。

可使用标准定时分析

‘系统’寄存器(非管线寄存器)可在环路的单相部分，假定回路中+/-2.5％＝5％＝10％且可简化定时分析。

系统寄存器可用作在定时分析引擎中的‘参考点’，而无需担心所有延迟将协助降低对可能的状态/时间转换图表的剖析。

在增加旋转时钟管线组件(传递锁存器)之前，系统寄存器可能对应于低速ASIC寄存器，且代表结构的一个良好的结束点。

在排序最优化期间使组件同步的选择

在将概述的流程中，采取重新定时及时钟安排的算法将从上述列表中选出适当的装置。将选择全DFF(或在相反相对定相上背-背的两通道型锁存器)用于系统寄存器(如上所定义的)，当通道型锁存器的保持时间需求不会引起问题时，将选择单伪DFF。

为达成可检测性，可能将选择两先前选择而配置。

然后，当扫描性不重要时，可根据精细颗粒管线级使用时钟选通逻辑门电路思想。最后，可插入选通互连电路以使路径延迟变化(来自发送通过路径的不同逻辑状态)正常化。

管线缓冲器[见所包括的材料]

为何此等将用于整个系统解释。

MISC CIRCUITS

使用多相旋转时钟电容性地驱动单个点的波形成形[capacitor_array_waveshaping.ps]当驱动绝热或能量恢复逻辑电路时，需要上升以产生不及陡方波的边沿。前述图表给出了使用多相抽头点以产生电容性分频器效果的简单方法。使用不同尺寸的电容器可设计出波形。全部阵列电容对负载(对地)电容的比率确定了最终波的振幅。

在具有不同于3f频率差异[4phase_f_lock.ps]的旋转时钟之间的相位锁定是一部分电路，该电路给出了其中使用逻辑选通的对多相且低速时钟及两相高速旋转时钟共同相位锁定的通常方法。可看到与绝热分频器概念的相似之处。注意2相、4相的区别仅在对旋转时钟的几何连接点导线布线问题上——此由于所有‘液’相在每一环路上可用。

SGIG权利要求

逻辑电路，其由绝热旋转时钟驱动，其中互连电容以及逻辑电容变为旋转时钟负载的扩展且因此能量可再循环。

如上所述，其中仅使用Nfet。

如上所述，其中使用充电泵取样检验寄存器

光速权利要求

(返回关于用于数据转移机制的第一时钟专利的第一美国分案)

传输线链路，其具有额定电源电压的比率与互连电容对VDD/VSS的电容性分压器比率相同的自偏移终端，进而减小了电源噪声灵敏度。

脉冲传输线驱动模式以仅产生高频组件且在不简化预补偿而允许高增益的位之间不存在剩余信号。

与美国分案相似的权利要求，其关于在两端将其连接至旋转时钟源，且了解在导线向下的相位延迟且选择在接收器的可能的4(或更多)相中的一相以使解码同步。

扩展至使用4相重复取样对芯片外的信号的发送。

本发明的一个方面教示了来自旋转时钟的绝热分频器的准备。

本发明的另一方面提供使用分布式数字符串行界面驱动切换电容负载选择以改变振荡器的LC操作频率的频率控制。

本发明的另一方面提供如上所述有效覆盖大范围频率/相位锁定的由控制器或FSM驱动的可变电抗器与切换电容器的组合。

根据本发明的同步系统设计方法(流程)包括下列算法及步骤：

时钟安排及重新定时(排序步骤或同时优化)，其引导自动放置步骤以根据在真正芯片上的最优化而传送多相表。

其中同步中继器、锁存器或时钟选通逻辑门电路由多相时钟选择性地驱动以使路径延迟变化正常化且允许更积极的定时预算。

本发明的另一方面提供由绝热旋转时钟驱动的逻辑电路，其中互连电容以及逻辑电容变为旋转时钟负载的扩展且因此能量可再循环。仅使用Nfet为佳，而且在有利的发展中也使用充电泵取样检验寄存器。

本发明也提供传输线链路，其具有额定电源电压的比率与互连电容对VDD/VSS的电容性分压器比率相同的自偏移终端，进而减小了电源噪声灵敏度。且脉冲传输线驱动模式以仅产生高频组件且在不简化预补偿的情况下允许高增益的位之间不存在剩余信号。

传输线链路在两端有利地链结至旋转时钟源，且了解在导线下的相位延迟且选择在接收器的可能的4(或更多)相中的一相以使解码同步。

该配置可使用4相重复取样扩展至芯片外的信号的发送。

Claims (8)

1.一种同步一电路的方法，其包括以下步骤：使用一高频时钟信号使所述电路全局同步化的步骤，进一步通过由所述高频时钟计时的协作短程状态机以多重较低频率进行同步化的步骤，及通过交换其间的翻转信号使所述状态机彼此同步化的步骤。

2.根据权利要求1所述的方法，其包含以下进一步的步骤：使来自芯片外的低速、高传播延迟信号再同步以使用等待时间及所述耦合至所述协作状态机的高频同步性的实情来创建全局同时信号的步骤。

3.根据权利要求1或权利要求2所述的方法，其包含以下进一步的步骤：在逻辑选通产生不同于3f(方波谐波系列)锁定的旋转结构之间的相位锁定步骤。

4.根据权利要求3所述的方法，其中逻辑选通产生2f锁定。

5.一种根据前述权利要求中任一项权利要求所述方法同步的电子电路。

6.根据权利要求3所述的电路，其中所述电路为一具有SRAM型随机存取读/写方法的扫描电路。

7.根据权利要求4所述的电路，其进一步包括选通锁存器。

8.一种节能LC计时系统，其具有渐进同时频率及减小的电源电压。

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