CN108920197A - 一种提高fpga串行被动加载速率的加载电路及加载方法 - Google Patents

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Abstract

本发明公开了一种提高FPGA串行被动加载速率的加载电路及加载方法，利用串行接口时钟管脚与FPGA串行被动加载时钟管脚复用，通过处理器产生FPGA加载所需的配置时钟信号的方法，从而实现FPGA芯片直接从FLASH芯片中读取配置文件，完成加载的功能。该方法主要解决低速率串行接口FPGA被动加载慢的问题。本发明与传统的FPGA被动加载相比，具有加载速度快、设计简单的优点。本发明可以适用于任何采用串行接口进行FPGA被动加载的硬件平台。

Description

一种提高FPGA串行被动加载速率的加载电路及加载方法
技术领域
本发明涉及一种提高FPGA串行被动加载速率的加载电路及加载方法，特别适用于串行接口加载，属于嵌入式信号处理领域。
背景技术
FPGA的加载方式有很多种，常用的方式有主动加载和被动加载。
对于FPGA主动加载来讲，目前的方案都需要专用的配置芯片，同时须使用专用的JTAG接口。但是配置芯片和JTAG接口占用面积较大，达不到小型化设计的要求；同时该种方法无法实现灵活的在线升级。
FPGA被动加载，按照接口方式分为串行被动加载和并行被动加载。通常并行被动加载的速度较快，但是需要耗费较多的外设接口。串行被动加载使用的外设接口资源少，成本低。但是串行被动加载需要模拟被动加载时序，对于普通的低速处理器，每一个操作步骤都需要数条指令，耗费时间。若加载时钟只有几KHz，加载一个10M大小的文件，则需要几十秒或者更长。
发明内容
本发明所解决的技术问题是：克服现有技术的不足，提供一种提高FPGA 串行被动加载速率的加载电路及加载方法，实现FPGA快速加载，加载电路占用面积小，功耗低，加载方法的控制流程简单，适用于小型化平台快速加载 FPGA的实现。
本发明的技术解决方案是：一种提高FPGA串行被动加载速率的加载电路，包括处理器、FLASH芯片和FPGA芯片；
处理器的SPI接口片选管脚SCS与FLASH芯片的SPI接口片选管脚CS 连接；处理器的SPI接口SCLK管脚同时与FLASH芯片的SPI接口时钟管脚 CLK以及FPGA芯片的配置时钟管脚DCLK连接；处理器的SPI接口SDO管脚与FLASH芯片的SPI接口输入数据管脚DI连接；FPGA芯片的配置状态管脚CONF_DONE、配置状态管脚NSTATUS分别与处理器的通用输入管脚连接， FPGA芯片的配置命令管脚NCONFIG与处理器的通用输出管脚连接；FLASH 芯片的SPI接口输出数据管脚DO与FPGA芯片配置数据管脚DATA0连接； FPGA芯片的配置模式选择管脚接地；
处理器、FLASH芯片和FPGA芯片的时钟与外部时钟连接，FPGA芯片的 IO供电管脚、FLASH芯片的供电管脚以及处理器的供电管脚同时与外部IO电源连接，FPGA芯片的内核供电管脚和处理器的内核供电管脚均与外部内核供电电源连接；FPGA芯片的辅助电源管脚与外部2.5V电源连接。
利用所述加载电路的加载方法，包括如下步骤：
(1)准备要加载的FPGA配置文件；
(2)通过串口将FPGA配置文件烧录到FLASH芯片中；
(3)启动加载电路中的处理器，将FLASH芯片中的FPGA配置文件加载到FPGA芯片中。
所述步骤(1)中，将FPGA直接生成的rbf二进制文件，更改后缀名为bin 文件，即得到了FPGA配置文件。
所述步骤(1)中，准备好FPGA配置文件后，判断FLASH芯片SPI接口数据发送时序与FPGA芯片的配置数据管脚DATA0时序是否一致，若一致，则无需处理；若不一致，则需要将接口配置成一致。
若接口无法进行配置，就需要将配置文件进行转化，转化流程如下：
(5.1)判断输入的配置文件是否可读，若否，则进入(5.5)；否则进入(5.2)；
(5.2)创建输出文件，创建不成功，则进入(5.5)，否则进入(5.3)；
(5.3)按字节读取输入的配置文件数据，判断返回值是否为空，若是，则进入(5.5)，否则进入(5.4)；
(5.4)将字节按比特取出，然后按照FPGA芯片配置数据管脚DATA0的时序对比特位从新排序，形成新的字节写入输出文件；
(5.5)转化结束。
所述步骤(2)的实现过程如下：
(6.1)设置烧写串口的波特率和校验方式；
(6.2)初始化处理器的SPI接口；
(6.3)初始化FLASH芯片；
(6.4)设置FLASH写入首地址；
(6.5)检测配置文件大小；
(6.5)FLASH芯片擦除；
(6.6)将配置文件写入FLASH芯片。
所述步骤(3)的实现过程如下：
(7.1)设置FLASH芯片的SPI接口片选管脚为高；处理器通过GPIO接口为FPGA芯片配置加载信号：先将FPGA芯片的配置命令管脚NCONFIG拉高，等待一段时间后将其拉低；
(7.2)使能FLASH芯片的SPI接口片选管脚CS；
(7.3)通过SPI接口向FLASH芯片发送FLASH读指令；
(7.4)将FPGA芯片的配置命令管脚NCONFIG拉高，从而完成向FPGA 芯片发送加载指令；
(7.5)等待一段时间后，检测FPGA芯片的配置状态管脚NSTATUS是否为低，若为低则返回(7.1)；否则循环L/4次，每次写32位数据0到SPI接口的SDO信号，所述L为配置文件的字节数；
(7.6)检测配置状态管脚CONF_DONE是否为低，若为低，则返回(7.1)，否则加载结束。
本发明与现有技术相比的有益效果是：
(1)、本发明加载电路将串行接口时钟管脚与FPGA串行被动加载时钟管脚复用，通过处理器产生FPGA芯片的配置时钟信号，从而实现FPGA芯片直接从FLASH芯片中读取配置文件，解决了低速率串行接口FPGA被动加载慢的问题，能够快速的实现FPGA被动加载功能，将加载时间大大缩短，很好的满足了接收机快速定位的要求。
(2)、本发明中加载电路设计简单，占用硬件资源少，电路功耗低，能够很好的适用于小型化接收机。
(3)、本发明处理器上的控制程序简单，减少了FPGA加载的复杂控制过程，能够应用于低速率的GPIO接口。
(4)、本发明稳定可靠，满足航天系统接收机加载的性能要求，可以应用在卫星导航处理器类似的SOC平台上，也可以推广应用到任何采用串行接口进行FPGA被动加载的硬件平台上。
附图说明
图1为本发明加载电路示意图；
图2为本发明加载过程流程图；
图3为配置文件转化流程图；
图4为本发明FLASH写数据流程图；
图5为本发明控制时序图。
具体实施方式
下面结合附图和具体实施例对本发明作进一步的详细描述：
本发明提供了一种适用于卫星导航处理器快速加载FPGA的方法，卫星导航处理器通过SPI接口向串行存储器FLASH芯片发送读指令，通过控制SPI 接口输出时钟信号，实现串行存储器FLASH芯片直接将加载数据发送给FPGA 芯片，从而完成加载。
卫星导航处理器是一款多模卫星导航SoC专用芯片，内部嵌入SPARC-V8 处理器，工作频率为62MHz～124MHz，外设接口包括芯片设计1个I2C接口、 2个SPI接口、1个IC卡接口、1个16位宽的GPIO接口以及8个通用串口，其中，SPI接口传输速率为21MHz～31MHz。
如图1所示，本发明首先设计了提高FPGA串行被动加载速率的加载电路，包括处理器、FLASH芯片和FPGA芯片。处理器的SPI接口片选管脚SCS与 FLASH芯片的SPI接口片选管脚CS连接；处理器的SPI接口SCLK管脚同时与FLASH芯片的SPI接口时钟管脚CLK以及FPGA芯片的配置时钟管脚DCLK 连接；处理器的SPI接口SDO管脚与FLASH芯片的SPI接口输入数据管脚DI 连接；FPGA芯片的配置状态管脚CONF_DONE与处理器的通用输入管脚 GPIO[0]连接，FPGA芯片的配置状态管脚NSTATUS分别与处理器的通用输入管脚GPIO[1]连接，FPGA芯片的配置命令管脚NCONFIG与处理器的通用输出管脚GPIO[2]连接；FLASH芯片的SPI接口输出数据管脚DO与FPGA芯片配置数据管脚DATA0连接；FPGA芯片的配置模式选择信号接地；
处理器、FLASH芯片和FPGA芯片的时钟与外部时钟连接，FPGA的IO 供电管脚、FLASH芯片的供电管脚以及处理器的供电管脚同时与外部IO电源 (3.3V)连接，FPGA芯片的内核供电管脚和处理器的内核供电管脚均与外部内核供电电源(1.2V)连接；FPGA芯片的辅助电源管脚与外部2.5V电源连接。
如图2所示，利用该加载电路进行加载的方法步骤如下：
(1)、准备好FPGA配置文件。编译FPGA程序，将生成的rbf二进制文件，更改后缀名为bin文件，即得到FPGA配置文件。确定FLASH芯片SPI 接口数据发送时序与FPGA芯片的配置数据管脚DATA0时序是否一致，若一致，则无需处理；若不一致，则需要将接口配置成一致。若接口无法进行配置，就需要将配置文件进行转化(将bin文件以字节为单位，由低位在前改为高位在前或者由高位在前改为低位在前)，转化流程如图3所示：
(2.1)开启转换流程；
(2.2)判断输入的配置文件是否可读，若否，则进入(2.6)；否则进入(2.3)；
(2.3)创建输出文件是否成功，若不成功，则进入(2.6)，否则进入(2.4)；
(2.4)按字节读取输入的配置文件数据，判断返回值是否为空，若是，则进入(2.6)，否则进入(2.5)。
(2.5)将字节按比特取出，然后按照FPGA芯片配置数据管脚DATA0的时序对比特位从新排序，形成新的字节写入输出文件；
(2.6)转化结束。
(3)、通过在线烧写程序将配置文件通过串口烧录到FLASH芯片中，如图4所示，烧写FLASH步骤如下：
(3.1)首先设置烧写串口的波特率，校验方式；
(3.2)初始化处理器的SPI接口；
(3.3)初始化FLASH芯片；
(3.4)设置FLASH写入首地址；
(3.5)检测配置文件大小；
(3.5)FLASH芯片擦除；
(3.6)将配置文件写入FLASH芯片；
(3.7)烧写完成。
(4)、启动加载电路中的处理器，执行加载控制程序，加载控制程序是处理器在上电完成初始化后进行的。FLASH芯片和FPGA芯片相应信号管脚的时序关系如图5所示。
(4.1)设置FLASH芯片的SPI接口片选管脚为高；处理器通过GPIO接口为FPGA芯片配置加载管脚：先将FPGA芯片的配置命令管脚NCONFIG拉高，等待一段时间后将其拉低；
(4.2)使能FLASH芯片的SPI接口片选管脚CS；
(4.3)通过SPI接口向FLASH芯片发送读指令；
(4.4)将FPGA芯片的配置命令管脚NCONFIG拉高，从而完成向FPGA 芯片发送加载指令；
(4.5)等待一段时间后，检测FPGA芯片的配置状态管脚NSTATUS是否为低，若为低则返回(4.1)；否则循环L/4次，每次写32位数据0到SPI接口的SDO管脚，所述L为配置文件的字节数；
(4.6)检测配置状态管脚CONF_DONE是否为低，若为低，则返回(4.1)，否则，等待40us，加载结束。
本发明给出了一种适用于满足小型化要求，又能提高FPGA加载速率的加载电路和加载方法，实现FPGA快速加载，电路占用面积小，功耗低，控制流程简单，适用于小型化平台快速加载FPGA的场合。
本发明未详细说明部分属于本领域技术人员公知技术。

Claims (7)

1.一种提高FPGA串行被动加载速率的加载电路，其特征在于：包括处理器、FLASH芯片和FPGA芯片；
处理器的SPI接口片选管脚SCS与FLASH芯片的SPI接口片选管脚CS连接；处理器的SPI接口SCLK管脚同时与FLASH芯片的SPI接口时钟管脚CLK以及FPGA芯片的配置时钟管脚DCLK连接；处理器的SPI接口SDO管脚与FLASH芯片的SPI接口输入数据管脚DI连接；FPGA芯片的配置状态管脚CONF_DONE、配置状态管脚NSTATUS分别与处理器的通用输入管脚连接，FPGA芯片的配置命令管脚NCONFIG与处理器的通用输出管脚连接；FLASH芯片的SPI接口输出数据管脚DO与FPGA芯片配置数据管脚DATA0连接；FPGA芯片的配置模式选择管脚接地；
处理器、FLASH芯片和FPGA芯片的时钟与外部时钟连接，FPGA芯片的IO供电管脚、FLASH芯片的供电管脚以及处理器的供电管脚同时与外部IO电源连接，FPGA芯片的内核供电管脚和处理器的内核供电管脚均与外部内核供电电源连接；FPGA芯片的辅助电源管脚与外部2.5V电源连接。
2.利用权利要求1所述加载电路的加载方法，其特征在于包括如下步骤：
(1)准备要加载的FPGA配置文件；
(2)通过串口将FPGA配置文件烧录到FLASH芯片中；
(3)启动加载电路中的处理器，将FLASH芯片中的FPGA配置文件加载到FPGA芯片中。
3.根据权利要求2所述的加载方法，其特征在于：所述步骤(1)中，将FPGA直接生成的rbf二进制文件，更改后缀名为bin文件，即得到了FPGA配置文件。
4.根据权利要求3所述的加载方法，其特征在于：所述步骤(1)中，准备好FPGA配置文件后，判断FLASH芯片SPI接口数据发送时序与FPGA芯片的配置数据管脚DATA0时序是否一致，若一致，则无需处理；若不一致，则需要将接口配置成一致。
5.根据权利要求3所述的加载方法，其特征在于：若接口无法进行配置，就需要将配置文件进行转化，转化流程如下：
(5.1)判断输入的配置文件是否可读，若否，则进入(5.5)；否则进入(5.2)；
(5.2)创建输出文件，创建不成功，则进入(5.5)，否则进入(5.3)；
(5.3)按字节读取输入的配置文件数据，判断返回值是否为空，若是，则进入(5.5)，否则进入(5.4)；
(5.4)将字节按比特取出，然后按照FPGA芯片配置数据管脚DATA0的时序对比特位从新排序，形成新的字节写入输出文件；
(5.5)转化结束。
6.根据权利要求3所述的加载方法，其特征在于：所述步骤(2)的实现过程如下：
(6.1)设置烧写串口的波特率和校验方式；
(6.2)初始化处理器的SPI接口；
(6.3)初始化FLASH芯片；
(6.4)设置FLASH写入首地址；
(6.5)检测配置文件大小；
(6.5)FLASH芯片擦除；
(6.6)将配置文件写入FLASH芯片。
7.根据权利要求3所述的加载方法，其特征在于：所述步骤(3)的实现过程如下：
(7.1)设置FLASH芯片的SPI接口片选管脚为高；处理器通过GPIO接口为FPGA芯片配置加载信号：先将FPGA芯片的配置命令管脚NCONFIG拉高，等待一段时间后将其拉低；
(7.2)使能FLASH芯片的SPI接口片选管脚CS；
(7.3)通过SPI接口向FLASH芯片发送FLASH读指令；
(7.4)将FPGA芯片的配置命令管脚NCONFIG拉高，从而完成向FPGA芯片发送加载指令；
(7.5)等待一段时间后，检测FPGA芯片的配置状态管脚NSTATUS是否为低，若为低则返回(7.1)；否则循环L/4次，每次写32位数据0到SPI接口的SDO信号，所述L为配置文件的字节数；
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111061671A (zh) * 2019-12-13 2020-04-24 上海灵动微电子股份有限公司 一种spi传输控制方法、发送设备和接收设备
CN111158761A (zh) * 2019-11-28 2020-05-15 中国航空工业集团公司西安航空计算技术研究所 一种通过FPGA快速加载PowerPC处理器上电配置信息的方法
CN114265472A (zh) * 2021-12-30 2022-04-01 杭州海康机器人技术有限公司 一种电子设备及配置文件加载方法
CN114911737A (zh) * 2022-05-11 2022-08-16 北京云枢创新软件技术有限公司 基于信号频率的fpga管脚复用方法、电子设备和介质

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102062798A (zh) * 2009-11-17 2011-05-18 北京普源精电科技有限公司 一种具有高速adc芯片的示波器
CN103034515A (zh) * 2012-12-11 2013-04-10 北京遥测技术研究所 一种卫星导航接收机fpga快速加载方法
CN103761942A (zh) * 2014-02-14 2014-04-30 福州福大海矽微电子有限公司 具阵列式显示复用算法的数码管显示及按键控制芯片
US20150089083A1 (en) * 2012-04-23 2015-03-26 Geotab Inc. Configurable intelligent I/O expander system
CN106372032A (zh) * 2016-09-08 2017-02-01 北京航空航天大学 一种fpga动态重构方法
CN106528217A (zh) * 2016-10-26 2017-03-22 武汉船舶通信研究所 一种现场可编程门阵列程序加载系统和方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102062798A (zh) * 2009-11-17 2011-05-18 北京普源精电科技有限公司 一种具有高速adc芯片的示波器
US20150089083A1 (en) * 2012-04-23 2015-03-26 Geotab Inc. Configurable intelligent I/O expander system
CN103034515A (zh) * 2012-12-11 2013-04-10 北京遥测技术研究所 一种卫星导航接收机fpga快速加载方法
CN103761942A (zh) * 2014-02-14 2014-04-30 福州福大海矽微电子有限公司 具阵列式显示复用算法的数码管显示及按键控制芯片
CN106372032A (zh) * 2016-09-08 2017-02-01 北京航空航天大学 一种fpga动态重构方法
CN106528217A (zh) * 2016-10-26 2017-03-22 武汉船舶通信研究所 一种现场可编程门阵列程序加载系统和方法

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
王玉鹏: "宽带接入网络芯片测试平台的设计与实现", 《中国优秀硕士学位论文全文数据库》 *
罗慕尧: "基于FPGA的北斗信号捕获与跟踪算法研究", 《中国优秀硕士学位论文全文数据库》 *

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111158761A (zh) * 2019-11-28 2020-05-15 中国航空工业集团公司西安航空计算技术研究所 一种通过FPGA快速加载PowerPC处理器上电配置信息的方法
CN111158761B (zh) * 2019-11-28 2022-12-06 中国航空工业集团公司西安航空计算技术研究所 一种通过FPGA快速加载PowerPC处理器上电配置信息的方法
CN111061671A (zh) * 2019-12-13 2020-04-24 上海灵动微电子股份有限公司 一种spi传输控制方法、发送设备和接收设备
CN111061671B (zh) * 2019-12-13 2021-08-17 上海灵动微电子股份有限公司 一种spi传输控制方法、发送设备和接收设备
CN114265472A (zh) * 2021-12-30 2022-04-01 杭州海康机器人技术有限公司 一种电子设备及配置文件加载方法
CN114911737A (zh) * 2022-05-11 2022-08-16 北京云枢创新软件技术有限公司 基于信号频率的fpga管脚复用方法、电子设备和介质

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