CN106940645B - 一种可引导的fpga配置电路 - Google Patents

一种可引导的fpga配置电路 Download PDF

Info

Publication number
CN106940645B
CN106940645B CN201710127569.8A CN201710127569A CN106940645B CN 106940645 B CN106940645 B CN 106940645B CN 201710127569 A CN201710127569 A CN 201710127569A CN 106940645 B CN106940645 B CN 106940645B
Authority
CN
China
Prior art keywords
fpga
interfaces
flash memory
guide information
external processor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201710127569.8A
Other languages
English (en)
Other versions
CN106940645A (zh
Inventor
任爱锋
吴治斌
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Xidian University
Original Assignee
Xidian University
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Xidian University filed Critical Xidian University
Priority to CN201710127569.8A priority Critical patent/CN106940645B/zh
Publication of CN106940645A publication Critical patent/CN106940645A/zh
Application granted granted Critical
Publication of CN106940645B publication Critical patent/CN106940645B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/44—Arrangements for executing specific programs
    • G06F9/4401—Bootstrapping
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4063—Device-to-bus coupling
    • G06F13/4068—Electrical coupling

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Software Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Security & Cryptography (AREA)
  • Computer Hardware Design (AREA)
  • Logic Circuits (AREA)

Abstract

本发明属于电路设计及开发技术领域，公开了一种可引导的FPGA配置电路，包括串行FLASH存储器，串行FLASH存储器的FCLK、FnCS、FMOSI、FMIS接口连接外部处理器，通过上述接口将配置信息写至串行FLASH存储器；接口CLK、SDA连接外部处理器，通过上述接口设置引导信息；nConfig、DI、DCLK、nCS、DO连接FPGA。该可引导的FPGA配置电路如果FLASH存储器容量足够，则可以在一片FLASH芯片中保存有多份FPGA配置信息，可减少芯片数量。外部处理器通过CLK、SDA可以强制FPGA进行重新配置，可以实现FPGA功能的“热切换”。

Description

一种可引导的FPGA配置电路
技术领域
本发明属于电路设计及开发技术领域，尤其涉及一种可引导的FPGA配置电路。
背景技术
目前，现有的FPGA上电的时，通过特定接口从外部的EPCS器件读取FPGA的配置信息，完成FPGA的配置。因此，在需要改变FPGA的逻辑的时候需要重新烧写外部EPCS，配置过程才能完成。并且，对于一片容量足够的EPCS芯片也只保存一份的FPGA配置信息。
综上所述，现有技术存在的问题是：现有的FPGA存储信息容量小，保存多份FPGA配置信息时需要多个芯片；并且对信息配置时需要停电处理，使用比较麻烦。
发明内容
针对现有技术存在的问题，本发明提供了一种可引导的FPGA配置电路，
本发明是这样实现的，一种可引导的FPGA配置电路包括串行FLASH存储器，串行FLASH存储器的FCLK、FnCS、FMOSI、FMIS接口连接外部处理器，通过上述接口将配置信息写至串行FLASH存储器；接口CLK、SDA连接外部处理器，通过上述接口设置引导信息；nConfig、DI、DCLK、nCS、DO通过导线连接FPGA。
进一步，所述串行FLASH存储器的数据写入：外部处理器通过FCLK、FnCS、FMOSI、FMIS完成配置信息写入。
本发明的优点及积极效果为：该可引导的FPGA配置电路如果FLASH存储器容量足够，则可以在一片FLASH芯片中保存有两份及以上FPGA配置信息，可减少50％及以上的芯片数量。外部处理器通过CLK、SDA可以强制FPGA进行重新配置，可以实现FPGA功能的“热切换”。
附图说明
图1是本发明实施例提供的可引导的FPGA配置电路的原理图。
具体实施方式
为能进一步了解本发明的发明内容、特点及功效，兹例举以下实施例，并配合附图详细说明如下。
下面结合附图对本发明的结构作详细的描述。
如图1所示，本发明实施例提供的可引导的FPGA配置电路包括串行FLASH存储器，串行FLASH存储器的FCLK、FnCS、FMOSI、FMIS接口连接外部处理器；通过上述接口将配置信息写至串行FLASH存储器；接口CLK、SDA连接外部处理器；通过上述接口设置引导信息；nConfig、DI、DCLK、nCS、DO通过导线连接FPGA。
进一步，所述串行FLASH存储器的数据写入：外部处理器通过FCLK、FnCS、FMOSI、FMIS完成配置信息写入。
本发明的工作原理：
引导过程：当nConfig信号有效后，FPGA就会进入重新配置的过程。FPGA会输出DI、DCLK与nCS信号组合，序列检测器在检测到特定的序列时，序列检测器的输出使得“2选1模块”输出来自“引导信息缓存模块”；序列检测器在未检测到特定的序列时，“2选1模块”输出直接来自FPGA的DI。
当外部处理器通过CLK、SDA完成引导信息的输入后，会引起nConfig有效，同时将引导信息写入到“引导信息缓存”模块，而nConfig信号有效之后，则引起上述的FPGA配置过程。
若外部处理器不通过CLK、SDA进行操作，则“引导信息缓存”模块中保存的信息默认和DI输出的引导信息一致。
以上所述仅是对本发明的较佳实施例而已，并非对本发明作任何形式上的限制，凡是依据本发明的技术实质对以上实施例所做的任何简单修改，等同变化与修饰，均属于本发明技术方案的范围内。

Claims (1)

1.一种可引导的FPGA配置电路，其特征在于，所述可引导的FPGA配置电路包括串行FLASH存储器，串行FLASH存储器的FCLK、FnCS、FMOSI、FMIS接口连接外部处理器，通过上述接口将配置信息写至串行FLASH存储器；接口CLK、SDA连接外部处理器，通过上述接口设置引导信息；nConfig、DI、DCLK、nCS、DO连接FPGA；
当外部处理器通过CLK、SDA接口向引导信息输入模块输入引导信息时，所述nConfig信号有效，所述引导信息输入模块将所述引导信息写入引导信息缓存模块；
当nConfig信号有效后，FPGA进入重新配置过程，输出DI、DCLK与nCS组合信号到序列检测器；
当序列检测器检测到特定的序列时，通过控制自身的输出使得2选1模块的输出来自引导信息缓存模块；
当序列检测器未检测到特定的序列时，所述2选1模块的输出来自FPGA的DI。
CN201710127569.8A 2017-03-06 2017-03-06 一种可引导的fpga配置电路 Active CN106940645B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201710127569.8A CN106940645B (zh) 2017-03-06 2017-03-06 一种可引导的fpga配置电路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201710127569.8A CN106940645B (zh) 2017-03-06 2017-03-06 一种可引导的fpga配置电路

Publications (2)

Publication Number Publication Date
CN106940645A CN106940645A (zh) 2017-07-11
CN106940645B true CN106940645B (zh) 2020-09-29

Family

ID=59468691

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710127569.8A Active CN106940645B (zh) 2017-03-06 2017-03-06 一种可引导的fpga配置电路

Country Status (1)

Country Link
CN (1) CN106940645B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107821109A (zh) * 2017-11-14 2018-03-23 朱宪民 一种自走式智能自动循环旋转自然雨喷灌机
CN108923692A (zh) * 2018-06-12 2018-11-30 昆明医科大学第附属医院 一种脊椎畸形矫正器及控制方法
CN110851386B (zh) * 2019-10-24 2021-05-04 深圳市信锐网科技术有限公司 一种接口配置设备

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070182445A1 (en) * 2006-02-03 2007-08-09 Zheng Chen Efficient configuration of daisy-chained programmable logic devices
CN101021794A (zh) * 2006-05-25 2007-08-22 杭州晟元芯片技术有限公司 一种芯片上电后的程序引导方法
CN202257570U (zh) * 2011-09-28 2012-05-30 上海三一精机有限公司 一种基于单片机的fpga配置系统

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070182445A1 (en) * 2006-02-03 2007-08-09 Zheng Chen Efficient configuration of daisy-chained programmable logic devices
CN101021794A (zh) * 2006-05-25 2007-08-22 杭州晟元芯片技术有限公司 一种芯片上电后的程序引导方法
CN202257570U (zh) * 2011-09-28 2012-05-30 上海三一精机有限公司 一种基于单片机的fpga配置系统

Also Published As

Publication number Publication date
CN106940645A (zh) 2017-07-11

Similar Documents

Publication Publication Date Title
US20230004331A1 (en) Nand raid controller
US9792072B2 (en) Embedded multimedia card (eMMC), host controlling eMMC, and method operating eMMC system
KR101105489B1 (ko) Ｎａｎｄ 플래시 메모리의 커맨드 기반 제어
US11693802B2 (en) NAND switch
US10552047B2 (en) Memory system
CN106940645B (zh) 一种可引导的fpga配置电路
CN102096647A (zh) 多芯片存储器系统和相关的数据传送方法
CN203909710U (zh) 一种适用于SoC芯片的多功能低电平复位电路
KR102395541B1 (ko) 메모리 컨트롤 유닛 및 그것을 포함하는 데이터 저장 장치
CN102508267A (zh) 一种gnss接收机的中频数据采集与回放系统
KR20120047369A (ko) 전압 검출 장치 및 이를 포함하는 반도체 장치
CN108962304A (zh) 存储装置及其操作方法
WO2022052354A1 (zh) 一种存储封装芯片及其信号处理方法
CN104238957A (zh) 串行外围接口控制器、串行外围接口快闪存储器及其存取方法和存取控制方法
US10109326B2 (en) Semiconductor devices
CN108920197A (zh) 一种提高fpga串行被动加载速率的加载电路及加载方法
KR102169347B1 (ko) 반도체 메모리 장치
KR20150057397A (ko) 데이터 저장 장치
KR20150040496A (ko) 반도체 장치 및 그를 포함하는 반도체 시스템
KR20060114524A (ko) 메모리 장치의 구조
KR102384962B1 (ko) 반도체 메모리 장치
US20140082269A1 (en) EMBEDDED MULTIMEDIA CARD (eMMC), HOST CONTROLLING SAME, AND METHOD OF OPERATING eMMC SYSTEM
US9817065B2 (en) Test mode circuit and semiconductor device including the same
US8914569B2 (en) Flash memory apparatus with serial interface and reset method thereof
CN104239084A (zh) 一种dsp程序自动加载的实现方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant