CN114911737A - 基于信号频率的fpga管脚复用方法、电子设备和介质 - Google Patents

Abstract

本发明涉及一种基于信号频率的FPGA管脚复用方法、电子设备和介质，包括步骤S1、获取FPGA的TDM高速时钟周期T，芯片设计的N个信号集信息{S₁，S₂,…S_N},S_n＝{A_n,R_n,T_n,F_n,a_n,b_n}；步骤S2、若满足

则执行步骤S3，其中n＝1时，R_n/R_n‑1取值为1；步骤S3、将a_n个时钟域标识和/或校验标识添加至b_n个A_n中，生成A_n’，将{A_1’，A_2’,…A_N’}复用第一FPGA管脚发送至第二FPGA管脚。本发明基于信号集频率对应的约束条件，在不增加信号延迟的情况下提高了FPGA管脚的复用率。

Description

基于信号频率的FPGA管脚复用方法、电子设备和介质

技术领域

本发明涉及芯片技术领域，尤其涉及一种基于信号频率的FPGA管脚复用方法、电子设备和介质。

背景技术

在芯片仿真(emulation)系统、芯片原型(prototype)系统中，通常基于多个FPGA来实现。在芯片仿真(emulation)系统、芯片原型(prototype)系统中，芯片之间的信号传输通过FPGA管脚之间的连接来实现。由于信号数量远大于FPGA管脚，因此通常需要多个用户信号复用一根FPGA管脚来传递信号。但是，现有技术中，复用信号越多，信号从一个FPGA管脚到另一个FPGA管脚的延迟就越大，芯片设计的运行频率就越低，这个通常是影响芯片仿真系统、芯片原型系统性能的决定性因素。由此可知，如何在不增加信号延迟的情况下提高FPGA管脚的复用率，进而提高芯片设计的运行频率，以提高芯片仿真系统、芯片原型系统性能成为亟待解决的技术问题。

发明内容

本发明目的在于，提供一种基于信号频率的FPGA管脚复用方法、电子设备和介质，在不增加信号延迟的情况下提高了FPGA管脚的复用率。

根据本发明第一方面，提供了一种基于信号频率的FPGA管脚复用方法，包括：

步骤S1、获取FPGA的TDM高速时钟周期T，芯片设计的N个信号集信息{S₁，S₂,…S_N},所述FPGA用于实现所述芯片设计的功能，其中，S_n为第n信号集信息，n的取值范围为1到N，S_n＝{A_n,R_n,T_n,F_n,a_n,b_n},A_n为S_n的第n信号集,不同信号集属于不同的时钟域；R_n为S_n的TDM复用比例，T_n为S_n的时钟周期,F_n为S_n的频率，且F₁>F₂>…F_N，a_n为A_n的预留信号位数，预留信号为用于存放时钟域标识和/或校验标识，a_n≥1；b_n为A_n的发送次数，b_n≥1；

步骤S2、若满足

则执行步骤S3，其中n＝1时，R_n/R_n-1取值为1；

步骤S3、将a_n个时钟域标识和/或校验标识添加至b_n个A_n中，生成A_n’，将{A₁’，A₂’,…A_N’}复用第一FPGA管脚发送至第二FPGA管脚。

根据本发明第二方面，提供一种电子设备，包括：至少一个处理器；以及，与所述至少一个处理器通信连接的存储器；其中，所述存储器存储有可被所述至少一个处理器执行的指令，所述指令被设置为用于执行本发明第一方面所述的方法。

根据本发明第三方面，提供一种计算机可读存储介质，所述计算机指令用于执行本发明第一方面所述的方法。

本发明与现有技术相比具有明显的优点和有益效果。借由上述技术方案，本发明提供的一种基于信号频率的FPGA管脚复用方法、电子设备和介质可达到相当的技术进步性及实用性，并具有产业上的广泛利用价值，其至少具有下列优点：

本发明实施例所述方法在不增加信号延迟的情况下，基于信号频率关系以及对应的约束条件，利用第一信号集的无效数据传输时隙传输其他信号集的信号，提高FPGA管脚的复用率，进而提高芯片设计的运行频率，以提高芯片仿真系统、芯片原型系统的性能。

上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图,详细说明如下。

附图说明

图1为本发明实施例提供的基于信号频率的FPGA管脚复用方法流程图；

图2为现有技术中一个时钟域信号集复用FPGA管脚数据传输示意图。

具体实施方式

为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效,以下结合附图及较佳实施例，对依据本发明提出的一种基于信号频率的FPGA管脚复用方法、电子设备和介质的具体实施方式及其功效，详细说明如后。

本发明实施例提供了一种基于信号频率的FPGA(Field-Programmable GateArray)管脚复用方法，如图1所示，包括：

步骤S1、获取FPGA的TDM(Testing Data Management/Technical DataManagement)高速时钟周期T，芯片设计的N个信号集信息{S₁，S₂,…S_N},所述FPGA用于实现所述芯片设计的功能。

其中，S_n为第n信号集信息，n的取值范围为1到N，S_n＝{A_n,R_n,T_n,F_n,a_n,b_n},A_n为S_n的第n信号集,不同信号集属于不同的时钟域。R_n为S_n的TDM复用比例，可以理解的是,A_n中包括R_n个属于相同时钟域的信号，R_n的数值满足第n信号集的频率要求即可。T_n为S_n的时钟周期,可以理解的是,T_n>T,以实现TDM。F_n为S_n的频率，且F₁>F₂>…F_N，a_n为A_n的预留信号位数，预留信号为用于存放时钟域标识和/或校验标识，预留信号位用于存放时钟域标识和/或校验标识，a_n≥1。b_n为A_n的发送次数，b_n≥1；需要说明的是，为了防止系统抖动等造成的信号传输失败，通常会将信号发送多次，以提高发送成功率，因此，b_n可以根据具体的冗余需求来设定，优选的，b_n＝2。但可以理解的是，如果不需要设置冗余，b_n可以设置为1。N的值取的过大，可能会增加信号延时，优选的，N的取值小于等于3。

步骤S2、若满足

则执行步骤S3，其中n＝1时，R_n/R_n-1取值为1。

作为一种实施例，N＝2，则第一信号集、第二信号集复用一个FPGA管脚，第一信号集、第二信号集必须满足：

作为一种实施例，N＝3，则第一信号集、第二信号集、第三信号集复用一个FPGA管脚，第一信号集、第二信号集、第三信号集必须满足：

通过步骤S2设置的条件，使得利用第一信号集的无效数据传输时隙来传输二信号集、第三信号集…第N信号集的全部或部分信号，提高FPGA管脚的利用率。

步骤S3、将a_n个时钟域标识和/或校验标识添加至b_n个A_n中，生成A_n’，将{A₁’，A₂’,…A_N’}复用第一FPGA管脚发送至第二FPGA管脚。

本发明实施例所述方法在不增加信号延迟的情况下，基于信号频率关系以及对应的约束条件，利用第一信号集的无效数据传输时隙传输其他信号集的信号，提高FPGA管脚的复用率，进而提高芯片设计的运行频率，以提高芯片仿真系统、芯片原型系统的性能。第一信号集的无效数据传输时隙指的是第一信号一个周期内的信号从第一FPGA管脚发出到第二FPGA管脚全部接收到的时间，减去在一个周期中第一FPGA管脚发送第一信号集所用的时间所得到的时间，可以理解的是，也可以减去第二FPGA管脚接收第一信号集所用的时间所得到的时间，在一个周期中第一FPGA管脚发送第一信号集所用的时间所得到的时间和在一个周期中第一FPGA管脚发送第一信号集所用的时间所得到的时间相等。

作为一种实施例，将A₁’开始从第一FPGA管脚发送信号，到下一次A₁’开始从第一FPGA管脚发送信号之间的时间作为一个复用周期TW，在TW内，所述步骤S3包括：

步骤S31、依次将A₁’中所有信号、A₂’中的

个信号、A₃’中的

个信号…A_N’中的

个信号复用第一FPGA管脚发送至第二FPGA管脚，其中，low()为向下取整函数。

需要说明的是，如果

则A_n’利用了第一信号集的

个无效数据传输时隙，来完成一个T_n周期中对应的A_n’中所有数据的传送，即实现了多路复用。

需要说明的是，现有技术中的管脚复用如图2所示示例，是针对每一信号集独立复用，也即针对每一时钟域分别设置复用。图2中，tdm_clk表示的是TDM时钟，tdm_tx表示发送端FPGA管脚的数据传输，tdm_rx表示接收端FPGA管脚的数据传输，假设T＝0.714ns,复用比例为8:1，则1mcable的情况下，用户的最小周期是t3-t1＝50ns，但是从图2中可知，有效数据的传输时间仅为t3-t2＝0.714*8＝5.712ns,这就意味着t2-t1＝50-5.712＝44.288ns的时间是浪费的,都在传输无效的数据，利用率仅为8/(50/0.714)＝11％。而本发明实施例通过对信号频率的判断，在不影响图2中信号集信号发送的情况下，在t2-t1内添加了其他时钟域的信号集中的全部或部分信号进行FPGA管脚复用，提高FPGA管脚的利用率。

需要说明的是，时钟域标识用于区分信号集中的信号属于哪个时钟域，校验标识用于对信号进行校验，时钟域标识、校验标识添加方式灵活，可以根据具体应用需求添加至相应位置，只要能实现区分信号时钟域或校验的功能即可。作为一种实施例，

作为一种实施例，a_n＝1，所述步骤S3中，在b_n个A_n中的第一个A_n的首位添加A_n的时钟域标识，生成A_n’。例如在每一A_n中的首位添加A_n的时钟域标识，每一A_n中的尾部添加A_n的校验标识。或者，在b_n个A_n中的第一个A_n中的首位添加A_n的时钟域标识，在b_n个A_n中的最后一个A_n的尾部添加校验标识。需要说明的是，时钟域标识和校验标识的数量可以为一个或多个，根据应用需求灵活设定。

作为一种实施例，a_n≥2，所述步骤S3中，至少在b_n个A_n中的第一个A_n中的首位添加A_n的时钟域标识，在b_n个A_n中的至少一个A_n的尾部添加校验标识。

作为一种实施例，a_j≥2，所述步骤S3中，在b_n个A_n中每p位的首位添加至少一个A_j的时钟域标识，最后p位的空余位添加A_j的校验标识。通过每P位设置对应的时钟域标识，能够使得信号排序更加整齐，便于处理。如表1所示:

Bit0

Bit1

Bit2

Bit3

Bit4

Bit5

Bit6

Bit7

0:dataset0

data0

data1

data2

data3

data4

data5

data6

0:dataset0

data7

data0

data1

data2

data3

data4

data5

0:dataset0

data6

data7

crc0

crc1

crc2

crc3

crc4

1:dataset1

0:dataset1

data8

data9

data10

data11

data12

data13

1:dataset1

0:dataset1

data8

data9

data10

data11

data12

data13

1:dataset2

1:dataset2

data14

data15

data16

crc

crc

crc

表1

表1中，0:dataset0表示第一信号集，1:dataset1表示第二信号集，1:dataset2表示第三信号集。第一信号集、第二信号集和第三信号集的频率满足步骤S2所列条件。表1中crc表示校验标识。从表1仅为示例，时钟域标识、校验标识的数量、位置可以灵活设置。此外，表1、示例相比图2所示的现有技术中的FPGA管脚复用比例，从8:1，提高到了15:1，提高了FPGA管脚复用率。需要说明的是，dataset0对应的数据包含了A₁中的所有信号，而如果第二信号集和第三信号集存在多路复用的情况，则表格1中dataset1、dataset2对应的仅为第二信号集和第三信号集中的部分信号。

作为一种实施例，所述方法还包括：

步骤S4、当{A₁’，A₂’,…A_N’}中的信号到达所述第二FPGA管脚，解析当前接收的信号，基于当前解析得到的时钟域标识确定当前目标时钟域。

可以理解的是，当{A₁’，A₂’,…A_N’}中的信号到达所述第二FPGA管脚指的是当有{A₁’，A₂’,…A_N’}中的信号到达所述第二FPGA管脚时，{A₁’，A₂’,…A_N’}中的信号是连续发送至所述第二FPGA管脚的。

步骤S5、若存在对应校验位标识，则对接收的信号进行校验，若校验通过，则将信号进行同步操作后发送至当前目标时钟域，若不存在校验位，则将信号进行同步操作后发送至当前目标时钟域；

步骤S6、若解析得到新的时钟域标识，基于新的时钟域标识更新当前目标时钟域。

通过步骤S5-步骤S6可以对第一FPGA管脚传输给第二FPGA管脚的信号解复用，并采用校准逻辑进行信号同步，若存在校验标识，则还可通过校验逻辑对信号进行检查，确认链路是否出错，若出错，则可发出提示信息。

作为上述实施例的变形，所述步骤S2替换为：

步骤S2’、若满足

则执行步骤S3,其中，low()为向下取整函数，其中n＝1时，R_n/R_n-1取值为1。通过直接将R_n/R_n-1向下取整，便于约束条件的计算。可以理解的是，其他后续步骤将

对应替换为

即可，在此不再赘述。

需要说明的是，一些示例性实施例被描述成作为流程图描绘的处理或方法。虽然流程图将各步骤描述成顺序的处理，但是其中的许多步骤可以被并行地、并发地或者同时实施。此外，各步骤的顺序可以被重新安排。当其操作完成时处理可以被终止，但是还可以具有未包括在附图中的附加步骤。处理可以对应于方法、函数、规程、子例程、子程序等等。

本发明实施例还提供一种电子设备，包括：至少一个处理器；以及，与所述至少一个处理器通信连接的存储器；其中，所述存储器存储有可被所述至少一个处理器执行的指令，所述指令被设置为用于执行本发明实施例所述的方法。

本发明实施例还提供一种计算机可读存储介质，所述计算机指令用于执行本发明实施例所述的方法。

以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明,任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内,当可利用上述揭示的技术内容作出些许更动或修饰为等同变化的等效实施例,但凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。

Claims (8)

1.一种基于信号频率的FPGA管脚复用方法，其特征在于，包括：

步骤S1、获取FPGA的TDM高速时钟周期T，芯片设计的N个信号集信息{S₁，S₂,…S_N},所述FPGA用于实现所述芯片设计的功能，其中，S_n为第n信号集信息，n的取值范围为1到N，S_n＝{A_n,R_n,T_n,F_n,a_n,b_n},A_n为S_n的第n信号集,不同信号集属于不同的时钟域；R_n为S_n的TDM复用比例，T_n为S_n的时钟周期,F_n为S_n的频率，且F₁>F₂>…F_N，a_n为A_n的预留信号位数，预留信号为用于存放时钟域标识和/或校验标识，a_n≥1；b_n为A_n的发送次数，b_n≥1；

步骤S2、若满足

则执行步骤S3，其中n＝1时，R_n/R_n-1取值为1；

步骤S3、将a_n个时钟域标识和/或校验标识添加至b_n个A_n中，生成A_n’，将{A₁’，A₂’,…A_N’}复用第一FPGA管脚发送至第二FPGA管脚。

2.根据权利要求1所述的方法，其特征在于，

将A₁’开始从第一FPGA管脚发送信号，到下一次A₁’开始从第一FPGA管脚发送信号之间的时间作为一个复用周期TW，在TW内，所述步骤S3包括：

步骤S31、依次将A₁’中所有信号、A₂’中的

个信号、A₃’中的

个信号…A_N’中的

个信号复用第一FPGA管脚发送至第二FPGA管脚，其中，low()为向下取整函数。

3.根据权利要求1所述的方法，其特征在于，

a_n＝1，所述步骤S3中，在b_n个A_n中的第一个A_n的首位添加A_n的时钟域标识，生成A_n’。

4.根据权利要求1所述的方法，其特征在于，

a_n≥2，所述步骤S3中，至少在b_n个A_n中的第一个A_n中的首位添加A_n的时钟域标识，在b_n个A_n中的至少一个A_n的尾部添加校验标识。

5.根据权利要求1所述的方法，其特征在于，

所述步骤S2替换为：

步骤S2’、若满足

则执行步骤S3,其中，low()为向下取整函数，其中n＝1时，R_n/R_n-1取值为1。

6.根据权利要求1所述的方法，其特征在于，

b_n的取值均为2。

7.一种电子设备，其特征在于，包括：

至少一个处理器；

以及，与所述至少一个处理器通信连接的存储器；

其中，所述存储器存储有可被所述至少一个处理器执行的指令，所述指令被设置为用于执行前述权利要求1-6任一项所述的方法。

8.一种计算机可读存储介质，其特征在于，存储有计算机可执行指令，所述计算机可执行指令用于执行前述权利要求1-6中任一项所述的方法。

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