CN103413003B - 一种序列传输、接收装置及方法 - Google Patents

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Abstract

本法公开了一种序列传输、接收装置及方法，所述序列传输装置包括：通道标识ID生成器和序列集成器，其中：所述通道ID生成器，用于在互连节点的链路初始化阶段，为每个传输通道生成物理ID；所述序列集成器，用于将每个传输通道的物理ID集成在相应传输通道的检测序列中，通过相应传输通道将检测序列传输给接收节点。本发明采用传输通道的物理ID生成、传输、分析的方法，并实现物理ID和核心逻辑ID自动映射，弥补了手动优化逻辑通道与物理通道映射关系复杂的不足，大大降低了因多通道乱序布线带来的串行数据多通道传输处理逻辑设计和调试的复杂度，有效提高了芯片逻辑设计和验证调试的效率。

Description

一种序列传输、接收装置及方法
技术领域
本发明涉及集成电路设计领域，尤其涉及一种序列传输、接收装置及方法。
背景技术
随着计算机技术以及集成电路技术的飞速发展，高性能的计算机系统越来越成为经济社会发展的需要。这就为计算机系统的设计难度带来巨大挑战，例如，系统互连芯片间数据传输速率、数据传输带宽均达到了前所未有的水平，目前计算机系统关键芯片组间传输频率达近10GHz，数据传输带宽达几十GB/s，高速信号传输速率达10Gbps左右，高速信号传输宽度也达到几十通道，例如QPI接口串行数据信号宽度达20通道。
因此，这就为片间串行数据多通道高速传输设计带来巨大难题。
一方面高位宽的串行数据信号为系统PCB设计带来挑战，因信号质量的要求，多通道信号并不能严格排序布线；
另一方面，在多处理器系统中，一片主板集成多颗处理器或其他芯片组，导致多通道高速端口并不能排序布线，有的必须交错，甚至完全反排。
以上挑战为PCB的设计、芯片的设计验证均带了极大的复杂性，严重影响系统设计验证周期。
发明内容
本发明要解决的技术问题是提供一种序列传输、接收装置及方法，能够避免由于多通道乱序布线带来的处理逻辑设计和调试的复杂度提升问题。
为解决上述技术问题，本发明的一种序列传输装置，包括：通道标识ID生成器和序列集成器，其中：
所述通道ID生成器，用于在互连节点的链路初始化阶段，为每个传输通道生成物理ID；
所述序列集成器，用于将每个传输通道的物理ID集成在相应传输通道的检测序列中，通过相应传输通道将检测序列传输给接收节点。
进一步地，所述序列集成器，具体用于将每个传输通道的物理ID集成在相应传输通道的检测序列中预留的物理ID数据帧控制位中。
进一步地，一种序列接收装置，包括：分析器和通道纠正模块，其中：
所述分析器，用于在接收到发送节点通过传输通道传输的检测序列后，提取检测序列中携带的物理ID，判断检测序列中携带的物理ID与传输检测序列的传输通道的本地接口逻辑ID是否相同，如果不相同，则将判断结果和相应的物理ID通知给所述通道纠正模块；
所述通道纠正模块，用于在所述分析器判断检测序列中携带的物理ID与传输检测序列的传输通道的本地接口逻辑ID不相同时，将核心处理逻辑中相应传输通道对应的核心逻辑ID与检测序列中携带的物理ID进行匹配。
进一步地，所述通道纠正模块，具体用于将核心处理逻辑中相应传输通道对应的核心逻辑ID重新编号为所述检测序列中携带的物理ID。
进一步地，所述传输通道的本地接口逻辑ID是采用与检测序列中携带的物理ID相同的规则所生成。
进一步地，一种序列传输方法，应用于多通道节点互连的场景中，包括：
在互连节点的链路初始化阶段，发送节点为每个传输通道生成物理标识ID，并将每个传输通道的物理ID集成在相应传输通道的检测序列中，通过相应传输通道将检测序列传输给接收节点。
进一步地，所述将每个传输通道的物理ID集成在相应传输通道的检测序列中，包括：
将每个传输通道的物理ID集成在相应传输通道的检测序列中预留的物理ID数据帧控制位中。
进一步地，一种序列接收方法，应用于多通道节点互连的场景中，包括：
接收节点在接收到发送节点通过传输通道传输的检测序列后，提取检测序列中携带的物理ID，判断检测序列中携带的物理ID与传输检测序列的传输通道的本地接口逻辑ID是否相同，如果不相同，则将核心处理逻辑中相应传输通道对应的核心逻辑ID与检测序列中携带的物理ID进行匹配。
进一步地，所述将核心处理逻辑中相应传输通道对应的核心逻辑ID与检测序列中携带的物理ID进行匹配，包括：
将核心处理逻辑中相应传输通道对应的核心逻辑ID重新编号为所述检测序列中携带的物理ID。
进一步地，所述传输通道的本地接口逻辑ID是采用与检测序列中携带的物理ID相同的规则生成。
综上所述，本发明采用传输通道的物理ID生成、传输、分析的方法，并实现物理ID和核心逻辑ID自动映射，弥补了手动优化逻辑通道与物理通道映射关系复杂的不足，大大降低了因多通道乱序布线带来的串行数据多通道传输处理逻辑设计和调试的复杂度，有效提高了芯片逻辑设计和验证调试的效率，不论在FPGA芯片逻辑设计，还是在ASIC芯片逻辑设计，均具有很高的技术价值。
附图说明
图1为本申请的序列传输装置的结构图；
图2为本申请的序列接收装置的结构图；
图3为本申请的序列传输方法的流程图；
图4为本申请的序列接收方法的流程图；
图5为本申请的通道ID匹配的互连示意图；
图6为本申请的通道ID反排的互连示意图；
图7为本申请的基于QPI的通道反排自适应排序的示意图。
具体实施方式
在充分考虑串行数据多通道传输的特点，以及计算机系统关键芯片组间高位宽数据传输的特点的基础上，本申请采用基于传输通道的物理ID生成、传输、校验、分析和纠错的方法，对高速串行多通道数据传输实现高效的乱序通道自动排序，可有效提高逻辑设计和验证的效率。
本申请在发送端设计通道ID生成器和序列集成器，用以实现各个传输通道的物理ID的生成，以及物理ID数据帧与检测序列的集成，这是根据串行数据传输的特点和实际传输链路特征提出来的，通道ID生成器可根据链路传输的实际情况配置适合具体链路的物理ID号。
在接收端设计分析器和通道纠正模块，用以接收集成有物理ID数据帧的检测序列，并进行通道信息分析，判定物理ID是否与本地接口逻辑ID相匹配，如果不匹配，则将判断结果和相应的物理ID通知给通道纠正模块，由通道纠正模块将需要纠正的传输通道进行核心逻辑ID和物理ID的匹配，以保证上层核心处理逻辑能够接收到正确的传输序列。
为使本发明的目的、技术方案和优点更加清楚明白，下文中将结合附图对本发明的实施例进行详细说明。需要说明的是，在不冲突的情况下，申请中的实施例及实施例中的特征可以相互任意组合。
如图1所示，本申请的序列传输装置，包括：通道ID生成器和序列集成器，其中：
通道ID生成器，设置在多通道节点互连的发送端，用以实现各个传输通道的物理ID的生成，并且可以根据链路的实际传输情况，如根据互连节点间多通道的数量和检测序列的结构特点配置调整物理ID的生成，以提高设计的适用性。
序列集成器，将通道ID生成器生成的物理ID集成到检测序列中，在检测序列中预留物理ID数据帧控制位，各个传输通道的检测序列中的物理ID与该传输通道的物理ID相匹配。
如图2所示，本申请的序列接收装置，包括：分析器和通道纠正模块，其中：
分析器，设置在接收端，接收携带物理ID的检测序列，提取物理ID，并进行检查分析，判定物理ID是否与本地接口逻辑ID相匹配，若不匹配，则将该通道的不匹配的判断结果和物理ID发送给通道纠正模块进行通道纠正处理。
通道纠正模块，接收分析器的判定结果和物理ID，将序列中携带的物理ID与本地接口逻辑ID不匹配的通道进行通道纠正处理，即将接收到的检测序列中的物理ID与核心处理逻辑中的核心逻辑ID进行匹配，使上层核心处理逻辑能够正确接收来自远端的传输序列。
通道纠正模块将接收到的检测序列中的物理ID与核心处理逻辑中的核心逻辑ID进行匹配，包括：将核心处理逻辑中相应传输通道对应的核心逻辑ID重新编号为检测序列中携带的物理ID。
传输通道的本地接口逻辑ID是接收节点采用与发送节点生成物理ID（检测序列中携带）相同的规则所生成。
如图3所示，本申请的序列传输方法，应用于多通道节点互连的场景中，包括：
步骤301：在互连节点的链路初始化阶段，发送节点为每个传输通道生成物理ID；
步骤302：发送节点将每个传输通道的物理ID集成在相应传输通道的检测序列中，通过相应传输通道将检测序列传输给接收节点。
发送节点将每个传输通道的物理ID集成在相应传输通道的检测序列中，包括：将每个传输通道的物理ID集成在相应传输通道的检测序列中预留的物理ID数据帧控制位中。
如图4所示，本申请的序列接收方法，应用于多通道节点互连的场景中，包括：
步骤401：接收节点在接收到发送节点通过传输通道传输的检测序列后，提取检测序列中携带的物理ID；
步骤402：接收节点判断检测序列中携带的物理ID与传输检测序列的传输通道的本地接口逻辑ID是否相同，如果不相同，则执行步骤403；如果相同，则结束；
步骤403：接收节点将核心处理逻辑中相应传输通道对应的核心逻辑ID与检测序列中携带的物理ID进行匹配。
接收节点将核心处理逻辑中相应传输通道对应的核心逻辑ID与检测序列中携带的物理ID进行匹配，包括：将核心处理逻辑中相应传输通道对应的核心逻辑ID重新编号为所述检测序列中携带的物理ID。
传输通道的本地接口逻辑ID是采用与检测序列中携带的物理ID相同的规则生成。
下面以互连节点间多通道链路完全反排为例，对本申请进行说明。
本申请中，通道ID生成器和序列集成器位于串行数据传输互连节点的发送节点，分析器和通道纠正模块位于互连节点的接收节点，当多通道传输链路按照非顺序布线时，可以自适应检查物理ID，并进行纠错，可有效提高芯片设计验证效率。
如图5所示，当多通道传输链路按序布线时，PCB布线的物理ID与芯片内部多通道逻辑处理的核心逻辑ID相同。相反的，如图6～7所示，当通道传输链路按非顺序布线时，物理ID与芯片内部核心处理逻辑的核心逻辑ID将不同。
本申请中，在互连节点链路初始化阶段，发送节点的通道ID生成器根据链路的实际情况生成各传输通道（N通道）的物理ID；
例如，20个通道的物理ID分别为08、06、04、02、00、18、16、14、12、10、30、32、34、36、38、20、22、24、26、28。
在发送节点的序列集成器中，将物理ID集成到相应传输通道的检测序列中。
本申请中传输链路完全反排，集成了物理ID的检测序列，仍然按照传输通道的连接关系发送到接收端的对应接口。
在接收节点因链路发生反排，接收端的分析器分析出本地接口逻辑ID08接收的是物理ID28的检测序列，以此类推，本地接口逻辑ID28接收的是物理ID08的检测序列，经过分析器的分析后，分析结果和物理ID通知给通道纠正模块；
通道纠正模块将传输通道对应的核心处理逻辑中的核心逻辑ID按照物理ID重新编号，使多通道的输出数据以正确的通道排序顺序将序列送给上层核心处理逻辑进行处理。
核心处理逻辑按照核心逻辑ID的排列顺序处理传输通道的传输序列。
本领域普通技术人员可以理解上述方法中的全部或部分步骤可通过程序来指令相关硬件完成，所述程序可以存储于计算机可读存储介质中，如只读存储器、磁盘或光盘等。可选地，上述实施例的全部或部分步骤也可以使用一个或多个集成电路来实现，相应地，上述实施例中的各模块/单元可以采用硬件的形式实现，也可以采用软件功能模块的形式实现。本发明不限制于任何特定形式的硬件和软件的结合。
需要说明的是，本发明还可有其他多种实施例，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员可根据本发明作出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明所附的权利要求的保护范围。

Claims (6)

1.一种序列接收装置，包括：分析器和通道纠正模块，其中：
所述分析器，用于在接收到发送节点通过传输通道传输的检测序列后，提取检测序列中携带的物理ID，判断检测序列中携带的物理ID与传输检测序列的传输通道的本地接口逻辑ID是否相同，如果不相同，则将判断结果和相应的物理ID通知给所述通道纠正模块；
所述通道纠正模块，用于在所述分析器判断检测序列中携带的物理ID与传输检测序列的传输通道的本地接口逻辑ID不相同时，将核心处理逻辑中相应传输通道对应的核心逻辑ID与检测序列中携带的物理ID进行匹配。
2.如权利要求1所述的装置，其特征在于：
所述通道纠正模块，具体用于将核心处理逻辑中相应传输通道对应的核心逻辑ID重新编号为所述检测序列中携带的物理ID。
3.如权利要求1所述的装置，其特征在于，所述传输通道的本地接口逻辑ID是采用与检测序列中携带的物理ID相同的规则所生成。
4.一种序列接收方法，应用于多通道节点互连的场景中，包括：
接收节点在接收到发送节点通过传输通道传输的检测序列后，提取检测序列中携带的物理ID，判断检测序列中携带的物理ID与传输检测序列的传输通道的本地接口逻辑ID是否相同，如果不相同，则将核心处理逻辑中相应传输通道对应的核心逻辑ID与检测序列中携带的物理ID进行匹配。
5.如权利要求4所述的方法，其特征在于，所述将核心处理逻辑中相应传输通道对应的核心逻辑ID与检测序列中携带的物理ID进行匹配，包括：
将核心处理逻辑中相应传输通道对应的核心逻辑ID重新编号为所述检测序列中携带的物理ID。
6.如权利要求4所述的方法，其特征在于，所述传输通道的本地接口逻辑ID是采用与检测序列中携带的物理ID相同的规则生成。
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