CN104216324A - 合成孔径雷达任务管理控制器及其相关方法 - Google Patents

Abstract

本发明提出了一种合成孔径雷达任务管理控制器及其相关方法。FPGA采集整机的状态信息，定时上报给DSP。远程终端控制模块在收到来自外部运动平台的控制指令时，产生中断并缓存控制指令的控制数据。DSP响应中断，读取远程终端控制模块的缓存区内的数据，DSP在更新缓存区数据时解析出工作模式控制码与当前惯性导航数据，DSP选择工作模式参数并送至FPGA，FPGA向外部输出模式控制参数，DSP还计算脉冲重复频率值并送至FPGA，FPGA向外部输出雷达工作时序。DSP将工作模式控制码、惯性导航数据、脉冲重复频率值、整机状态信息打包回送给运动平台，DSP在收到运动平台的工作结束指令时结束。

Description

合成孔径雷达任务管理控制器及其相关方法

技术领域

本发明涉及一种合成孔径雷达(Synthetic Aperture Radar，SAR)任务管理系统中的应用，属于嵌入式控制技术领域，具体涉及一种合成孔径雷达任务管理控制器、所述的合成孔径雷达任务管理控制器的合成孔径雷达的整机时序的产生方法、所述的合成孔径雷达任务管理控制器的控制方法。

背景技术

合成孔径雷达将特定区域后向散射回来的整个雷达脉冲串加以相干合成，为雷达合成出一部等效孔径很长的天线，提供高分辨率的图像，一般采用飞机或者卫星作为运动平台。任务管理系统是SAR的核心，负责SAR与运动平台的通讯，SAR整机的有序控制与状态监视等功能。

随着新技术的广泛应用和运动平台的多样化，给SAR任务管理系统带来了更多的挑战，重量和体积的小型化、控制和通讯的实时性、准确性等特点都对任务管理系统提出了很高的要求：运算速度快、设备量少、实时控制和工作方式多，已从单纯的SAR监视控制向系统的综合任务管理转变，电路模块选择趋向高度集成和专用集成电路。

目前SAR任务管理系统所使用的设计方案主要包括两种，一种是由工业控制领域中的PC104计算机+PC104通信模块+现场可编程门阵列(FieldProgrammable Gate Array，FPGA)芯片构成，计算机与通信模块是通过底板与主板(或者其他接口板)对接的系统架构，在高震动的环境下可能接触不良，无法满足系统高可靠性要求。

另一种方法是采用FPGA及其自带的片上可编程系统(System onProgrammable Chip，SoPC)作为控制核心，这种方案结构简单，可靠性较高，但由于SoPC的处理能力都较低，只能进行常规的通信和控制功能，需要通过FPGA的迭代或者查表运算才能实现浮点运算和角度计算能力，这样对FPGA的资源要求较高，实现起来也较为困难。

发明内容

本发明的目的在于克服上述背景技术中的不足之处，提供一种合成孔径雷达任务管理控制器、所述的合成孔径雷达任务管理控制器的合成孔径雷达的整机时序的产生方法、所述的合成孔径雷达任务管理控制器的控制方法，其为SAR任务管理系统解决方案，该方案能突破SAR任务管理系统高速化、微型化、低功耗等设计瓶颈。

本发明是这样实现的，一种合成孔径雷达任务管理控制器，

本发明主要包括高性能的数字信号处理器(digital signal processor，DSP)、FPGA和航空专用通信芯片构成，集成度高，稳定性好，可以很好地满足军事设备的研制及批量生产要求。为全分布式、分布-集中式运算方案提供了系列化的技术平台和依据，满足多平台、多体制、多结构的SAR任务管理系统设计要求。

附图说明

图1是系统硬件框图；

图2是远程终端控制模块电路原理图；

图3是DSP的EMIF接口电路原理图；

图4是FLASH存储器电路原理图；

图5是SRAM存储器电路原理图；

图6是FPGA的配置电路原理图；

图7是DSP仿真调试电路原理图；

图8是时钟分配电路原理图；

图9是电压转换电路原理图；

图10是并口电路原理图；

图11是任务管理控制器的工作流程图。

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。

本发明系统的总体结构如图1所示。本发明系统包括远程终端控制模块、现场可编程门阵列(FPGA)、数字信号处理器(DSP)、电源管理模块、静态存储器(SRAM)内存模块、闪存(FLASH)模块、并口控制器模块、配置电路模块、仿真调试电路模块、时钟分配电路模块。

参见图2，由运动平台的总线控制器送出的1553信号通过专用的双绞屏蔽线缆连接到远程终端控制模块中的总线变压器D11和D12上，总线变压器为BTTC公司的B3226，是1553总线专用变压器，既用于改变总线电压值便于远程传输，又可以对控制器内的数字电路进行隔离保护。1553总线是双冗余总线，包含A、B两条总线，互为热备份。运动平台可以是飞机或卫星等外部设备。

总线的正负端分别连接到B3226的5脚和7脚，经过电压转换的信号接入总线协议控制器的TX/RX和TX/RX端，总线协议控制器采用DDC公司的61580芯片，该总线协议控制器用于将总线数据按照协议格式转换后存储在其内部的存储器或寄存器中，该芯片拥有12位地址线A11～A0和16位数据线D15～D0以及多根控制信号线，控制信号包括：内部存储器/寄存器数据传送使能信号SELECT#、数据传送控制信号STRBD#、存储器/寄存器选择信号MEM/REG#、读/写选择信号RD/WR#、子系统标志/外部触发输入信号SSFLAG#/EXT_TRIG、远程终端地址奇偶校验信号RTADP、远程终端地址输入信号RTAD4～RTAD0、外部复位信号MSTCLR#、与处理器的交互握手信号READYD#和中断请求输出信号INT#，这些信号通过电平转换电路IDT74FCT164245TPV连接到FPGA，通过FPGA完成和DSP的数据交互。为了61580芯片能正常工作，其余的功能引脚需进行如下处理：透明/缓冲模式选择信号TRANSPARENT/BUFFERED#通过下拉电阻R52接到地，使得61580工作在缓冲模式，该模式适合大数据量的传输；存储器输出使能/地址锁存信号MEMOE#/ADDR_LAT在缓冲模式下做输入信号，通过上拉电阻R47将该信号引脚接到+5V，使得61580的内部地址锁存工作在直接模式，DSP通过FPGA可以直接对61580的地址线A11～A0进行操作；存储器写/零等待状态选择信号MEMWR#/ZERO_WAI#在缓冲模式下做输入信号，通过上拉电阻R49接到+5V，使得61580芯片工作在非零等待模式，这样只有当61580内部已经锁存了写数据或者读数据已经到达数据线D15～D0上时，与处理器的交互握手信号READYD#才有效；数据传送请求/16/8位传送模式选择信号DTREQ#/16/8#在缓冲模式下做输入信号，通过上拉电阻R50接到+5V，使得61580工作在16位传输模式，这样每次可以和DSP进行16位数据的传输。数据传输确认或极性选择信号DTACK#/POLARITY_SEL在缓冲模式下做输入信号，用来设定读写选择信号RD/WR#有效电平的极性，该信号引脚通过上拉电阻R51接到+5V，使得RD/WR#为高电平时实现读操作功能，RD/WR#为低电平时实现写操作功能。61580在默认模式下是以时钟频率16MHz工作的，高稳晶振电路ZA50DC5为61580提供16.00000MHz的高精度时钟基准，晶振的输出连接到61580的CLK脚上。

参见图3，这是DSP的EMIF接口电路图，D1为TI公司的DSP芯片SM32C6713B，其EMIF接口包括19位地址线EA21～EA2，32位数据线ED31～ED0，异步存储器数据输出使能信号AOE#，异步存储器读使能信号ARE#，异步存储器写使能信号AWE#，存储空间片选信号CE3#～CE0#和字节使能控制信号BE3#～BE0#。D9为ALTERA公司的FPGA芯片EP2S60F1020I4，将DSP的EMIF接口都连接到FPGA的IO口上，在FPGA内部建立DSP和61580之间的数据交换桥梁，同时，为了控制61580的工作，将DSP的中断输入信号EXT_INT4和并口IO信号GP13也连接到FPGA的IO口上。

DSP通过FPGA控制61580的具体方法是：在FPGA内部将DSP的EMIF接口中的EA13～EA2与61580的地址线A11～A0相连接。DSP采用存储空间CE3来处理61580的数据，即当CE3#信号为低时，DSP可以与61580完成数据交换。由于61580只有16位数据线，所以存储空间CE3也采用16位数据的处理方式，在FPGA内将61580的16位数据线D15～D0与DSP的EMIF数据线的低16位ED15～ED0相连接；采用EMIF地址线的EA15对内部存储器/寄存器数据传送使能信号SELECT#进行控制，当CE3与EA15都为低时，SELECT#信号才有效，此时DSP可以访问61580的内部存储器或者寄存器数据；而当CE3#为低而EA15为高时，此时SELECT#信号无效，就可以对61580芯片进行一些初始化操作，将DSP数据线ED4～ED0连接到远程终端地址输入信号RTAD4～RTAD0，将ED5连接到远程终端地址奇偶校验信号RTADP，将ED15连接到外部复位信号MSTCLR#，这样DSP就可以通过写数据完成61580的远程终端设置和外部复位操作；采用EMIF地址线的EA14对存储器/寄存器选择信号MEM/REG#进行控制，当CE3、EA15和EA14都为低时，DSP访问61580的寄存器，当CE3、EA15为低而EA14为高时，DSP访问61580的存储器；而数据传送控制信号STRBD#与SELECT#信号连接在一起，当SELECT#信号有效时，STRBD#信号也有效，此时61580和DSP之间才开始进行数据交互；采用数据输出使能信号AOE对读/写选择信号RD/WR#进行控制，根据前面对极性选择信号DTACK#/POLARITY_SEL的设置，RD/WR#为高电平时实现读操作功能，RD/WR#为低电平时实现写操作功能，而AOE#为高时实现的是写操作，AOE#为低时实现的是读操作，所以将AOE#的值取反后赋值给RD/WR#，实现DSP与61580之间的数据读写控制操作。子系统标志/外部触发输入信号SSFLAG#/EXT_TRIG连接到逻辑‘1’，使得芯片不设置子系统标志位；将与处理器的交互握手信号READYD#连接到DSP的并口IO信号GP13上，当该信号有效时，表示61580的数据线D15～D0可以被DSP读出；将中断请求输出信号INT#连接到DSP的中断输入信号EXT_INT4，使得61580在接收到总线控制器的指令后，会以中断的方式通知DSP进行响应。

这样，整个DSP与远程终端控制模块的操作过程如下：在上电开始时，DSP向存储空间3且地址码为8000(十六进制)上进行写操作，设置远程终端的地址及奇偶校验方式，并完成61580芯片的复位后，远程终端控制模块处于待命状态，当总线控制器发送出指令后，远程终端控制模块对总线进行协议解析，并且以中断方式通知DSP进行响应，若总线控制器的指令是要求任务管理器接收控制数据，远程终端控制模块会将控制数据存储下来，而DSP则会对远程终端控制模块进行读操作，当DSP的AOE#、CE3#、EA15都为低电平，并且READYD#信号有效时，DSP从61580读取数据，若EA14为低，则从寄存器中读数据，若EA14为高，则从存储器中读数据；如果总线控制器的指令是要求任务管理器上传状态参数，则DSP对61580进行写操作，当DSP的AWE#、CE3#、EA15都为低电平，AOE#为高电平时，DSP在向61580写数据，若EA14为低，则写入寄存器中，若EA14为高，则写入存储器中，最后由61580进行协议转换后上传给总线控制器。

参见图4，这是任务管理控制器的FLASH构建原理图，D2是FLASH存储器件SM29LV160，该芯片为存储容量为16Mbits，核电压输入VCC连接3.3V电源；该芯片是通过DSP的EMIF接口直接控制的，地址总线A19～A0连接到DSP的EMIF地址总线EA21～EA2；16位数据总线DQ15～DQ0连接到DSP的EMIF数据总线的低16位ED15～ED0；FLASH的芯片使能信号CE#连接到DSP的存储空间使能信号CE1#，使用DSP的CE1空间控制FLASH的数据存储；FLASH的输出使能控制信号OE#与DSP的EMIF数据输出使能信号AOE#相连接，FLASH的写使能信号WE#与DSP的EMIF写使能信号AWE#相连接，DSP可以对FLASH内的数据进行读写操作。复位信号RESET#通过上拉电阻R31到3.3V电压，进入FPGA芯片的IO口上，保证复位信号初始状态不复位，只能通过FPGA对其进行复位操作。

参见图5，是DSP系统的内存构建原理图，D3、D4是SRAM内存芯片IS64LV51216AL，该芯片容量为512K×16bits，其工作电压为3.3V，且增加电容滤波处理，两块SRAM芯片也是通过DSP的EMIF接口直接控制的；因DSP的EMIF接口采用32位数据线，所以采用两片16位的SRAM芯片构建DSP的内存，两片SRAM芯片的地址线A18～A0都连接到DSP的EMIF地址总线的低19位EA20～EA2，芯片使能信号CE#都连接到DSP的存储空间使能信号CE0#，使用DSP的CE0空间作为DSP的内存空间，SRAM的输出使能控制信号OE#都与DSP的EMIF数据输出使能信号AOE#相连接，SRAM的写使能信号WE#与DSP的EMIF写使能信号AWE#相连接，DSP可以对SRAM内的数据进行读写操作；D4的数据线I/O15～I/O0连接到DSP的EMIF数据线的高16位ED31～ED16，D3的数据线I/O15～I/O0连接到DSP的EMIF数据线的低16位ED15～ED0；D4的高字节使能信号UB#连接到DSP的EMIF字节控制信号BE3，D4的低字节使能信号LB#连接到DSP的EMIF字节控制信号BE2；D3的高字节使能信号UB#连接到DSP的EMIF字节控制信号BE1，D3的低字节使能信号LB#连接到DSP的EMIF字节控制信号BE0，通过DSP的EMIF字节控制信号EB3～EB0的组合控制完成32位数据的同时读写，实现DSP的32位内存操作。

参见图6，是FPGA芯片配置电路原理图，XS12是连JTAG接编程电缆的插座，D9为FPGA芯片，D10为配置程序存储芯片EPCS64，JTAG编程电缆通过该XS12对FPGA进行程序配置，并将程序存储在D10中。XS12的1脚通过1KΩ的上拉电阻连接到FPGA的JTAG时钟信号TCK，XS12的3脚通过1KΩ的上拉电阻连接到FPGA的JTAG数据输出信号TDO，XS12的5脚通过1KΩ的上拉电阻连接到FPGA的JTAG模式控制信号TMS，XS12的9脚通过1KΩ的上拉电阻连接到FPGA的JTAG数据输入信号TDI，FPGA的外部复位输入信号TRST通过上拉电阻R53接到+3.3V。将程序烧入D10中以后，在每次上电时，D10采用主动串行配置(Active Serial configuration,AS)模式，这样就需要将FPGA的配置模式选择信号MSEL[3..0]设置为1101，所以将MSEL3，MSEL2，MSEL0通过1KΩ的上拉电阻接到+3.3V，将MSEL1通过1KΩ的下拉电阻接到地，将D10的选择信号nCS信号与FPGA的选择信号nCSO信号相连，将D10的数据信号DATA与FPGA的DATA0信号相连，将D10的配置时钟信号DCLK与FPGA的DCLK信号相连，将D10的配置信息输入信号ASDI与FPGA的配置信息输出信号ADSO相连。同时，为了使得配置过程顺利完成，在该发明中，还需要对FPGA的相关配置信号进行设置，将FPGA的配置完成信号nCONFIG、端口弱上拉控制信号nIO_PULLUP、锁相环使能信号PLL_ENA、初始化完成信号INIT_DONE、状态信号nSTATUS、配置完成信号CONF_DONE均通过上拉电阻接到+3.3V，将芯片配置是能信号nCE信号通过1KΩ的下拉电阻接到地。

参见图7，是DSP的在线仿真电路原理图。XS16是DSP仿真器接口插座，可通过仿真器实现对DSP的在线调试与程序烧写。XS16的1脚连接到DSP的JTAG模式控制信号TMS，XS16的3脚连接到DSP的JTAG数据输入信号TDI，XS16的7脚连接到DSP的JTAG数据输出信号TDO，XS16的9脚与11脚连接到DSP的JTAG时钟信号TCK，XS16的13脚通过33Ω电阻连接到DSP的JTAG环境设置信号EMU0，XS16的14脚通过33Ω电阻连接到DSP的JTAG环境设置信号EMU1，DSP的锁相环使能信号通过磁珠连接到+3.3V，同时通过10μ和0.1μ电容接地。

参见图8，是时钟分配电路原理图。任务管理控制器的输入时钟包括外部时钟和内部时钟，外部时钟CLK_EXT由SAR频率综合分系统产生，用于FPGA产生雷达工作时序，使得SAR整机时序是相参的；内部时钟由高稳晶振G1产生，用于DSP的工作和FPGA内部逻辑产生。输入时钟信号均通过时钟驱动器D13进行时钟信号的整形与驱动。通过XS13的射频连接器输入的外部时钟信号为模拟信号，需要进行匹配，串入1000p电容C3进行滤波，同时通过1KΩ的上拉电阻R34和下拉电阻R35，将信号的幅值保持在0～3.3V之间，输入D13的A部输入引脚INA，进过D13整形后，从A部输出引脚OA1输出方波时钟信号，进入FPGA的专用时钟管脚CLK5p，用于整机时序产生。晶振G1的3脚输出75MHz的方波时钟信号，进入D13的B部输入引脚INB，经过整形驱动后输出三路75MHz时钟，这三路信号相位完全相同，分别接到DSP的时钟输入引脚CLKIN、EMIF时钟输入引脚ECLKIN与FPGA时钟输入引脚CLK4p，用于DSP内部逻辑、EMIF总线的正常工作以及FPGA内部逻辑的产生，也保证了三者的时钟基准一致，D13的A部使能信号与B部使能信号OEA#、OEB#通过1KΩ下拉电阻接地。

参见图9，是电压转换电路原理图。LTM4608A是一款高可靠、高转换率的稳压可调电源模块，能满足输入电压2.7～5.5伏、输出电压0.6～5伏的工作要求。输入电压VCC5V接到N1(LTM4608A)的引脚VIN上，输出电压从引脚VOUT输出，电压值由第E7引脚FB和地(GND)之间的电阻R_FB(图中为R39)阻值决定，计算公式为VOUT＝0.596×(10K+R_FB)/R_FB，图中R39位2.21K，所以N1的输出电压为3.3伏，这样可以满足FPGA和DSP接口电压3.3伏的供电要求，而DSP的核电压供电要求为1.26V，FPGA的核电压为1.2V，所以本任务管理控制器内还有两块LTM4608A，为N2和N3，其中N2的R_FB阻值为9K，所以N2的输出电压约为1.26V，其中N3的R_FB阻值为10K，所以N3的输出电压为1.2V，其原理和N1相同，在此不重复叙述。

参见图10，由FPGA输出的控制信号电平为3.3V，通过电平转换器D27将电平变成5V，与外界系统电压匹配，同时考虑到控制信号的初始稳定态，需要进行增加上下拉电阻，因此，输出管脚要求开电时呈现出高电平，必须要在D27的输入端增加上拉电阻R7；同理输出管脚要求开电时呈现出低电平，必须要在D27的输入端增加下拉电阻R8。外系统输入的故障回馈电平为5V，要求电压匹配性，通过电平转化器D30将电平变成3.3V进入FPGA芯片D9J，鉴于程序未启时要求故障呈现正常状态，必须在输入端根据正常状态来增加上下拉电阻，保持故障回馈合理化设计。

参见图11，是任务管理控制器的工作流程图。本发明所述的任务管理器在上电以后首先进行DSP和FPGA的程序自动加载，DSP的程序从FLASH控制器中导入，FPGA程序由配置电路导入，在程序加载完成后会进行初始化设置，使得任务管理控制器工作在待机状态，FPGA开始采集SAR整机的状态信息，并定时送给DSP。当接收到运动平台从1553总线发送的控制指令后，远程终端控制模块会对1553控制数据进行解析和缓存，并产生中断信号，中断信号由FPGA送入DSP中，DSP会进行中断响应，通过EMIF总线读取远程终端控制模块中的缓存数据。若缓存区内的数据没有更新，说明本次控制指令是运动平台发送的上一条控制指令的备份冗余指令，任务管理控制不需要重复执行；反之，则是新的控制指令，任务管理控制器需要进行指令响应，从新数据中解析出工作模式码和当前运动平台的惯性导航参数。DSP根据工作模式码选择对应工作模式下的SAR控制参数，包括天线转速值、天线角度值、接收机增益控制值、采样时钟选择等参数，DSP将所有参数通过EMIF总线送入FPGA中，FPGA通过并口控制器输出所有的工作参数到SAR的其他分系统，完成SAR各个工作模式之间的转换。同时，DSP需要实时计算SAR的脉冲重复频率(PRF)，计算公式如下：

$\mathrm{PRF}=\frac{K_1\×2\sqrt{{V_{\mathrm{SX}}}^2+{V_{\mathrm{SY}}}^2}}{\mathrm{Lam}/{\mathrm{\θ}}_{\mathrm{azumith}}}---\left(1\right)$

式中，K₁是当前SAR工作模式相关的加权系数，由DSP解析工作模式码得出，V_SX和V_SY分别是当前运动平台的航向速度和天向速度，由DSP解析运动平台的惯性导航参数得出。Lam和θ_azumith是SAR的固有参数，其中Lam是SAR工作的波长，θ_azumith是SAR的天线方位向波束宽度。

DSP计算出PRF后，需将SAR整机脉冲重复周期(PRT)值通过EMIF总线发送给FPGA，PRT计算公式如下：

$\mathrm{PRT}=\frac{1}{\mathrm{PRT}}---\left(2\right)$

FPGA以时钟分配电路送出的外部时钟为基准进行计时，产生周期性的SAR整机工作时序，并通过并口控制器输出到SAR的其他分系统，保证SAR各个分系统的同步有序工作。完成SAR工作模式及时序控制后，DSP会将解析出的工作模式码、运动平台的惯性导航参数以及计算后得到的脉冲重复频率与FPGA定时采集的SAR整机状态信息一起打包，通过远程终端控制模块以1553总线上报给运动平台。

SAR任务管理控制器会一直重复上述流程，直至接收到运动平台发送的工作结束指令，才完成SAR任务管理控制操作。

综上所述，本发明的合成孔径雷达任务管理控制器，属于嵌入式控制技术领域。DSP是整个任务管理控制器的核心部件，通过其EMIF接口与SRAM以及FLASH连接构成嵌入式处理器。FPGA是DSP与外部设备的接口桥梁，它与DSP的EMIF接口相连接，通过FPGA可完成远程终端控制器和DSP的数据交换，另一方面它可以将DSP的控制指令转换成控制时序和工作模式参数发送出去，还可以将采集到的SAR状态信息打包送给DSP。本合成孔径雷达任务管理控制器可接收运动平台发送的指令，进行任务分解和管理，控制合成孔径雷达整机正确、有序的工作。本发明相比传统的设计方式，具有系统集成度高、稳定性好的优势，更有利于满足多平台、多体制、多结构的合成孔径雷达任务管理系统的设计要求。

所述的运动平台总线控制器通过双冗余的1553总线发送控制命令和参数到任务管理控制器，同时任务管理控制器也通过1553总线将SAR当前的工作状态和运行参数回送给运动平台的总线控制器；所述的远程终端控制模块负责对1553总线数据进行协议转换，完成任务管理控制器与运动平台之间的数据交互，其中包括1553总线专用通信电缆、1553总线专用变压器、总线协议控制器、晶振电路等，总线变压器主要用于增大1553信号电压以便于远距离传输，而总线协议控制器则用于对1553总线数据进行编码和解码；所述的DSP是整个任务管理控制器的核心部件，通过其EMIF接口与SRAM以及FLASH连接构成嵌入式处理器，一方面完成运动平台的控制要求，另一方面，对SAR整机的运行情况进行监视和分析，并将结果传输出去；所述的FPGA是DSP与外部设备的接口桥梁，它与DSP的EMIF接口相连接，通过FPGA可完成远程终端控制模块和DSP的数据交换，也可以将DSP的控制指令转换成控制时序或者控制命令发送出去，还可以将采集到的SAR状态信息打包送给DSP进行处理；所述的并口控制器主要完成控制信号和故障回馈产生，为了达到信号匹配，需要增加信号驱动器，将FPGA芯片的3.3V信号转换成用于传输的5V TTL电平，或者将外界输入的5V TTL故障电平转变成FPGA芯片匹配的3.3V电平，保证所有接口电路电平的一致性；所述SRAM电路作为嵌入式处理器主存模块用来缓存程序和数据的部件；所述FLASH电路作为嵌入式处理器数据和程序的存储模块，具有在断电情况下仍能保持所存储的数据信息；所述的配置电路用来配置FPGA芯片的，用来存储系统逻辑程序；所述的仿真调试电路是用于对DSP进行在线调试和工作程序烧写的部件；所述的时钟分配电路作为系统的时钟基准，用来准确描述时序关系；所述电源管理模块针对FPGA、DSP、SRAM、FLASH的供电部件，其具有多种电源类型可调的特点，根据每种器件电源输入连接到相应的电源端口。

以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种合成孔径雷达任务管理控制器，其特征在于：其包括远程终端控制模块、现场可编程门阵列、数字信号处理器、电源管理模块、静态存储器内存模块、闪存模块、并口控制器模块、配置电路模块、仿真调试电路模块、时钟分配电路；所述的数字信号处理器通过EMIF总线分别与所述的现场可编程门阵列、所述的静态存储器内存模块、所述的闪存模块相连接；所述的现场可编程门阵列与所述的远程终端控制模块、所述的并口控制器模块相连；所述的配置电路模块与所述的现场可编程门阵列相连；所述的仿真调试电路模块与所述的数字信号处理器相连；所述的时钟分配模块与所述的现场可编程门阵列、所述的数字信号处理器相连；

其中，所述的数字信号处理器、所述的现场可编程门阵列上电程序加载与初始化设置后，所述的现场可编程门阵列采集整机的状态信息，定时上报给所述的数字信号处理器，所述的远程终端控制模块在收到来自外部运动平台的控制指令时，产生中断并缓存所述的控制指令的控制数据，所述的数字信号处理器响应中断，读取所述的远程终端控制模块的缓存区内的数据，所述的数字信号处理器在更新缓存区数据时解析出工作模式控制码与当前惯性导航数据，所述的数字信号处理器选择工作模式参数并送至所述的现场可编程门阵列，所述的现场可编程门阵列向外部输出模式控制参数，所述的数字信号处理器还计算脉冲重复频率值并送至所述的现场可编程门阵列，所述的现场可编程门阵列向外部输出雷达工作时序，所述的数字信号处理器将所述的工作模式控制码、所述的惯性导航数据、所述的脉冲重复频率值、和所述的整机状态信息打包回送给所述的运动平台，所述的数字信号处理器在收到所述的运动平台的工作结束指令时结束。

2.如权利要求1所述的合成孔径雷达任务管理控制器，其特征在于：所述的数字信号处理器是整个合成孔径雷达任务管理控制器的核心部件，通过EMIF接口与所述的静态存储器内存模块、所述的闪存模块连接构成嵌入式处理器；所述的现场可编程门阵列是所述的数字信号处理器与外部设备的接口桥梁，并与所述的数字信号处理器的EMIF接口相连接。

3.如权利要求2所述的合成孔径雷达任务管理控制器，其特征在于：所述的现场可编程门阵列一方面可完成所述的远程终端控制模块和所述的数字信号处理器的数据交换，另一方面可将所述的数字信号处理器的控制信息通过所述的并口控制器模块发送出去，还可以将通过所述的并口控制器模块采集到的合成孔径雷达状态信息送给所述的数字信号处理器。

4.如权利要求1所述的合成孔径雷达任务管理控制器，其特征在于：所述的远程终端控制模块与所述的运动平台之间采用双冗余的1553总线进行通讯，所述的远程终端控制模块负责对1553总线数据进行协议转换。

5.如权利要求4所述的合成孔径雷达任务管理控制器，其特征在于：所述的远程终端控制模块包括1553总线专用通信电缆、1553总线专用变压器、总线协议控制器、晶振电路，所述的远程终端控制模块在非零等待模式和缓冲模式下工作，通过中断方式通知所述的数字信号处理器完成总线通讯响应。

6.如权利要求1所述的合成孔径雷达任务管理控制器，其特征在于：所述的电源管理模块采用多电源品种的归一化设计和隔离控制。

7.如权利要求1所述的合成孔径雷达任务管理控制器，其特征在于：所述的内存电路包括两块16位的SRAM芯片共同构成32位的内存地址空间。

8.如权利要求1所述的合成孔径雷达任务管理控制器，其特征在于：所述的时钟分配电路包含外部时钟和内部时钟两路基准时钟的驱动控制，其中外部时钟用于合成孔径雷达整机时序的产生，内部时钟由高温晶振经驱动芯片分成三路频率与相位均一致的时钟信号，用于实现所述的数字信号处理器的内核、所述的数字信号处理器的EMIF总线和所述的现场可编程门阵列的内核的正常工作。

9.一种如权利要求1至8中任意一项所述的合成孔径雷达任务管理控制器的合成孔径雷达的整机时序的产生方法，其特征在于，其包括以下步骤：由所述的数字信号处理器实时解算出所述的运动平台传送出的平台惯性导航参数和雷达工作模式参数，计算得出当前合成孔径雷达工作模式所对应的脉冲重复频率值，并转换为脉冲重复周期发送至所述的现场可编程门阵列，由所述的现场可编程门阵列通过对合成孔径雷达接收系统产生的基准时钟进行计时，得出整机的工作时序。

10.一种如权利要求1至8中任意一项所述的合成孔径雷达任务管理控制器的控制方法，其特征在于：其包括以下步骤：

上电程序加载与初始化设置后，采集整机的状态信息，定时上报；

在收到来自外部运动平台的控制指令时，产生中断并缓存所述的控制指令的控制数据；

响应中断，读取缓存区内的数据；

在更新缓存区数据时解析出工作模式控制码与当前惯性导航数据，选择工作模式参数向外部输出模式控制参数，计算脉冲重复频率值并向外部输出雷达工作时序；

将所述的工作模式控制码、所述的惯性导航数据、所述的脉冲重复频率值、和所述的整机状态信息打包回送给所述的运动平台，在收到所述的运动平台的工作结束指令时结束。