CN113190479A - 处理器与1553b总线控制器的数据交互方法 - Google Patents
处理器与1553b总线控制器的数据交互方法 Download PDFInfo
- Publication number
- CN113190479A CN113190479A CN202110576558.4A CN202110576558A CN113190479A CN 113190479 A CN113190479 A CN 113190479A CN 202110576558 A CN202110576558 A CN 202110576558A CN 113190479 A CN113190479 A CN 113190479A
- Authority
- CN
- China
- Prior art keywords
- processor
- handshake
- bus controller
- signal
- interaction
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
Abstract
本发明提供了一种处理器与1553B总线控制器的数据交互方法,关键在于通过握手交互逻辑实现处理器与1553B总线控制器的握手交互机制,在总线冲突的时候建立处理器等待机制,并能防止所述1553B总线控制器握手信号输入故障时所述处理器进入读写超时间等待,以及实现握手信号的防毛刺滤波措施进行一定阈值时间的滤波,进而提高1553B总线数据处理可靠性。
Description
技术领域
本发明涉及一种处理器与1553B总线控制器的数据交互方法。
背景技术
1553B总线具有高速、灵活的特点,通信效率高,修改、扩充和维护简便。未来航天的主要航电总线之一。电子产品所要求高稳定性、高可靠性凸显了针对数据交互可靠性方案的重要性。科学、可靠的应用协议设计,是实现1553B通信稳定的重要手段。
1553B总线处理方式会通过处理器与1553B总线控制器,使用非零等待模式进行数据交互。如果未使用数据交互确认机制来控制等待状态,很可能处理器一次读写时间小于1553B总线控制器对于总线冲突时的最大延迟时间,暨可能产生在总线冲突情况下发生读写数据错误的情况。1553B总线控制器外总线收发消息与处理器数据读写共用缓存,外总线优先级高;当外总线操作缓存时如果处理器也要读写,则处于总线冲突状态,处理器必须等待规定的时间才能正确读写。在此情况下,将有概率发生总线冲突时数据读写错误的情况,出现通过1553B总线发送的数据更新异常及1553B总线指令无法响应的情况。
发明内容
本发明的目的在于提供一种处理器与1553B总线控制器的数据交互方法。
为解决上述问题,本发明提供一种处理器与1553B总线控制器的数据交互方法,包括:
通过握手交互逻辑实现处理器与1553B总线控制器的握手交互机制,并实现握手超时保护机制,以及实现握手信号的防毛刺滤波措施。
进一步的,在上述方法中,通过握手交互逻辑实现处理器与1553B总线控制器的握手交互机制,包括:
所述1553B总线控制器采用非零等待模式与处理器进行数据交互。
进一步的,在上述方法中,所述握手交互机制,包括:
将所述处理器的片选信号CE和所述1553B总线控制器的握手信号READYD,经过握手交互逻辑处理后输出所述处理器的外部存储器准备好信号ARDY。
进一步的,在上述方法中,所述握手超时保护机制,包括:
对所述1553B总线控制器的握手信号输入进行超时判断,若所述处理器的片选信号CE有效后超过一定阈值时间未收到所述1553B总线控制器握手信号有效输入,则将输出的所述处理器的外部存储器准备好信号ARDY置为有效,以防止所述1553B总线控制器握手信号输入故障时所述处理器进入读写超时间等待。
进一步的,在上述方法中,所述握手信号的防毛刺滤波措施,包括:
对所述1553B总线控制器的握手信号READYD通过逻辑实现滤波措施,防止信号传输毛刺干扰,滤除小于预设阈值时间的毛刺干扰。
进一步的,在上述方法中,所述握手交互逻辑,包括:
根据所述处理器和所述1553B总线控制器的时序及信号特性要求,实现握手交互;
当所述处理器的片选信号CE有效时,将所述处理器的外部存储器准备好信号ARDY置为无效;
当所述1553B总线控制器的握手信号READYD有效时,将所述处理器的外部存储器准备好信号ARDY置为有效;
所述处理器的片选信号CE有效后进行计数器计数增加操作,若计数器计数超过一定阈值后未收到所述1553B总线控制器握手信号有效输入,则将所述处理器的外部存储器准备好信号ARDY置为有效;当所述处理器的片选信号CE无效时,将计数器计数清零;当所述1553B总线控制器握手信号READYD有效时,将计数器计数清零;
所述1553B总线控制器的握手信号READYD通过移位寄存器逻辑操作,进行滤波处理。
与现有技术相比,本发明通过握手交互逻辑实现处理器与1553B总线控制器的握手交互机制,在总线冲突的时候建立处理器等待机制,并能防止所述1553B总线控制器握手信号输入故障时所述处理器进入读写超时间等待,以及实现握手信号的防毛刺滤波措施进行一定阈值时间的滤波,进而提高1553B总线数据处理可靠性。
附图说明
图1为本发明提供的一种处理器与1553B总线控制器的数据交互方法的信息流图;
图2为本发明提供的一种处理器与1553B总线控制器的数据交互方法的逻辑实现框图;
图3为本发明提供的外部信号的输入处理逻辑实现框图;
图4为本发明提供是交互逻辑时序图。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂,下面结合附图和具体实施方式对本发明作进一步详细的说明。
如图1所示,本发明提供一种处理器与1553B总线控制器的数据交互方法,包括:
通过握手交互逻辑实现处理器与1553B总线控制器的握手交互机制,并实现握手超时保护机制,以及实现握手信号的防毛刺滤波措施。
在此,本发明人针对上述问题,提出一种处理器与1553B总线控制器的数据交互方法,使通过建立数据交互确认机制来控制等待状态,进而提高1553B总线数据处理可靠性。
本发明的处理器与1553B总线控制器的数据交互方法一实施例中,通过握手交互逻辑实现处理器与1553B总线控制器的握手交互机制,包括:
所述1553B总线控制器采用非零等待模式与处理器进行数据交互。
如图1所示,本发明的处理器与1553B总线控制器的数据交互方法一实施例中,所述握手交互机制,包括:
将所述处理器的片选信号CE和所述1553B总线控制器的握手信号READYD,经过握手交互逻辑处理后输出所述处理器的外部存储器准备好信号ARDY。
本发明的处理器与1553B总线控制器的数据交互方法一实施例中,所述握手超时保护机制,包括:
对所述1553B总线控制器的握手信号输入进行超时判断,若所述处理器的片选信号CE有效后超过一定阈值时间未收到所述1553B总线控制器握手信号有效输入,则将输出的所述处理器的外部存储器准备好信号ARDY置为有效,以防止所述1553B总线控制器握手信号输入故障时所述处理器进入读写超时间等待。
本发明的处理器与1553B总线控制器的数据交互方法一实施例中,所述握手信号的防毛刺滤波措施,包括:
对所述1553B总线控制器的握手信号READYD通过逻辑实现滤波措施,防止信号传输毛刺干扰,滤除小于预设阈值时间的毛刺干扰。
本发明的处理器与1553B总线控制器的数据交互方法一实施例中,所述握手交互逻辑,包括:
根据所述处理器和所述1553B总线控制器的时序及信号特性要求,实现握手交互;
当所述处理器的片选信号CE有效时,将所述处理器的外部存储器准备好信号ARDY置为无效;
当所述1553B总线控制器的握手信号READYD有效时,将所述处理器的外部存储器准备好信号ARDY置为有效;
所述处理器的片选信号CE有效后进行计数器计数增加操作,若计数器计数超过一定阈值后未收到所述1553B总线控制器握手信号有效输入,则将所述处理器的外部存储器准备好信号ARDY置为有效;当所述处理器的片选信号CE无效时,将计数器计数清零;当所述1553B总线控制器握手信号READYD有效时,将计数器计数清零;
所述1553B总线控制器的握手信号READYD通过移位寄存器逻辑操作,进行滤波处理。
可见,本发明所提供的一种处理器与1553B总线控制器的数据交互方法,能够实现对于处理器与1553B总线控制器的数据握手交互,在总线冲突的时候建立处理器等待机制,并能防止所述1553B总线控制器握手信号输入故障时所述处理器进入读写超时间等待,且能对输入握手信号进行一定阈值时间的滤波,进而提高1553B总线通信的稳定性、可靠性。
具体的,参照图1,本发明提供的一种处理器与1553B总线控制器的数据交互方法的信息流图。
处理器与1553B总线控制器采用非零等待模式数据交互方式。
在本实施方式中,处理器与1553B总线控制器握手信号读写信号的时序关系不同。处理器在握手信号有效后结束读写操作,1553B总线控制器在数据锁存信号结束后将握手信号由有效变为无效。另外,为了增加可靠性措施,需要设计握手信号超时保护机制和输入信号滤波措施。基于此,增加逻辑电路实现处理器与1553B总线控制器之间握手机制,通过可编程逻辑器件实现该逻辑电路。
逻辑电路的输入为处理器的片选信号CE及1553B总线控制器握手信号READYD,输出为至处理器的外部存储器准备好信号ARDY。
另外,对外部握手信号输入进行软件滤波,防止信号传输毛刺干扰,滤除小于特定时间的毛刺干扰。
参考图2,本发明提供的一种处理器与1553B总线控制器的数据交互方法的逻辑实现框图。
为了增加设计可靠性,对握手信号输入进行超时判断,如片选信号后超过设定时间未收到有效的握手信号输入,则将输出至DSP的外部存储器准备好信号置为有效,防止握手信号输入故障时处理器进入读写超时间等待。
具体地,在本实施方式中,设定的超时计数上限为103。也就是说,在处理时钟24.576MHz情况下,超时设定为4.2us(103/24576000)。
当片选信号为高后,超时计数清零,外部存储器准备好信号输出为有效。
当片选信号为低后,进行超时计数判断,若大于等于超时计数上限,则外部存储器准备好信号输出为有效。若小于超时计数上限,则判断1553B总线控制器握手信号是否有效,若有效则超时计数清零,外部存储器准备好信号输出为有效;若无效则超时计数加一,外部存储器准备好信号输出为无效。
另外,对外部握手信号输入进行软件滤波,防止信号传输毛刺干扰,滤除小于特定时间的毛刺干扰。
具体地,参考图3,本发明提供的外部信号的输入处理逻辑实现框图,包括二级同步化处理和移位寄存器。通过移位寄存器处理可对外部握手信号输入进行软件滤波,防止信号传输毛刺干扰,滤除小于40ns(一个处理时钟周期1/24576000)的毛刺干扰。
参考图4,本发明提供是交互逻辑时序图,实现处理器与1553B总线控制器的握手交互逻辑。
具体地,图4中交互时序实现步骤如下:
①处理器启动对1553B总线控制器的读写操作后,片选信号CE2置低(有效);
②交互逻辑输出至处理器的外部存储器准备好ARDY随后置低,表示外部存储器尚未准备好;
③1553B总线控制器握手信号READYD有效;
④交互逻辑判到READYD有效后,输出至处理器的外部存储器准备好ARDY随后置高,表示外部存储器准备好;
⑤处理器收到ARDY有效后,读写信号置高释放;
⑥待STRB信号置高释放后,1553B总线控制器握手信号READYD置高释放;
⑦处理器读写信号置高释放后,处理器片选信号CE2置高释放,完成一次读写操作。
其中,步骤①、⑤、⑦为处理器产生,步骤②、④为交互逻辑产生,步骤③、⑥为1553B总线控制器产生。
本说明书中各个实施例采用递进的方式描述,每个实施例重点说明的都是与其他实施例的不同之处,各个实施例之间相同相似部分互相参见即可。
专业人员还可以进一步意识到,结合本文中所公开的实施例描述的各示例的单元及算法步骤,能够以电子硬件、计算机软件或者二者的结合来实现,为了清楚地说明硬件和软件的可互换性,在上述说明中已经按照功能一般性地描述了各示例的组成及步骤。这些功能究竟以硬件还是软件方式来执行,取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能,但是这种实现不应认为超出本发明的范围。
显然,本领域的技术人员可以对发明进行各种改动和变型而不脱离本发明的精神和范围。这样,倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内,则本发明也意图包括这些改动和变型在内。
Claims (6)
1.一种处理器与1553B总线控制器的数据交互方法,其特征在于,包括:
通过握手交互逻辑实现处理器与1553B总线控制器的握手交互机制,并实现握手超时保护机制,以及实现握手信号的防毛刺滤波措施。
2.如权利要求1所述的处理器与1553B总线控制器的数据交互方法,其特征在于,通过握手交互逻辑实现处理器与1553B总线控制器的握手交互机制,包括:
所述1553B总线控制器采用非零等待模式与处理器进行数据交互。
3.如权利要求1所述的处理器与1553B总线控制器的数据交互方法,其特征在于,所述握手交互机制,包括:
将所述处理器的片选信号CE和所述1553B总线控制器的握手信号READYD,经过握手交互逻辑处理后输出所述处理器的外部存储器准备好信号ARDY。
4.如权利要求1所述的处理器与1553B总线控制器的数据交互方法,其特征在于,所述握手超时保护机制,包括:
对所述1553B总线控制器的握手信号输入进行超时判断,若所述处理器的片选信号CE有效后超过一定阈值时间未收到所述1553B总线控制器握手信号有效输入,则将输出的所述处理器的外部存储器准备好信号ARDY置为有效,以防止所述1553B总线控制器握手信号输入故障时所述处理器进入读写超时间等待。
5.如权利要求1所述的处理器与1553B总线控制器的数据交互方法,其特征在于,所述握手信号的防毛刺滤波措施,包括:
对所述1553B总线控制器的握手信号READYD通过逻辑实现滤波措施,防止信号传输毛刺干扰,滤除小于预设阈值时间的毛刺干扰。
6.如权利要求1所述的处理器与1553B总线控制器的数据交互方法,其特征在于,所述握手交互逻辑,包括:
根据所述处理器和所述1553B总线控制器的时序及信号特性要求,实现握手交互;
当所述处理器的片选信号CE有效时,将所述处理器的外部存储器准备好信号ARDY置为无效;
当所述1553B总线控制器的握手信号READYD有效时,将所述处理器的外部存储器准备好信号ARDY置为有效;
所述处理器的片选信号CE有效后进行计数器计数增加操作,若计数器计数超过一定阈值后未收到所述1553B总线控制器握手信号有效输入,则将所述处理器的外部存储器准备好信号ARDY置为有效;当所述处理器的片选信号CE无效时,将计数器计数清零;当所述1553B总线控制器握手信号READYD有效时,将计数器计数清零;
所述1553B总线控制器的握手信号READYD通过移位寄存器逻辑操作,进行滤波处理。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202110576558.4A CN113190479B (zh) | 2021-05-25 | 2021-05-25 | 处理器与1553b总线控制器的数据交互方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202110576558.4A CN113190479B (zh) | 2021-05-25 | 2021-05-25 | 处理器与1553b总线控制器的数据交互方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN113190479A true CN113190479A (zh) | 2021-07-30 |
CN113190479B CN113190479B (zh) | 2023-02-24 |
Family
ID=76985039
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN202110576558.4A Active CN113190479B (zh) | 2021-05-25 | 2021-05-25 | 处理器与1553b总线控制器的数据交互方法 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN113190479B (zh) |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20070255884A1 (en) * | 2003-04-11 | 2007-11-01 | Kinstler Gary A | Interfacing a legacy data bus with a wideband wireless data resource utilizing an embedded bus controller |
CN102647320A (zh) * | 2012-04-09 | 2012-08-22 | 中国电子科技集团公司第五十八研究所 | 适用于高速1553总线协议控制的集成电路 |
CN103823784A (zh) * | 2014-03-24 | 2014-05-28 | 上海航天电子通讯设备研究所 | 一种基于fpga的fc-ae-1553总线控制器 |
CN104216324A (zh) * | 2014-09-09 | 2014-12-17 | 中国电子科技集团公司第三十八研究所 | 合成孔径雷达任务管理控制器及其相关方法 |
CN109062845A (zh) * | 2018-07-26 | 2018-12-21 | 北京无线电测量研究所 | 多终端控制方法及系统 |
-
2021
- 2021-05-25 CN CN202110576558.4A patent/CN113190479B/zh active Active
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20070255884A1 (en) * | 2003-04-11 | 2007-11-01 | Kinstler Gary A | Interfacing a legacy data bus with a wideband wireless data resource utilizing an embedded bus controller |
CN102647320A (zh) * | 2012-04-09 | 2012-08-22 | 中国电子科技集团公司第五十八研究所 | 适用于高速1553总线协议控制的集成电路 |
CN103823784A (zh) * | 2014-03-24 | 2014-05-28 | 上海航天电子通讯设备研究所 | 一种基于fpga的fc-ae-1553总线控制器 |
CN104216324A (zh) * | 2014-09-09 | 2014-12-17 | 中国电子科技集团公司第三十八研究所 | 合成孔径雷达任务管理控制器及其相关方法 |
CN109062845A (zh) * | 2018-07-26 | 2018-12-21 | 北京无线电测量研究所 | 多终端控制方法及系统 |
Non-Patent Citations (1)
Title |
---|
任浩: ""1553B总线接口在综合测控系统中的应用研究"", 《中国优秀博硕士学位论文全文数据库(硕士) 工程科技Ⅱ辑》 * |
Also Published As
Publication number | Publication date |
---|---|
CN113190479B (zh) | 2023-02-24 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
EP1877916B1 (en) | Dynamic 12c slave device address decoder | |
US10484164B2 (en) | Clock and data recovery for pulse based multi-wire link | |
CN101834715B (zh) | 一种数据处理方法及数据处理系统以及数据处理装置 | |
WO2012029602A1 (ja) | シリアルデータ通信方法及びシリアルデータ通信装置 | |
EP2466481A1 (en) | Single wire bus system | |
WO2016153793A1 (en) | Filter or bridge for communications between can and can-fd protocol modules | |
US20090108878A1 (en) | High-frequency clock detection circuit | |
WO2017065923A1 (en) | Methods to avoid i2c void message in i3c | |
JPH06324977A (ja) | データ転送方法 | |
US11829319B2 (en) | Inter-integrated circuit (I2C) apparatus | |
CN109871344B (zh) | 通讯系统、接口电路及其传输信号的方法 | |
CN114003541A (zh) | 一种通用型iic总线电路及其传输方法 | |
CN113190479B (zh) | 处理器与1553b总线控制器的数据交互方法 | |
CN113296061A (zh) | 一种同步脉冲信号的传输方法、系统和电子设备 | |
US10614009B2 (en) | Asynchronous interrupt with synchronous polling and inhibit options on an RFFE bus | |
EP3647961A1 (en) | Arithmetic processing apparatus and control method of arithmetic processing apparatus | |
CN112445744A (zh) | I2c通信 | |
CN117112480B (zh) | 一种两线通信方法、装置及芯片 | |
CN109871342B (zh) | 自适应连接的串行接口电路及其自适应连接方法 | |
CN112286854A (zh) | Uart接口和spi接口的复用系统、方法及存储介质 | |
CN115167613B (zh) | 从快时钟域到慢时钟域的同步处理电路、方法和芯片 | |
US20020099890A1 (en) | Apparatus and method for processing interruptions in a data transmission over a bus | |
EP2466477A1 (en) | Interface system, and corresponding integrated circuit and method | |
CN116860672A (zh) | 一种数字处理SMBus通讯系统及方法 | |
US7296176B1 (en) | Method and apparatus for limiting the number of asynchronous events that occur during a clock cycle |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
GR01 | Patent grant | ||
GR01 | Patent grant |