CN101176071A - 微型计算机及其测试方法 - Google Patents

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Abstract

本发明在板级中，实现ASIC内部的源同步接口的速度上的测试。在安装有用源同步接口连接的多个IC的微型计算机(ASIC)中，在数据的发送一侧的IC中，首先，数据送出用的触发器F1以及同步时钟送出用的触发器F2输入测试数据。接着，发送实际动作中的动作时钟的PLL电路11发送时钟信号，按照该时钟信号，第1触发器以及第2触发器送出测试数据以及同步时钟。另一方面，在数据的接收一侧的IC中，数据接收用的触发器F3、F4按照从触发器F2送出的同步时钟取入从触发器F1送出的测试数据。

Description

微型计算机及其测试方法
技术领域
本发明涉及LSI的测试，特别涉及用于在LSI的实际动作状态下实现板(board)级的互联测试的电路构成及其测试方法。
背景技术
在安装有为了特定的用途而设计制造的ASIC(ApplicationSpecific Integrated Circuit)的板中，作为在其制造时检查板的正品、次品的方法，广泛进行采用JTAG的边界扫描测试(Boundary ScanTest)。当用该JTAG进行板级的互联测试的情况下，并不使执行ASIC的原本的动作的电路(以下，称为用户电路)动作，而只使用JTAG电路进行。由此，不管用户电路的电路构成如何都可以通用地实施测试。作为测试方法，有IEEE1149的EXTEST这一测试(例如参照非专利文献1)。
可是，目前，高速ASIC的I/O(输入/输出)接口主要使用HSS或者源同步型。源同步接口(I/O电路)适合于高速动作，在DDR(Double Data Rate)或QDR(Quad Data Rate)等的SDRAM(Synchronous Dynamic Random Access Memory)或各种高速CPU总线中使用。该接口从发送一侧(以下，称为TR一侧)芯片向接收一侧(以下，称为REC一侧)芯片发送用于和芯片数据同时锁存的时钟。
在这样的高速动作的电路中，即使在测试中，重点考虑的是不仅实施确认逻辑是否正确的EXTEST那样的静态的测试，而且实施在实际动作状态下的测试(速度上的测试，At speed test)。
以往，通过ASIC的板设计者、系统设计者以及微代码设计者开发测试用程序而进行系统级测试，进行了板级的源同步接口的速度上的测试。
非专利文献1：IEEE STD1149.1-1990，“IEEE Standard TestAccess Port and Boundary-Scan Architecture”，published by IEEE，Inc.，345 East 47th Street，NY 10017，USA
如上所述，在高速动作的ASIC的源同步接口中，希望执行速度上的测试。但是以往，对于该接口不存在以板级进行速度上的测试的通用的方法。
此外如上所述，用系统级测试，事实上是在板级上进行速度上的测试，但这种情况下，存在以下的问题。在系统级测试中，结果是故障的情况下，进行调试，但当在源同步接口中有问题的情况下，该调试不容易。这是因为接口的不良只是导致数据变化，芯片内的状态寄存器是正常的缘故。即，控制信号正确地动作，但只是所观察的数据不正常。因而，确定问题的原因非常困难。
发明内容
因而，本发明的目的在于，实现用于不用系统级测试而用板级执行ASIC内部的源同步接口的速度上的测试的通用的结构(电路构成以及动作方法)。
达到上述目的的本发明作为以下那样构成的微型计算机实现。该微型计算机安装有用源同步接口连接的多个IC(集成电路)。而后，根据源同步接口的数据的发送一侧的IC具备：发送实际动作中的动作时钟的PLL(Phase-Locked Loop：锁相环)电路；按照从该PLL电路发送的动作时钟，送出测试数据的第1触发器；按照从该PLL电路发送的动作时钟送出源同步中的同步时钟的第2触发器。另一方面，根据源同步接口的数据的接收一侧的IC具备按照从第2触发器送出的同步时钟，取入从第1触发器送出的测试数据的第3触发器。
更详细地说，发送一侧的IC进一步具备从由PLL电路发送的动作时钟抽出2个脉冲信号的2脉冲生成电路。而后，第1触发器按照在该2脉冲生成电路中抽出的2个脉冲信号，送出测试数据。同样，第2触发器按照在2脉冲生成电路中抽出的2个脉冲信号送出同步时钟。
进一步详细地说，送出一侧的IC的第1触发器与第2触发器送出的同步时钟相比还延迟2个脉冲信号的半周期量而送出测试数据。或者，该第1触发器在和第2触发器送出的同步时钟相同的时钟沿送出测试数据。后者的情况下，接收一侧的IC具备DDL(Digital DelayLine：数字延迟线)电路等的延迟单元，将接收到的同步时钟延迟π/2的量而提供给第3触发器。
该发送一侧的IC的第1触发器能够用带置位/复位的触发器构成。这种情况下，发送一侧的IC进一步具备JTAG TEST DATARESISTER(以下称为JTAG_TDR，参照非专利文献1)，通过根据在该JTAG_TDR中保持的值，对第1触发器进行置位或者复位，在该第1触发器中保持测试数据。此外，还可以设置成，通过经由用发送一侧的IC的第1触发器构成的扫描链对测试数据进行移位扫描，在第1触发器中输入测试数据的构成。
此外，本发明也可以作为微型计算机的测试方法掌握。作为该测试的对象的微型计算机安装用源同步接口连接的多个IC。而后，在根据源同步接口的数据的发送一侧的IC中，包含：在数据送出用的第1触发器以及同步时钟送出用的第2触发器中设定初始值的步骤；从发送实际动作中的动作时钟的PLL电路发送时钟信号，按照该时钟信号，从第1触发器以及第2触发器送出初始值的数据以及同步时钟的步骤，并且，在根据源同步接口的数据的接收一侧的IC中，包含数据接收用的第3触发器按照从第2触发器送出的同步时钟取入从第1触发器送出的初始值的数据的步骤。
在此，在第1、第2触发器中设定初始值的步骤包含：使与这些第1、第2触发器对应设置的JTAG_TDR保持规定的值的步骤；通过与该JTAG_TDR保持的值相应地对对应的第1、第2触发器进行置位或者复位，设定这些第1、第2触发器的初始值的步骤。或者，在该第1、第2触发器中设定初始值的步骤中，通过对于构成扫描链的第1、第2触发器，经由扫描链扫描移位测试数据来设定初始值。
进而本发明还作为针对安装用源同步接口连接的多个IC的微型计算机的以下那样的测试方法来掌握。该测试方法包含：根据源同步接口的数据的发送一侧的触发器输入测试数据并保持的步骤；从发送实际动作中的动作时钟的PLL电路发送时钟信号，按照时钟信号送出保持在发送一侧的触发器中的测试数据以及在源同步中的同步时钟的步骤；根据源同步接口的数据的接收一侧的触发器按照同步时钟取入测试数据的步骤。
在此，发送一侧的触发器输入测试数据的步骤包含：使与该发送一侧的触发器对应设置的JTAG_TDR保持规定的值的步骤；通过根据该JTAG_TDR保持的值对对应的发送一侧的触发器进行置位或者复位，使发送一侧的触发器保持测试数据的步骤。或者，在该发送一侧的触发器输入测试数据的步骤中，通过对构成扫描链的发送一侧的触发器，经由扫描链扫描移位测试数据，在发送一侧的触发器中保持测试数据。
如果采用上述那样构成的本发明，则在用ASIC内部的源同步接口连接的芯片之间，能够按照和实际动作一样的时钟信号传送数据。其后，通过使用设置在接收一侧芯片上的观测用的JTAG_TDR取出数据的传送结果并进行评价，可以不用系统级测试，而用板级进行速度上的测试。
此外，如果采用该测试方法，因为能够独立地评价传送芯片间的各连接路径的数据，所以和系统级测试不同，当发现了问题的情况下，可以容易确定其原因。
附图说明
图1是表示涉及应用本发明的第1种实施方式的源同步的电路的整体构成的图。
图2是表示在图1所示的电路中，成为本实施方式的对象的最基本的源同步的电路要素的图。
图3是表示图2所示的触发器F3的信号波形的图。
图4是表示图2所示的触发器F4的信号波形的图。
图5是表示对本实施方式中的芯片的触发器进行初始化的电路的构成的图。
图6是表示采用本实施方式的测试执行时的信号波形的图。
图7是表示本实施方式的测试的概略流程的流程图。
图8是表示在本实施方式中使用的TR一侧触发器的电路构成的图。
图9是表示在本实施方式中使用的REC一侧触发器的电路构成的图。
图10是表示在本实施方式中使用的JTAG_TDR的电路构成的图。
图11是说明在本实施方式中使用的信号UpdateDR_L以及RunTestIdle的图。
图12是表示涉及应用本发明的第2种实施方式的源同步的电路的整体构成的图。
图13是表示在图12所示的电路中，成为本实施方式的对象的最基本的源同步的电路要素的图。
图14是表示在图13所示的触发器F13的信号波形的图。
图15是表示在图13所示的触发器F14的信号波形的图。
图16是表示涉及应用本发明的第3种实施方式的源同步的电路的整体构成的图。
图17是表示在本实施方式中使用的TR一侧触发器的电路构成的图。
图18是表示在图16所示的电路中，成为本实施方式的对象的最基本的源同步的电路要素的图。
图19是表示图18所示的触发器F23的信号波形的图。
图20是表示图18所示的触发器F24的信号波形的图。
图21是表示根据本实施方式的测试执行时的信号波形的图。
(符号说明)
F1-F4、F11-F14、F21-F24：触发器
11：PLL电路
12：PLL控制器
13：2脉冲生成部
14、21：TAP控制器
15、22：指令寄存器
23：DDL电路
24：时钟控制部
具体实施方式
以下，参照附图详细说明用于实施本发明的最佳的形态(以下，称为实施方式)。
首先，说明本发明的概要。本发明的测试对ASIC上的多个芯片(电路)，着眼于进行数据的交换(涉及源同步)的2个芯片的组的每一个，测试从TR(发送)一侧的芯片向REC(接收)一侧的芯片的传送。在该测试中，首先将涉及TR一侧芯片以及REC一侧芯片双方的源同步的触发器初始化为规定的值。接着，用和实际动作一样的速度的时钟驱动源同步接口(source synchronous interface)，将TR一侧触发器的值(测试数据)传送到REC一侧触发器。而后，读出存储在REC一侧触发器上的结果并观测。
这样，在本发明中，在源同步接口中，因为以和实际动作一样的速度传送测试数据，所以实现速度上的测试。有时也可以采用在测试中使用的与源同步有关的触发器共用JTAG_TDR的方法。
可是，作为实现源同步的方式有：(a)TR一侧使数据和时钟错开半周期送出的方式；(b)TR一侧在相同的时钟沿送出数据和时钟的方式。其中，在(b)方式中，在很多情况下，在REC一侧芯片中，通过用DDL(Digital Delay Line)电路等的延迟单元将同步时钟延迟π/2(90度)，使时钟沿和数据的定时错开(以下，将使时钟错开π/2的装置总称为DDL)，用该同步时钟将数据锁存在触发器中。
此外，作为在与源同步有关的触发器中设置初始值(测试数据)的方法，有作为与源同步有关的触发器使用带置位/复位的触发器，使用置位/复位信号设置初始值的方法。进而，能够使用当用上述(b)方式实现源同步的情况下，TR一侧触发器共享JTAG_TDR(即，采用在JTAG中使数据移位的方法，在TR一侧触发器中设置初始值)的方法。因而，为了实现本发明的测试能够假定3种电路构成。以下，根据这些电路构成举出第1-第3种实施方式来说明本发明。
<第1种实施方式>
在第1种实施方式中，作为实现源同步的方式，说明使用TR一侧将数据和时钟错开半周期送出的方式的情况。
图1是表示涉及应用本实施方式的源同步的电路的整体构成的图。在图1中，芯片A是TR一侧芯片，芯片B是REC一侧芯片。在图1中，只记载了与源同步有关的电路部分，但实际上，芯片A、B当然都存在各自的系统电路。而且，图1所示的芯片A、芯片B的区别仅在于表示TR一侧芯片还是REC一侧芯片。即，ASIC内的各芯片根据在源同步接口中的立场(是TR一侧还是REC一侧)，成为芯片A或者芯片B。
在芯片A中，FF_T是TR一侧触发器。在本实施方式中，TR一侧触发器是带置位/复位的触发器，在图8中表示其构成。此外，在芯片B中，FF_R是REC一侧触发器。REC一侧触发器也是带置位/复位的触发器，图9表示其构成。芯片A、B的TDR_FF是JTAG_TDR，图10表示其构成。
图2是表示在图1所示的电路中，成为本实施方式的对象的最基本的源同步的电路要素的图。在图2中，作为涉及源同步的触发器，在芯片A(TR一侧)中表示数据发送用的触发器F1、同步时钟发送用的触发器F2，在芯片B(REC一侧)中表示数据接收用的F3以及F4。在REC一侧触发器F3、F4中，触发器F3在从触发器F2发送的同步时钟的上升沿取入从触发器F1发送的数据。此外，触发器F4在从触发器F2发送的同步时钟的下降沿取入从触发器F1发送的数据。
在图2中，对1个同步时钟发送用触发器F2图示了各1个触发器F1、F3、F4，但实际上，对于1个同步时钟发送用触发器F2设置数个数据发送用触发器F1，在芯片B上设置与触发器F1对应数量的触发器F3、F4(参照图1)。而后，在芯片A、B中，设置数组这样的触发器F1-F4的组。例如，对于触发器F2设置各8个触发器F1、F3、F4，如果在芯片A、B中有4组这样的触发器F1-F4的组，则该芯片A、B之间的数据的传送率是32位(＝8位×4)/时钟沿。
此外，这些多个TR一侧触发器F1、F2在芯片A内部构成制造测试用的扫描链(scan chain)，与设置在芯片A上的输入端子(扫描输入)以及输出端子(扫描输出)连接。同样，REC一侧触发器F3、F4在芯片B内部构成扫描链，与设置在芯片B上的输入端子(扫描输入)以及输出端子(扫描输出)连接。本实施方式中的触发器F1、F2、F3、F4分别根据作为对应的JTAG_TDR的TDR_FF(参照图1)的输出进行置位/复位。此外，F1、F2、F3、F4是MUXSCAN设计用触发器，在本测试时，F1、F2是选择信号SE＝‘1’，F3、F4是选择信号SE＝‘0’。在说明了以后的其他的实施方式的图13、图18中也一样。
进一步说明芯片A的触发器F1、F2。
数据传送用的TR一侧触发器F1通过TDR_FF的控制来设置值(测试数据)。而后，通过多路转接器M1输入控制信号SG_P＝“1”，将触发器F1自身的输出反转后再次输入，进而在来自PLL(Phase-Locked Loop)电路11的时钟信号CLK2的下降沿上，输出所保持的值(DATAOUT)。
另一方面，同步时钟发送用的TR一侧触发器F2通过TDR_FF的控制设置初始值。而后，通过多路转接器M2输入控制信号SG_P＝“1”，将触发器F2自身的输出反转后再次输入，进而通过按原样直接输入来自PLL电路11的时钟信号CLK2，将保持的值作为同步时钟输出(CLKOUT)。通过该构成，触发器F1的输出DATAOUT和触发器F2的输出CLKOUT错开时钟信号CLK2的半周期的量。
在此，从PLL电路11输出的时钟信号CLK2是在实际动作中和控制芯片A的动作的动作时钟一样的频率的时钟信号。
以下，进一步说明芯片B的触发器F3、F4。
数据接收用的REC一侧触发器F3通过TDR_FF的控制设置初始值。而后，将从芯片A接收到的CLKOUT作为动作时钟STB_clk按原样直接输入而不反转，与此对应地取入从芯片A接收到的DATAOUT。由此，从触发器F3输出DATAOUT的值(测试数据)(DP)，之后锁存在观测用的TDR_DP中。
另一方面，另一数据接收用的REC一侧触发器F4通过TDR_FF的控制设置初始值。而后，将从芯片A接收到同步时钟CLKOUT作为动作时钟STB_clk反转而输入，与此对应地取入从芯片A接收到的DATAOUT。由此，从触发器F4输出DATAOUT的值(测试数据)(DN)，之后锁存在观测用的TDR_DN中。
图3是表示触发器F3中的信号波形的图。
如果参照图3，则在根据芯片A的PLL电路11的2个时钟信号CLK2中，在第1个上升沿从触发器F2输出同步时钟(CLKOUT)，STB_clk下降。而后，在该第1个时钟信号CLK2的下降沿，从触发器F1输出测试数据(DATAOUT)。接着，在第2个时钟信号CLK2的上升沿结束同步时钟的输出，STB_clk上升，由此将测试数据的值取入到芯片B的触发器F3(DP)。而且，图示的(F1＝‘0’)表示用TDR_FF将F1初始化为“0”。以下相同。
图4是表示在触发器F4中的信号波形的图。
如果参照图4，则在根据芯片A的PLL电路11的2个时钟信号CLK2中，在第1个上升沿从触发器F2输出同步时钟(CLKOUT)，STB_clk上升。而后在该第1个时钟信号CLK2的下降沿，从触发器F1输出测试数据(DATAOUT)。接着，在第2个时钟信号CLK2的上升沿结束同步时钟的输出，STB_clk下降，由此，将测试数据的值取入到芯片B的触发器F4(DN)。
以下，说明针对涉及本实施方式中的源同步的触发器F1-F4的初始值的设定方法。
图5是表示对芯片A的触发器F1、F2进行初始化的电路的构成的图。图示的带置位/复位的触发器是图2所示的芯片A的触发器F1或者触发器F2。在图5中，首先在TDR_FF中存储值。而后，在UpdateDR_L＝“1”中，用存储在TDR_FF中的值对触发器F1、F2进行置位或者复位。所谓UpdateDR_L这一信号如图11那样生成。以下一样。在图示的例子中，如果TDR_FF的值是“1 ”，则对触发器F1、F2进行复位，如果TDR_FF的值是“0”，则对触发器F1、F2进行置位。而且，图11参照了非专利文献1的图5-5，图中的A、B、C、D信号的生成、电路表述方法依据图5-5。
以上说明了芯片A的触发器F1、F2的初始化方法，但在本实施方式中，芯片B的触发器F3、F4也是同样的构成，根据在芯片B中的TDR_FF进行置位或者复位。因此，在图中，表示为F1、F2(F3、F4)。
再次参照图1，说明包含涉及作为本实施方式的测试对象的源同步的触发器的芯片级的连接关系。
首先如果参照TR一侧的芯片A，则在该芯片A上除了上述的FF_T以及TDR_FF之外具备：作为发送动作时钟的动作时钟发送部的PLL电路11以及本测试用的PLL控制器12；从由PLL电路11发送的动作时钟中抽出2脉冲并输出的2脉冲生成部13；用于进行JTAG的控制的TAP控制器14；指令寄存器(Instruction Register：IR)15。而后，TAP控制器14以及指令寄存器15的输出经由指令译码器以及门电路A1、A2、A3，提供给TDR_FF、FF_T、2脉冲生成部13等。
PLL控制器12控制成在将分配给本测试的JTAG指令的位列(以下称为测试位)存储在指令寄存器15中后，PLL电路11用和实际动作相同的频率进行发送。
AND门电路A1在将测试位存储在指令寄存器15中，ShiftDR＝“1”的情况下，将TCK提供给TDR_FF。
AND门电路A2在将测试位存储在指令寄存器15中，UpdateDR_L＝“1”的情况下，从TDR_FF提供用于对FF_T进行置位或者复位的控制信号。如上述那样根据设置在TDR_FF中的值对FF_T进行置位或者复位。由此，决定FF_T的初始值。
AND门电路A3在将测试位存储在指令寄存器15中，RunTestIdle＝‘1’(参照图11)时，对FF_T提供将内部设置成循环状态的控制信号SG_P，进而对2脉冲生成部13提供用于从PLL电路11的输出中取出2脉冲的触发信号。
接着，如果参照REC一侧的芯片B，则在该芯片B上除了上述的FF_R以及TDR_FF之外，具备用于进行JTAG的控制的TAP控制器21、指令寄存器22。TAP控制器21以及指令寄存器22的输出经由指令译码器以及门电路A4、A5提供给TDR_FF等。
AND门电路A4在将测试位存储在指令寄存器22中，ShiftDR＝“1”的情况下，对多路转接器M1、M2提供选择“1”的数据的控制信号。通过多路转接器M1、M2选择“1”的数据，用测试用时钟TCK在TDI(测试数据输入)-TDO(测试数据输出)的路径上进行扫描，在TDR_FF中设置值。
AND门电路A5在将测试位存储在指令寄存器22中，UpdateDR_L＝“1”时，将用于对FF_R进行置位或者复位的控制信号提供给TDR_FF。如上所述根据设置在TDR_FF中的值对FF_R进行置位或者复位。由此，决定FF_R的初始值。此外，TAP控制器21提供用于动作控制TDR_FF的时钟信号ClockDR。
接着，说明根据如上述那样构成的电路的测试的动作。
图6是表示在芯片A以及芯片B中的测试执行时的信号波形的图，图7是表示测试的概略流程的流程图。
本实施方式的测试大致分为，在涉及源同步的触发器(TR一侧、REC一侧都是)中设定初始值的阶段、在和实际动作相同的速度下驱动源同步接口的阶段、取出测试结果的阶段这3个阶段。
如图7所示，在本实施方式的测试中，首先在芯片A、B的指令寄存器15、22中存储测试位。将它作为触发，芯片A、B的PLL电路11发送动作时钟(步骤701)。接着，将涉及源同步的触发器(图1的FF_T以及FF_R，图2的F1-F4)初始化为任意的值(步骤S702)。触发器的初始化的方法能够如上所述那样用依据JTAG1149标准的做法的方法进行。如果参照图6则可知，在芯片A中，根据设置在对应的TDR_FF中的值对触发器F1、F2进行初始化，同样地在芯片B中，根据设置在对应的TDR_FF中的值对触发器F3、F4进行初始化。
接着，将TR一侧芯片A的RunTestIdle＝“1”作为触发，2脉冲生成部13从PLL电路11的输出送出和实际动作的时钟一样速度的2个脉冲(步骤703)。如果参照图6，则输出将FF_T设置成循环状态的控制信号SG_P，在该定时输出2脉冲量的时钟信号CLK2。而且，RunTestIdle如图11所示那样生成。
而后，根据该2脉冲，触发器F1将保持的测试数据，且触发器F2将同步时钟分别向REC一侧芯片B送出(步骤704)。芯片B的触发器F3、F4按照从触发器F2送出的同步时钟取入从芯片A的触发器F1送出的数据(步骤705)。
其后，在REC一侧芯片B中，将取入到触发器F3、F4中的值分别在ClockDR中锁存在TDR_DP、TDR_DN中，从TDO取出而观察(步骤706)。来自该TDO的数据的取出可以是，使用从TAP控制器14提供的信号ClockDR，用根据JTAG1149标准的做法的方法来进行。
如上所述，在涉及源同步的TR一侧触发器和REC一侧触发器之间，以和实际动作一样的速度传送测试数据。而后，通过评价取入到REC一侧的值(测试结果)，实现在源同步接口的板级的速度上的测试。
<第2种实施方式>
在第2种实施方式中说明作为实现源同步的方式，使用TR一侧在同一时钟沿送出数据和时钟的方式，并且根据TDR_FF的值使用置位复位对TR一侧触发器进行初始化的情况。
图12是表示涉及应用本实施方式的源同步的电路的整体构成的图。在图12中，芯片A是TR一侧芯片，芯片B是REC一侧芯片。在图12中只记载了与源同步有关的电路部分，但实际上，芯片A、B当然都存在各自的系统电路。而且，图12所示的芯片A、芯片B的区别仅在于表示TR一侧芯片还是REC一侧芯片。即，ASIC内的各芯片根据在源同步接口中的立场(是TR一侧还是REC一侧)，成为芯片A或者芯片B。在芯片A、B中，FF_T是TR一侧触发器，FF_R是REC一侧触发器，TDR_FF是JTAG_TDR。这些构成和图8、图9以及图10所示的第1种实施方式相同。
图13是在图12所示的电路中，表示成为本实施方式的对象的最基本的源同步的电路要素的图。在图13中，作为涉及源同步的触发器，在芯片A(TR一侧)中表示数据发送用的触发器F11、同步时钟发送用的触发器F12，在芯片B(REC一侧)中表示数据接收用的F13以及F14。在REC一侧的触发器F13、F14中，触发器F13在从触发器F12发送的同步时钟的上升沿取入从触发器F11发送的数据。此外，触发器F14在从触发器F12发送的同步时钟的下降沿取入从触发器F11发送的数据。
在图13中针对1个同步时钟发送用触发器F12图示了各1个触发器F11、F13、F14，但实际上对1个同步时钟发送用触发器F12设置数个数据发送用触发器F11，在芯片B上设置与触发器F11对应的数量的触发器F13、F14(参照图12)。而后，在芯片A、B上设置数组这样的触发器F11-F14的组。
此外，这些多个TR一侧的触发器F11、F12在芯片A内部构成制造测试用的扫描链，与设置在芯片A上的输入端子(扫描输入)以及输出端子(扫描输出)连接。同样，REC一侧触发器F13、F14在芯片B内部构成扫描链，与设置在芯片B上的输入端子(扫描输入)以及输出端子(扫描输出)连接。本实施方式中的触发器F11、F12、F13、F14根据分别对应的TDR_FF(参照图12)的输出进行置位/复位。
进一步说明芯片A的触发器F11、F12。
数据传送用的TR一侧触发器F11通过TDR_FF的控制来设置值(测试数据)。而后，通过多路转接器M1输入控制信号SG_P＝“1”，将触发器F11自身的输出反转后再次输入，进而通过按原样直接输入来自PLL电路11的时钟信号CLK2而不反转，输出所保持的值(DATAOUT)。
另一方面，同步时钟发送用的TR一侧触发器F12通过TDR_FF的控制设置初始值。而后，通过多路转接器M2输入控制信号SG_P＝“1”，将触发器F12自身的输出反转后再次输入，进而通过按原样直接输入来自PLL电路11的时钟信号CLK2而不反转，将保持的值作为同步时钟输出(CLKOUT)。通过该构成，触发器F11的输出DATAOUT、触发器F12的输出CLKOUT在同样的时钟沿输出。
在此，从PLL电路11输出的时钟信号CLK2是在实际动作中控制芯片A的动作的动作时钟。
以下，进一步说明芯片B的触发器F13、F14。
数据接收用的REC一侧触发器F13通过TDR_FF的控制设置初始值。接着，使从芯片A接收到的CLKOUT在DDL电路23中将周期延迟π/2的量，作为动作时钟DDL_clk按原样直接输入而不反转。而后，根据该动作时钟DDL_clk取入从芯片A接收到的DATAOUT。由此，从触发器F13输出DATAOUT的值(测试数据)(DP)，之后锁存在观测用的TDR_DP中。
另一方面，另一数据接收用的REC一侧触发器F14通过TDR_FF的控制设置初始值。而后，将从芯片A接收到的同步时钟CLKOUT在DDL电路23中将周期延迟π/2的量，设置成动作时钟DDL_clk。而后，作为该动作时钟DDL_clk而反转并输入，与此对应地取入从芯片A接收到的DATAOUT。由此，从触发器F14输出DATAOUT的值(测试数据)(DN)，之后锁存在观测用的TDR_DN上。
图14是表示触发器F13中的信号波形的图。
如果参照图14，则在根据芯片A的PLL电路11的2个时钟信号CLK2中，在第1个上升沿同时输出触发器F11的测试数据(DATAOUT)和触发器F12的同步时钟(CLKOUT)。而后，从该同步时钟延迟π/2周期的量，DDL_clk上升。其结果，DDL_clk上升沿的定时成为测试数据的正中间。根据该DDL_clk的上升沿，将测试数据的值取入到芯片B的触发器F13中(DP)。
图15是表示在触发器F14中的信号波形的图。
如果参照图15，则在根据芯片A的PLL电路11的2个时钟信号CLK2中，在第1个上升沿同时输出触发器F11的测试数据(DATAOUT)和触发器F12的同步时钟(CLKOUT)。而后，从该同步时钟延迟π/2，DDL_clk下降。其结果，DDL_clk下降沿的定时成为测试数据的正中间。根据该DDL_clk的下降沿，将测试数据的值取入到芯片B的触发器F14中(DN)。
在本实施方式中，涉及源同步的触发器F11-F14如上所述，和第1种实施方式的涉及源同步的触发器F1-F4一样，用TDR_FF的输出进行置位/复位。因而，采用图5所示的电路构成，用和第1种实施方式一样的方法设定触发器F11-F14的初始值。
再次参照图12说明包含涉及作为本实施方式的测试对象的源同步的触发器的芯片级的连接关系。
首先如果参照TR一侧的芯片A，则在该芯片A上除了上述的FF_T以及TDR_FF之外具备：作为动作时钟发送部的PLL电路11以及PLL控制器12；从由PLL电路11发送的动作时钟中抽出2脉冲并输出的2脉冲生成部13；用于进行JTAG的控制的TAP控制器14；指令寄存器(Instruction Register：IR)15。TAP控制器14以及指令寄存器15的输出经由门电路A1、A2、A3提供给TDR_FF、FF_T、2脉冲生成部13等。
PLL控制器12控制成在将测试位存储在指令寄存器15中后，PLL电路11用和实际动作相同的频率进行发送。
AND门电路A1在将测试位存储在指令寄存器15中，ShiftDR＝“1”的情况下，将TCK提供给TDR_FF。
AND门电路A2在将测试位存储在指令寄存器15中，UpdateDR_L＝“1”的情况下，将用于对FF_T进行置位或者复位的控制信号从TDR_FF提供。如上述那样根据设置在TDR_FF中的值对FF_T进行置位或者复位。由此，决定FF_T的初始值。在此，包含图13的触发器F1的FF_T的初始值成为测试数据。
AND门电路A3在将测试位存储在指令寄存器15中，RunTestIdle＝“1”时，对FF_T提供将内部设置成循环状态的控制信号SG_P，进而对2脉冲生成部13提供用于从PLL电路11的输出中取出2脉冲的触发信号。
接着，如果参照REC一侧的芯片B，则在该芯片B上除了上述的FF_R以及TDR_FF之外，具备用于进行JTAG的控制的TAP控制器21、指令寄存器22、用于使同步时钟延迟的DDL电路23、控制DDL电路23以及未图示的PLL电路的时钟控制部24。TAP控制器21以及指令寄存器22的输出经由门电路A4、A5提供给TDR_FF等。
时钟控制部24控制为在将测试位存储在指令寄存器22中后，DDL电路23以及未图示的PLL电路以和实际动作相同的频率进行发送。
AND门电路A4在将测试位存储在指令寄存器22中，ShiftDR＝“1”的情况下，对多路转接器M1、M2提供选择“1 ”的数据的控制信号。通过多路转接器M1、M2选择“1”的数据，用测试用时钟TCK在TDI(测试数据输入)-TDO(测试数据输出)的路径上进行扫描，在TDR_FF中设置值。
AND门电路A5在将测试位存储在指令寄存器22中，UpdateDR_L＝“1”时，从TDR_FF提供用于对FF_R进行置位或者复位的控制信号。如上所述根据设置在TDR_FF中的值对FF_R进行置位或者复位。由此，决定FF_R的初始值。
TAP控制器21的ClockDR在ShiftDR＝“1”或者CaptureDR＝“1”的情况下，将测试用时钟TCK提供给TDR_FF。由此，用TDI-TDO的路径进行扫描，或者将FF_R的存储数据取入到TDR_FF。
根据以上那样构成的电路的测试动作和参照图6、7说明的第1种实施方式中的动作大致相同。
第1种实施方式的动作和第2种实施方式的动作的不同点如下。
首先，在图7的步骤704中，在第1种实施方式中，从触发器F1输出的测试数据和从触发器F2输出的同步时钟的输出定时错开半周期的量。与此相反，在第2种实施方式中，从触发器F11输出的测试数据和从触发器F12输出的同步时钟在相同的时钟沿输出。
此外，在图7的步骤705中，在第1种实施方式中，触发器F3、F4按照从触发器F2发送的同步时钟取入从触发器F1发送的测试数据。与此相反，在第2种实施方式中，因为从触发器F11输出的测试数据和从触发器F12输出的同步时钟的时钟沿是相同定时，所以用DLL电路23将同步时钟延迟π/2的量。而后，按照该延迟的同步时钟，触发器F13、F14取入测试数据。
<第3种实施方式>
在第3种实施方式中，和第2种实施方式一样，作为实现源同步的方式，使用TR一侧在同样的时钟沿送出数据和时钟的方式。但是，在第3种实施方式中，说明使用通过使TR一侧触发器还具有作为JTAG_TDR的作用，在JTAG_TDR中设置值的方法进行初始化的情况。
图16是表示涉及本实施方式应用的源同步的电路的整体构成的图。在图16中，芯片A是TR一侧芯片，芯片B是REC一侧芯片。在图16中，虽然只记载了与源同步有关的电路部分，但实际上，在芯片A、B中当然都存在各自的系统电路。而且，图16所示的芯片A、芯片B的区别仅在于表示TR一侧芯片还是REC一侧芯片。即，ASIC内的各芯片根据在源同步接口中的立场(是TR一侧还是REC一侧)，成为芯片A或者芯片B。
在芯片A、B中，FF_T是TR一侧触发器，FF_R是REC一侧触发器，TDR_FF是JTAG_TDR。在本实施方式中，因为FF_T兼具TDR_FF的作用，所以在芯片A中不存在TDR_FF。图17表示该TR一侧触发器FF_T的构成。在芯片B中的FF_R以及TDR_FF的构成和在图9以及图10所示的第1实施方式的构成一样。
图18是表示在图16所示的电路中，成为本实施方式的对象的最基本的源同步的电路要素的图。在图18中，作为涉及源同步的触发器，在芯片A(TR一侧)中表示数据发送用的触发器F21、同步时钟发送用的触发器F22，在芯片B(REC一侧)中表示数据接收用的F23以及F24。在REC一侧触发器F23、F24中，触发器F23在从触发器F22发送的同步时钟的上升沿取入从触发器F21发送的数据。此外，触发器F24在从触发器F22发送的同步时钟的下降沿取入从触发器F21发送的数据。
在图18中，对1个同步时钟发送用触发器F22图示了各1个触发器F21、F23、F24，但实际上，对于1个同步时钟发送用触发器F22设置数个数据发送用触发器F21，在芯片B上设置与触发器F21对应的数量的触发器F23、F24(参照图16)。而后，在芯片A、B中，设置数组这样的触发器F21-F24的组。
此外，这些多个TR一侧触发器F21、F22在芯片A内部构成制造测试用的扫描链，与设置在芯片A上的输入端子(扫描输入)以及输出端子(扫描输出)连接。同样，REC一侧触发器F23、F24在芯片B内部构成扫描链，与设置在芯片B上的输入端子(扫描输入)以及输出端子(扫描输出)连接。本实施方式中的触发器F21、F22通过经由JTAG的扫描链对数据进行扫描移位(scan shift)来设定初始值。另一方面，触发器F23、F24根据分别对应的TDR_FF(参照图16)的输出进行置位/复位。
进一步说明芯片A的触发器F21、F22。
数据传送用的TR一侧触发器F21通过经由多路转接器M3/1、M1/0管脚的JTAG_TDR的扫描路径设置值(测试数据)。而后，多路转接器M1通过输入控制信号SG_P，将触发器F21自身的输出反转后再次输入，进而通过将来自PLL电路11的时钟信号CLK2不反转而按原样直接输入，输出所保持的值(DATAOUT)。
另一方面，同步时钟发送用的TR一侧触发器F22通过经由多路转接器M4/1、M2/0管脚的JTAG_TDR的扫描路径设置初始值。而后，通过多路转接器M2输入控制信号SG_P，将触发器F22自身的输出反转后再次输入，进而通过按原样直接输入来自PLL电路11的时钟信号CLK2而不反转，将保持的值作为同步时钟输出(CLKOUT)。通过该构成，触发器F21的输出DATAOUT、触发器F22的输出CLKOUT在同样的时钟沿输出。
在此，从PLL电路11输出的时钟信号CLK2在实际动作中是控制芯片A的动作的动作时钟。
以下，进一步说明芯片B的触发器F23、F24。
数据接收用的REC一侧触发器F23通过TDR_FF的控制设置初始值。接着，将从芯片A接收到的CLKOUT在DDL电路23中使周期延迟π/2的量，作为动作时钟DDL_clk不反转而按原样直接输入。而后，根据该动作时钟DDL_clk取入从芯片A接收到的DATAOUT。由此，从触发器F23输出DATAOUT的值(测试数据)(DP)，之后锁存在观测用的TDR_DP中。
另一方面，另一数据接收用的REC一侧触发器F24通过TDR_FF的控制设置初始值。接着，将从芯片A接收到的同步时钟CLKOUT在DDL电路23中使周期延迟π/2的量，作为动作时钟DDL_clk。而后，作为该动作时钟DDL_clk反转并输入，与此对应地取入从芯片A接收到的DATAOUT。由此，从触发器F24输出DATAOUT的值(测试数据)(DN)，之后锁存在观测用的TDR_DN中。
图19是表示触发器F23中的信号波形的图。
如果参照图19，则在根据芯片A的PLL电路11的2个时钟信号CLK2中，在第1个上升沿同时输出触发器F21的测试数据(DATAOUT)和触发器F22的同步时钟(CLKOUT)。而后，从该同步时钟延迟π/2周期的量，DDL_clk上升。其结果，DDL_clk上升沿的定时成为测试数据的正中间。根据该DDL_clk的上升，将测试数据的值取入到芯片B的触发器F23中(DP)。
图20是表示在触发器F24中的信号波形的图。
如果参照图20，则在根据芯片A的PLL电路11的2个时钟信号CLK2中，在第1个上升沿同时输出触发器F21的测试数据(DATAOUT)和触发器F22的同步时钟(CLKOUT)。而后，从该同步时钟延迟π/2周期的量，DDL_clk下降。其结果，DDL_clk下降沿的定时成为测试数据的正中间。根据该DDL_clk的下降，将测试数据的值取入到芯片B的触发器F24中(DN)。
以下，说明针对涉及本实施方式中的源同步的触发器F21-F24的初始值的设定方法。
图17是表示对芯片A的触发器F21、F22进行初始化的电路的构成的图。在图17中，当ShiftDR＝“1”时，向多路转接器S1提供控制信号SS_P，选择ClockDR提供给触发器F21、F22。触发器F21、F22按照该信号ClockDR，输入来自JTAG的TDI(测试数据输入)的数据并进行初始化。
另一方面，芯片B的触发器F23、F24和涉及第1种实施方式的源同步的触发器F1-F4一样，根据TDR_FF的输出进行置位/复位。因而，通过图5所示的电路构成，以和第1种实施方式一样的方法设定初始值。
再次参照图16说明包含涉及作为本实施方式的测试的对象的源同步的触发器的芯片级的连接关系。
首先，如果参照TR一侧的芯片A，则在该芯片A上除了上述的FF_T之外具备：作为动作时钟发送部的PLL电路11以及PLL控制器12；从由PLL电路11发送的动作时钟抽出2脉冲并输出的2脉冲生成部13；用于进行JTAG的控制的TAP控制器14；指令寄存器(Instruction Register：IR)15。TAP控制器14以及指令寄存器15的输出经由门电路A1、A3提供给FF_T、2脉冲生成部13等。
PLL控制器12控制成在将测试位存储在指令寄存器15中后，PLL电路11用和实际动作一样的频率进行发送。
AND门电路A1在将测试位存储在指令寄存器15中，ShiftDR＝“1”的情况下，将时钟信号ClockDR提供给FF_T。由此，对FF_T直接进行初始化。
AND门电路A3在将测试位存储在指令寄存器15中，RunTestIdle＝“1”时，对FF_T提供将内部设置成循环状态的控制信号SG_P，进而，对2脉冲生成部13提供用于从PLL电路11的输出取出2脉冲的触发信号。
接着，如果参照REC一侧的芯片B，则在该芯片B上除了FF_R以及TDR_FF之外具备：用于进行JTAG的控制的TAP控制器21；指令寄存器22；用于使同步时钟延迟的DDL电路23；控制DDL电路23以及未图示的PLL电路的时钟控制部24。TAP控制器21以及指令寄存器22的输出经由门电路A4、A5提供给TDR_FF等。
时钟控制部24控制为在将测试位存储在指令寄存器22中后，DDL电路23以及未图示的PLL电路以和实际动作相同的频率进行发送。
AND门电路A4在将测试位存储在指令寄存器22中，ShiftDR＝“1”的情况下，对多路转接器M1、M2提供选择“1”的数据的控制信号。通过多路转接器M1、M2选择“1”的数据，用测试用时钟TCK在TDI(测试数据输入)-TDO(测试数据输出)的路径上进行扫描，在TDR_FF中设置值。
AND门电路A5在将测试位存储在指令寄存器22中，UpdateDR_L＝“1”时，从TDR_FF提供用于对FF_R进行置位或者复位的控制信号。如上所述根据设置在TDR_FF中的值对FF_R进行置位或者复位。由此，决定FF_R的初始值。
TAP控制器21的ClockDR在ShiftDR＝“1”或者CaptureDR＝“1”的情况下，将测试用时钟TCK提供给TDR_FF。由此，在TDI_TDO的路径上进行扫描，或者将FF_R的存储数据取入到TDR_FF中。
以下，说明根据如上所述那样构成的电路的测试的动作。
图21是表示在芯片A以及芯片B中的测试执行时的信号波形的图。测试的概略流程因为和参照图7说明的第1种实施方式一样，所以在此也参照图7说明。
首先，在芯片A、B的指令寄存器15、22中存储测试位。将它作为触发，芯片A、B的PLL电路11(芯片B的PLL电路未图示)发送动作时钟(步骤701)。接着，将与源同步有关的触发器(图16的FF_T以及FF_R，图18的F21-F24)初始化为任意的值(步骤702)。
在此，在本实施方式中，各触发器也用基于JTAG1149标准的做法的方法进行初始化。但是，如果参照图21，则在芯片A中，图17所示的多路转接器S1根据SS_P信号选择从TAP控制器14输出的时钟信号ClockDR，通过根据该时钟信号ClockDR进行数据的扫描移位，对触发器F21、F22直接进行初始化并输入测试数据。另一方面，在芯片B中，和第1种实施方式一样，按照存储在与触发器F21、F22对应的TDR_FF中的值，如下面的波形图所示，进行触发器F23、F24的初始化(但是，在时间上这边的初始化与在芯片A中的触发器F21、F22的初始化相比先进行)。
接着，将TR一侧芯片A的RunTestIdle＝“1”作为触发，2脉冲生成部13从PLL电路11的输出送出2个脉冲(步骤703)。在本实施方式中，在ShiftDR＝“0”中，在图17的多路转接器S1中选择2脉冲生成部13的输出CLK2。如果参照图6，则输出将FF_T设置成循环状态的控制信号SG_P，其后，输出2脉冲量的时钟信号CLK2。
而后，根据该2脉冲，触发器F1将保持的测试数据、且触发器F22将同步时钟分别向REC一侧芯片B送出(步骤704)。芯片B的触发器F23、F24按照从触发器F22发送的同步时钟取入从芯片A的触发器F21发送的数据(步骤705)。其后，在REC一侧芯片B中，将取入到触发器F23、F24中的值分别锁存在TDR_DP、TDR_DN，从TDO取出并观察(步骤706)。
以上，在第1-第3种实施方式中，是将构成JTAG的扫描链的触发器作为与源同步有关的触发器使用的情况为例子进行了说明，但只要是按照本发明的技术思想，当然也可以设置成除此之外的构成。即，也容易使用JTAG以外的扫描链实现初始值设定、结果观察。现在，在ASIC中，因为通常设置采用JTAG实施扫描测试的构成，所以可以使用构成该扫描链的触发器实施测试是极其理想的。但是，这并不排除将用于实施本实施方式的互联测试的独立的电路构成设置在ASIC上。

Claims (12)

1.一种微型计算机，安装有用源同步接口连接的多个IC，该微型计算机的特征在于：
根据上述源同步接口的数据的发送一侧的IC具备：
发送实际动作中的动作时钟的PLL电路；
按照从上述PLL电路发送的动作时钟，送出测试数据的第1触发器；
按照从上述PLL电路发送的动作时钟，送出在源同步中的同步时钟的第2触发器，
根据上述源同步接口的数据的接收一侧的IC具备：
按照从上述第2触发器送出的上述同步时钟，取入从上述第1触发器送出的上述测试数据的第3触发器。
2.根据权利要求1所述的微型计算机，其特征在于：
上述发送一侧的IC进一步具备从由上述PLL电路发送的动作时钟抽出2个脉冲信号的2脉冲生成电路，
上述第1触发器按照在上述2脉冲生成电路中抽出的上述2个脉冲信号，送出上述测试数据，
上述第2触发器按照在上述2脉冲生成电路中抽出的上述2个脉冲信号，送出上述同步时钟。
3.根据权利要求1所述的微型计算机，其特征在于：
上述发送一侧的IC的上述第1触发器与上述第2触发器送出的同步时钟相比延迟上述2个脉冲信号的半周期量而送出上述测试数据。
4.根据权利要求1所述的微型计算机，其特征在于：
上述发送一侧的IC的上述第1触发器在与上述第2触发器送出的同步时钟相同的时钟沿送出上述测试数据，
上述接收一侧的IC具备将接收到的上述同步时钟延迟π/2的量而提供给上述第3触发器的延迟单元。
5.根据权利要求1所述的微型计算机，其特征在于：
上述发送一侧的IC的上述第1触发器是带置位/复位的触发器，
上述发送一侧的IC进一步具备：通过根据保持的值对上述第1触发器进行置位或者复位，使该第1触发器保持上述测试数据的测试数据寄存器。
6.根据权利要求1所述的微型计算机，其特征在于：
上述发送一侧的IC的上述第1触发器构成扫描链，通过经由该扫描链进行测试数据的扫描移位，在该第1触发器中输入上述测试数据。
7.一种测试方法，是安装有用源同步接口连接的多个IC的微型计算机的测试方法，该测试方法的特征在于，包含：
在根据上述源同步接口的数据的发送一侧的IC中，
在数据送出用的第1触发器以及同步时钟送出用的第2触发器中设定初始值的步骤；
从发送实际动作中的动作时钟的PLL电路发送时钟信号，按照该时钟信号，从上述第1触发器以及上述第2触发器送出上述初始值的数据以及上述同步时钟的步骤；
在根据上述源同步接口的数据的接收一侧的IC中，
数据接受用的第3触发器按照从上述第2触发器送出的上述同步时钟，取入从上述第1触发器送出的上述初始值的数据的步骤。
8.根据权利要求7所述的测试方法，其特征在于：
在上述第1触发器以及第2触发器中设定初始值的步骤包含：
在与上述第1触发器以及上述第2触发器对应设置的测试数据寄存器中保持规定的值的步骤；
通过根据上述测试数据寄存器保持的值，对该测试数据寄存器所对应的上述第1触发器以及上述第2触发器进行置位或者复位，来设定该第1触发器以及该第2触发器的初始值的步骤。
9.根据权利要求7所述的测试方法，其特征在于：
在上述第1触发器以及第2触发器中设定初始值的步骤中，对构成扫描链的上述第1触发器以及上述第2触发器，经由该扫描链对测试数据进行扫描移位，由此设定上述初始值。
10.一种测试方法，是安装有用源同步接口连接的多个IC的微型计算机的测试方法，该测试方法的特征在于，包含：
根据上述源同步接口的数据的发送一侧的触发器输入测试数据并保持的步骤；
从发送实际动作中的动作时钟的PLL电路发送时钟信号，按照该时钟信号，送出保持在上述发送一侧的触发器中的上述测试数据以及在源同步中的同步时钟的步骤；
根据上述源同步接口的数据的接收一侧的触发器按照上述同步时钟取入上述测试数据的步骤。
11.根据权利要求10所述的测试方法，其特征在于：
上述发送一侧的触发器输入测试数据的步骤包含：
在与上述发送一侧的触发器对应设置的测试数据寄存器中保持规定的值的步骤；
通过根据上述测试数据寄存器保持的值，对该测试数据寄存器所对应的上述发送一侧的触发器进行置位或者复位，来在该发送一侧的触发器中保持上述测试数据的步骤。
12.根据权利要求10所述的测试方法，其特征在于：
在上述发送一侧的触发器输入测试数据的步骤中，对于构成扫描链的上述发送一侧的触发器，通过经由该扫描链进行扫描数据的扫描移位，在该发送一侧的触发器中保持上述测试数据。
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