RU2007147919A - Микрокомпьютер и способ его тестирования - Google Patents

Микрокомпьютер и способ его тестирования Download PDF

Info

Publication number
RU2007147919A
RU2007147919A RU2007147919/09A RU2007147919A RU2007147919A RU 2007147919 A RU2007147919 A RU 2007147919A RU 2007147919/09 A RU2007147919/09 A RU 2007147919/09A RU 2007147919 A RU2007147919 A RU 2007147919A RU 2007147919 A RU2007147919 A RU 2007147919A
Authority
RU
Russia
Prior art keywords
trigger
clock
transmitting
test data
data
Prior art date
Application number
RU2007147919/09A
Other languages
English (en)
Other versions
RU2374679C2 (ru
Inventor
Тошихико ЙОКОТА (JP)
Тошихико ЙОКОТА
Кен НАМУРА (JP)
Кен НАМУРА
Митсуру СУГИМОТО (JP)
Митсуру СУГИМОТО
Original Assignee
Интернэшнл Бизнес Машинз Корпорейшн (US)
Интернэшнл Бизнес Машинз Корпорейшн
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Интернэшнл Бизнес Машинз Корпорейшн (US), Интернэшнл Бизнес Машинз Корпорейшн filed Critical Интернэшнл Бизнес Машинз Корпорейшн (US)
Publication of RU2007147919A publication Critical patent/RU2007147919A/ru
Application granted granted Critical
Publication of RU2374679C2 publication Critical patent/RU2374679C2/ru

Links

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2801—Testing of printed circuits, backplanes, motherboards, hybrid circuits or carriers for multichip packages [MCP]
    • G01R31/281—Specific types of tests or tests for a specific type of fault, e.g. thermal mapping, shorts testing
    • G01R31/2812—Checking for open circuits or shorts, e.g. solder bridges; Testing conductivity, resistivity or impedance
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2801—Testing of printed circuits, backplanes, motherboards, hybrid circuits or carriers for multichip packages [MCP]
    • G01R31/281—Specific types of tests or tests for a specific type of fault, e.g. thermal mapping, shorts testing
    • G01R31/2815—Functional tests, e.g. boundary scans, using the normal I/O contacts
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
    • G01R31/318544—Scanning methods, algorithms and patterns
    • G01R31/31855—Interconnection testing, e.g. crosstalk, shortcircuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Test And Diagnosis Of Digital Computers (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Microcomputers (AREA)

Abstract

1. Микрокомпьютер, в котором установлено несколько интегральных схем (ИС), соединенных друг с другом синхронным с источником интерфейсом, отличающийся тем, что ! имеется ИС на стороне для передачи данных через синхронный с источником интерфейс, включающая ! схему фазовой автоподстройки частоты (ФАПЧ) для передачи исполнительного синхроимпульса в процессе реальной работы, ! первый триггер для передачи тестовых данных в соответствии с исполнительным синхроимпульсом, передаваемым схемой ФАПЧ, и ! второй триггер для передачи синхронного с источником синхроимпульса в соответствии с исполнительным синхроимпульсом, передаваемым схемой ФАПЧ, и ! имеется ИС на стороне приема данных через синхронный с источником интерфейс, включающая ! третий триггер для сбора тестовых данных, передаваемых первым триггером, в соответствии с синхроимпульсом, передаваемым вторым триггером. ! 2. Микрокомпьютер по п.1, отличающийся тем, что ! ИС на передающей стороне дополнительно включает схему генерирования сдвоенных импульсов для извлечения двухимпульсных сигналов из исполнительных синхроимпульсов, передаваемых схемой ФАПЧ, ! первый триггер способен передавать тестовые данные в соответствии с двухимпульсными сигналами, извлеченными из схемы генерирования сдвоенных импульсов, а ! второй триггер способен передавать синхроимпульс в соответствии с двухимпульсными сигналами, извлеченными из схемы генерирования сдвоенных импульсов. ! 3. Микрокомпьютер по п.1, отличающийся тем, что первый триггер ИС на передающей стороне способен передавать тестовые данные с задержкой, равной полупериоду двухимпульсных сигналов, относительно синхроимп

Claims (12)

1. Микрокомпьютер, в котором установлено несколько интегральных схем (ИС), соединенных друг с другом синхронным с источником интерфейсом, отличающийся тем, что
имеется ИС на стороне для передачи данных через синхронный с источником интерфейс, включающая
схему фазовой автоподстройки частоты (ФАПЧ) для передачи исполнительного синхроимпульса в процессе реальной работы,
первый триггер для передачи тестовых данных в соответствии с исполнительным синхроимпульсом, передаваемым схемой ФАПЧ, и
второй триггер для передачи синхронного с источником синхроимпульса в соответствии с исполнительным синхроимпульсом, передаваемым схемой ФАПЧ, и
имеется ИС на стороне приема данных через синхронный с источником интерфейс, включающая
третий триггер для сбора тестовых данных, передаваемых первым триггером, в соответствии с синхроимпульсом, передаваемым вторым триггером.
2. Микрокомпьютер по п.1, отличающийся тем, что
ИС на передающей стороне дополнительно включает схему генерирования сдвоенных импульсов для извлечения двухимпульсных сигналов из исполнительных синхроимпульсов, передаваемых схемой ФАПЧ,
первый триггер способен передавать тестовые данные в соответствии с двухимпульсными сигналами, извлеченными из схемы генерирования сдвоенных импульсов, а
второй триггер способен передавать синхроимпульс в соответствии с двухимпульсными сигналами, извлеченными из схемы генерирования сдвоенных импульсов.
3. Микрокомпьютер по п.1, отличающийся тем, что первый триггер ИС на передающей стороне способен передавать тестовые данные с задержкой, равной полупериоду двухимпульсных сигналов, относительно синхроимпульса, передаваемого вторым триггером.
4. Микрокомпьютер по п.1, отличающийся тем, что
первый триггер ИС на передающей стороне способен передавать тестовые данные на фронте того же синхроимпульса, что и синхроимпульс, передаваемый вторым триггером, а
ИС на принимающей стороне имеет средство задержки для передачи принимаемого синхроимпульса третьему триггеру с задержкой π/2.
5. Микрокомпьютер по п.1, отличающийся тем, что первый триггер ИС на передающей стороне является триггером с раздельными входами, а
ИС на передающей стороне дополнительно включает регистр тестовых данных для сохранения тестовых данных в первом триггере путем установки или сброса первого триггера в соответствии с сохраненным значением.
6. Микрокомпьютер по п.1, отличающийся тем, что первый триггер ИС на передающей стороне образует тракт сканирования, а тестовые данные вводят в первый триггер путем сканирования трактов данных со сдвигом через тракт сканирования.
7. Способ тестирования микрокомпьютера, в котором установлено несколько интегральных схем (ИС), соединенных друг с другом синхронным с источником интерфейсом, включающий:
стадию, на которой в ИС на стороне передачи данных через синхронный с источником интерфейс вводят исходные значения первого триггера для передачи данных и второго триггера для передачи синхроимпульса,
стадию, на которой передают синхросигнал схемы ФАПЧ для передачи исполнительного синхроимпульса в процессе реальной работы, после чего первый триггер и второй триггер, соответственно, передают данные исходных значений и синхроимпульс, и
стадию, на которой в ИС на стороне приема данных через синхронный с источником интерфейс посредством третьего триггера для приема данных осуществляют сбор исходных значений, передаваемых первым триггером, в соответствии с синхроимпульсом, передаваемым вторым триггером.
8. Способ тестирования по п.7, отличающийся тем, что стадия ввода исходных значений в первый и второй триггер включает:
шаг, на котором каждый из регистров тестирования, согласованных, соответственно, с первым и вторым триггерами, сохраняет заданное значение, и
шаг, на котором посредством регистров тестирования в соответствии с сохраненными в них значениями осуществляют установку или сброс первого триггера и второго триггера для ввода исходных значений в первый триггер и второй триггер.
9. Способ тестирования по п.7, отличающийся тем, что на стадии ввода исходных значений в первый триггер и второй триггер исходные значения вводят путем сканирования трактов данных со сдвигом через тракт сканирования относительно первого триггера и второго триггера, образующих тракт сканирования.
10. Способ тестирования микрокомпьютера, в котором установлено несколько интегральных схем (ИС), соединенных друг с другом синхронным с источником интерфейсом, включающий:
стадию, на которой посредством триггера на стороне передачи данных через синхронный с источником интерфейс принимают и сохраняют тестовые данные,
стадию, на которой передают синхросигнал схемы ФАПЧ для передачи исполнительного синхроимпульса в процессе реальной работы, после чего передают тестовые данные, сохраненные в триггере на передающей стороне, и синхронный с источником синхроимпульс и
стадию, на которой посредством триггера на стороне приема данных через синхронный с источником интерфейс осуществляют сбор тестовых данных в соответствии с синхроимпульсом.
11. Способ тестирования по п.10, отличающийся тем, что стадия приема тестовых данных триггером на передающей стороне включает:
шаг, на котором сохраняют заданное значение в регистре тестовых данных, соответствующем триггеру на передающей стороне, и
шаг, на котором в соответствии со значением, сохраненным в регистре тестовых данных, осуществляют установку или сброс триггера на передающей стороне, которому соответствует регистр тестовых данных, чтобы триггер на передающей стороне сохранил тестовые данные.
12. Способ тестирования по п.10, отличающийся тем, что на стадии приема тестовых данных триггером на передающей стороне посредством триггера на передающей стороне сохраняют тестовые данные путем сканирования трактов тестовых данных со сдвигом через тракт сканирования относительно триггера на передающей стороне, образующего тракт сканирования.
RU2007147919/09A 2005-06-10 2006-06-08 Микрокомпьютер и способ его тестирования RU2374679C2 (ru)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2005171268 2005-06-10
JP2005-171268 2005-06-10

Publications (2)

Publication Number Publication Date
RU2007147919A true RU2007147919A (ru) 2009-07-20
RU2374679C2 RU2374679C2 (ru) 2009-11-27

Family

ID=37498525

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2007147919/09A RU2374679C2 (ru) 2005-06-10 2006-06-08 Микрокомпьютер и способ его тестирования

Country Status (9)

Country Link
US (1) US7793183B2 (ru)
EP (1) EP1890234B1 (ru)
JP (1) JP4701244B2 (ru)
CN (1) CN100504802C (ru)
AT (1) ATE448517T1 (ru)
BR (1) BRPI0611883B1 (ru)
DE (1) DE602006010372D1 (ru)
RU (1) RU2374679C2 (ru)
WO (1) WO2006132329A1 (ru)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2006132329A1 (ja) 2005-06-10 2006-12-14 International Business Machines Corporation マイクロコンピュータ及びそのテスト方法
JP4893064B2 (ja) * 2006-03-30 2012-03-07 富士通セミコンダクター株式会社 半導体集積回路および半導体集積回路設計方法
JP2010266417A (ja) * 2009-05-18 2010-11-25 Sony Corp 半導体集積回路、情報処理装置、および情報処理方法、並びにプログラム
US9429983B1 (en) 2013-09-12 2016-08-30 Advanced Processor Architectures, Llc System clock distribution in a distributed computing environment
US8675371B2 (en) * 2009-08-07 2014-03-18 Advanced Processor Architectures, Llc Distributed computing
US11042211B2 (en) 2009-08-07 2021-06-22 Advanced Processor Architectures, Llc Serially connected computing nodes in a distributed computing system
US9645603B1 (en) 2013-09-12 2017-05-09 Advanced Processor Architectures, Llc System clock distribution in a distributed computing environment
US8775882B2 (en) * 2010-12-28 2014-07-08 Stmicroelectronics International N.V. Testing circuits
US9234942B2 (en) 2012-09-21 2016-01-12 Apple Inc. Transition fault testing of source synchronous interface
US9804224B2 (en) 2014-09-22 2017-10-31 Nxp Usa, Inc. Integrated circuit and method of operating an integrated circuit
CN108897647B (zh) * 2018-03-19 2021-11-05 硅谷数模半导体（北京）有限公司 测试系统、测试方法及装置
CN109188250B (zh) * 2018-10-08 2020-08-18 北方电子研究院安徽有限公司 一种能够进行静态参数测试的芯片io端口电路
CN115443415B (zh) * 2020-08-31 2023-09-22 华为技术有限公司 芯片测试电路及电路测试方法
CN113190389A (zh) * 2021-04-14 2021-07-30 西安紫光国芯半导体有限公司 自测方法、测试装置以及计算机可读存储介质

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06289099A (ja) 1993-03-30 1994-10-18 Toshiba Corp スキャン回路
JPH08240645A (ja) 1995-03-03 1996-09-17 Advantest Corp Ｉｃの内部状態を少数ピンで読み出しテストする回路
US6145100A (en) * 1998-03-04 2000-11-07 Advanced Micro Devices, Inc. Debug interface including timing synchronization logic
US6631390B1 (en) * 2000-03-06 2003-10-07 Koninklijke Philips Electronics N.V. Method and apparatus for generating random numbers using flip-flop meta-stability
US6760873B1 (en) * 2000-09-28 2004-07-06 Lsi Logic Corporation Built-in self test for speed and timing margin for a source synchronous IO interface
US6892314B2 (en) * 2001-04-02 2005-05-10 International Business Machines Corporation Method and system of automatic delay detection and receiver adjustment for synchronous bus interface
US7000164B2 (en) * 2002-01-30 2006-02-14 Sun Microsystems, Inc. Method for scan testing and clocking dynamic domino circuits in VLSI systems using level sensitive latches and edge triggered flip flops
US7139308B2 (en) * 2002-04-05 2006-11-21 Sun Microsystems, Inc. Source synchronous bus repeater
US7073111B2 (en) * 2002-06-10 2006-07-04 Texas Instruments Incorporated High speed interconnect circuit test method and apparatus
DE10238710A1 (de) * 2002-08-23 2004-03-04 Metabowerke Gmbh Elektrohandwerkzeuggerät
WO2004061465A1 (ja) * 2002-12-27 2004-07-22 Advantest Corporation 半導体試験装置
JP2004294424A (ja) 2003-03-12 2004-10-21 Matsushita Electric Ind Co Ltd スキャンテスト制御方法、及びスキャンテスト回路
US7228476B2 (en) * 2004-11-05 2007-06-05 Stmicroelectronics, Inc. System and method for testing integrated circuits at operational speed using high-frequency clock converter
WO2006132329A1 (ja) 2005-06-10 2006-12-14 International Business Machines Corporation マイクロコンピュータ及びそのテスト方法

Also Published As

Publication number Publication date
RU2374679C2 (ru) 2009-11-27
BRPI0611883B1 (pt) 2019-07-30
EP1890234A4 (en) 2008-11-05
BRPI0611883A2 (pt) 2010-10-05
DE602006010372D1 (de) 2009-12-24
EP1890234A1 (en) 2008-02-20
ATE448517T1 (de) 2009-11-15
EP1890234B1 (en) 2009-11-11
JPWO2006132329A1 (ja) 2009-01-08
BRPI0611883A8 (pt) 2019-01-08
US7793183B2 (en) 2010-09-07
US20090119561A1 (en) 2009-05-07
CN100504802C (zh) 2009-06-24
CN101176071A (zh) 2008-05-07
JP4701244B2 (ja) 2011-06-15
WO2006132329A1 (ja) 2006-12-14

Similar Documents

Publication Publication Date Title
RU2007147919A (ru) Микрокомпьютер и способ его тестирования
US6327684B1 (en) Method of testing at-speed circuits having asynchronous clocks and controller for use therewith
US9797948B2 (en) Scan-based MCM interconnect testing
US20150052411A1 (en) Apparatus for at-speed testing, in inter-domain mode, of a multi-clock-domain digital integrated circuit according to bist or scan techniques
JP6544772B2 (ja) スキャンテスト用のテストモード制御信号を生成可能な集積回路
US20060026476A1 (en) Integrated circuit device and testing device
US7640461B2 (en) On-chip circuit for transition delay fault test pattern generation with launch off shift
CA2410432A1 (en) Method and apparatus for testing high performance circuits
US7987401B2 (en) System and method for generating self-synchronized launch of last shift capture pulses using on-chip phase locked loop for at-speed scan testing
US7188285B2 (en) Scan test circuit with reset control circuit
US7380189B2 (en) Circuit for PLL-based at-speed scan testing
CN104660240A (zh) 超速时延测试时钟生成器
ATE308054T1 (de) Testsystem
US20070016833A1 (en) Method For Performing Built-In And At-Speed Test In System-On-Chip
US20080126898A1 (en) System and method for generating on-chip individual clock domain based scan enable signal used for launch of last shift type of at-speed scan testing
US6857089B2 (en) Differential receiver architecture
JP2003043109A (ja) 半導体集積回路装置及びその試験装置
JP3859647B2 (ja) 半導体集積回路のテスト方法および半導体集積回路
US6518793B2 (en) Embedding of dynamic circuits in a static environment
JP3934465B2 (ja) インタフェース変換装置
US7752516B2 (en) Semiconductor device and scan test method
JP2018105676A (ja) 半導体装置、電子装置および電子装置の試験方法
KR100280509B1 (ko) 테스트 데이터의 병렬 시프트 장치
JP2005300433A (ja) Ｌｓｉ検査装置およびｌｓｉ検査方法
CN109725245A (zh) 集成电路测试装置

Legal Events

Date Code Title Description
MM4A The patent is invalid due to non-payment of fees

Effective date: 20120609