BRPI0611883A2 - microcomputador e método para testar o mesmo - Google Patents

Abstract

MICROCOMPUTADOR E MéTODO PARA TESTAR O MESMO. Problema: Para alcançar um teste em velocidade de uma interface sincrona de fonte dentro de ASIC em nível de placa. Solução: Um microcomputador (ASIC) incorpora uma pluralidade de IC conectados por uso de interfaces síncronas de fonte. Em um IC no lado da transmissão de dados, para começar, um flip-flop de saída de dados (FI) e um fli-flop de saída de sincronismo de relógio (F2) inserem dados de teste. Então um circuito PLL (11) para gerar uma operação de relógio em um modo de operação real gera um sinal de relógio. De acordo com este sinal de relógio, um primeiro e um segundo flip-flop liberam os dados de teste e o relógio de sincronismo. Por outro lado, em um IC, no lado de recepção dos dados, os flip-flops de recepção de dados F3, F4) tomam nos dados de teste liberados do flip-flop (Fl) de acordo com os dados de relógio de sincronismo liberados do flip-flop (F2).

Description

Relatório Descritivo da Patente de Invenção para:"MICROCOMPUTADOR E MÉTODO PARA TESTAR O MESMO."

Campo técnico

A presente invenção refere-se a um teste de um LSI, eparticularmente a um circuito configuração e um método paraa execução de uma placa de nivel de interconexão em umteste LSI, em uma operação real state.

Antecedentes da Invenção

No momento da fabricação um tabuleiro em que um ASIC(Circuito Integrado de Aplicação Especifica) projetado efabricado para um determinado aplicativo está montada, umafronteira de varrimento teste usando JTAG é amplamenterealizada como um método para verificar se a placa está comdefeito ou não - defeituoso. Num caso em que uma placa denivel de interligar este ensaio é realizado usando JTAG, oteste é realizado pelo utilizam apenas um circuito JTAGoperam sem um circuito (a seguir, um usuário circuito) querealiza uma operação pretendida do ASIC. Isto faz com queseja possível realizar um ensaio geral, independentementeda configuração de um circuito circuito usuário. Como ummétodo de ensaio, não existe um teste chamado extestpadronizados pelo IEEE1149 (ver, por exemplo, não-patente 1Documento).

Atualmente, uma interface ou uma fonte HSS-síncrono tipointerface é utilizada principalmente como um I / O (Input /Output) para uma interface de alta velocidade ASIC. Afonte-sincrono interface (I / 0 circuito) é adequada paraalta velocidade de operação, e é utilizado em: SDRAMs(Synchronous memórias dinâmicas de acesso aleatório), taiscomo um DDR (Double Data Rate) e QDR (Quad Data Rate); evários ônibus de alta velocidade da CPU. Esta interfacetransmite, em conjunto com o chip de dados, um relógio parapega o chip de dados, a partir de um transmissor-side (aseguir, TR-side) para um chip que recebe do lado do (aseguir, REC-side) chip.

Em um ensaio deste tipo de circuito que opera em altavelocidade, considera-se que é importante também pararealizar um teste em uma operação real state (Pelo testevelocidade), bem como um ensaio estático, tais como oextest para verificar se a lógica é certo ou errado.Convencionalmente, em um teste de velocidade de uma fonte-sincrono interface no nivel bordo tenha sido realizadaatravés de um sistema de nivel de teste usando um programadesenvolvido por um teste designer bordo, um sistema dedesigner, e um microcódigo designer, de um ASIC.

Não patente Documento 1: STD1149.1 IEEE-1990, "Teste deAcesso Padrão IEEE Porto e Boundary-Scan Architecture,"publicado pelo IEEE, Inc., 345 East 47th Street, NY 10017, E.U.A.

Divulgação da Invenção

Problemas a ser resolvido pela Invenção

Como mencionado acima, é preferível que em um teste develocidade ser realizado numa síncronos-fonte interface deum ASIC que opera em alta velocidade. No entanto, tem sidoconvencionalmente não existe método geral de desempenho emum teste de velocidade para esta interface no nível dotabuleiro.

Além disso, embora a um teste de velocidade é realizado abordo do nível praticamente através de um sistema de nívelde ensaio, como mencionado acima, o seguinte problema secoloca no presente caso. Quando um resultado de um teste denível de sistema mostra uma falha, é necessário paradepurar ser realizada. No entanto, quando o problema estána interface síncrona-fonte, não é fácil de executar estadepuração. Isso ocorre porque os dados só é truncado devidoao vício da interface, mas o status cadastro no chip énormal. Em outras palavras, somente os dados observadosindicam um problema, mas o sinal de controlo está afuncionar corretamente. Daí, foi extremamente difícilidentificar a causa de um problema.

Em face do exposto problemas, o actualmente objecto de umainvenção é fornecer um regime geral (circuito configuraçãoeo modo de funcionamento) para a realização de, pelo niveldo tabuleiro, em um teste de velocidade de uma fonte-sincrono uma interface dentro ASIC, sem empregando umsistema de nivel de teste.

Meios para a resolução dos problemas

A presente invenção que atinge sobretudo o objeto podeser implementado como um microcomputador com a seguinteconfiguração. Sobre esta microcomputador, uma pluralidadede ICs (Circuitos Integrados) ligados entre si através deuma interface sincrona-fonte estão montados. 0 IC, no ladode transmissão de dados através da fonte-sincrono interfaceinclui: um PLL (Phase-Locked Loop) circuitos de transmissãode um relógio em funcionamento efectivo funcionamento;flip-flop um primeiro teste de transmissão de dados, deacordo com o relógio operação transmitidos a partir docircuito PLL; e um segundo flip-flop para transmitir, deacordo com o relógio transmitidos a partir da operação PLLcircuito, um relógio na fonte sincrono-sincrona. Uma IC, dolado para a recepção de dados através da interfacesincrona-fonte, por outro lado, inclui um terceiro flip-flop para captar, de acordo com o relógio síncronotransmitidos a partir do segundo flip-flop, o ensaio dedados transmitidos a partir do primeiro flip-flop.

Mais especificamente, a IC transmita-side inclui ainda um2-circuito gerador de pulso para extrair dois relógios depulso de sinais de operação transmitidos a partir docircuito PLL. Além disso, o primeiro flip-flop transmite osdados de ensaio em conformidade com os dois pulsos sinaisextraídos no pulso gerador 2-circuito. Do mesmo modo, osegundo flip-flop síncrono transmite o relógio de acordocom os dois pulsos sinais extraídos no pulso gerador 2-circuito.

Ainda mais especificamente, o primeiro flip-flop datransmissão do lado do IC transmite os dados de ensaio comum atraso de meia-ciclo dos dois sinais de pulso, emcomparação com o relógio síncrono transmitidos a partir dosegundo flip-flop. Em alternativa, este primeiro flip-floptransmite os dados de ensaio sobre o mesmo relógio bordacomo para as que síncrono relógio transmitida pelo segundoflip-flop. Neste último caso, o recebimento do lado do ICinclui demora meios,, tais como uma DDL (Digital Delay Line)circuito, e as causas do atraso significa a prever, para oterceiro flip-flop, recebeu o relógio sincrono com umatraso de π/2.

Este primeiro flip-flop na transmissão do lado do IC pode5ser formada por um conjunto / reset flip-flop. Nesse caso,a IC transmita-lateral maior DATA TEST inclui JTAG RESISTER(a seguir, JTAG_TDR, consulte não-patente Documento 1), eprovoca o primeiro flip-flop para reter os dados de ensaioatravés da fixação ou redefinir o primeiro flip-flop deacordo com o valor retido pelo presente JTAG_TDR. Outrapossível configuração é que os dados dos ensaios éintroduzido no primeiro flip-flop realizando com varrimentouma passagem sobre os dados de ensaio através de uma cadeiaformada scan do primeiro flip-flop na transmissão do ladodo IC.

Além disso, a presente invenção também pode ser entendidacomo um método de ensaio de um microcomputador. Sobre omicrocomputador em que este teste seja realizado, umapluralidade de ICs ligados entre si através de umainterface síncrona-fonte estão montados. Este métodoinclui: uma fase inicial de definição de valores de umprimeiro flip-flop de transmissão de dados e um segundoflip-flop sincrono relógio de transmissão em um IC do ladode transmissão de dados através da interface source-síncrono, e um passo de transmissão um sinal do relógio apartir de um PLL circuito de transmissão de uma exploraçãoefectiva relógio em funcionamento, e, posteriormente,transmitindo os dados sobre os valores iniciais, bem como orelógio sincrono, respectivamente, a partir do primeiroflip-flop eo segundo flip-flop. 0 método também inclui umaetapa de provocar uma terceira flip-flop para a recepção dedados de captação, de acordo com o relógio sincronotransmitidos a partir do segundo flip-flop, os dados sobreas iniciais valores transmitidos a partir do primeiro flip-flop, com uma IC na lateral para a recepção de dadosatravés da interface sincrona-fonte.

Aqui, a etapa inicial de configuração valores no primeiro eno segundo flip-flops inclui: um passo de causar JTAG_TDRs,que são fornecidos a corresponder, respectivamente, aosprimeiro e segundo flip-flops, para manter cada um valorpredeterminado, ea um passo da causando a JTAG_TDRs paradefinir ou redefinir o primeiro flip-flop eo segundo flip-flop, em conformidade com os valores retidos nelas, a fimde definir os valores iniciais no primeiro e no segundoflip-flops. Alternativamente, na etapa de definição devalores iniciais no primeiro e no segundo flip-flops, osvalores iniciais são estabelecidas pelo desempenho, comrelação ao primeiro e segundo flip-flops formando umacadeia scan, uma varredura mudança nos dados de ensaiosatravés da varredura cadeia.

Além disso, o presente invenção também pode ser entendidocomo o seguinte método de ensaio de um microcomputador queinclui uma pluralidade de ICs ligados através de umainterface sincrona-fonte. Este método de ensaio inclui: umpasso de causar uma flip-flop, do lado de transmissão dedados através da fonte-sincrono interface para receber ereter os dados dos ensaios; uma etapa de transmissão de umsinal do relógio a partir de um PLL circuito de transmissãode um relógio em funcionamento efectivo operação, e depoisde transmitir os dados de ensaios, retidos nostransmitindo-side flip-flop, e um relógio na fontesincrono-sincrono, e causando um passo de um flip-flop, dolado para a recepção de dados através da interfacesincrona-fonte para capturar os dados de ensaio, de acordocom o relógio sincrono.

Aqui, a etapa de causar a transmissão do lado do flip-floppara receber os dados dos ensaios inclui: um passo decausar um JTAG_TDR para reter um valor predeterminado, oJTAG_TDR sendo fornecido para corresponder ao transmitir-side flip-flop, e uma etapa de definição ou redefinição decausar, de acordo com o valor retido no JTAG_TDR, atransmissão do lado do flip-flop para que o JTAG_TDRcorresponde, de forma a causar a transmissão do lado doflip-flop para reter os dados de ensaio. Alternativamente,na etapa de causar a transmissão do lado do flip-flop parareceber os dados dos ensaios, os transmissores-side flip-flop é provocada para reter os dados de ensaio através darealização, no que diz respeito à transmissão do lado doflip-flop formando uma cadeia scan , Uma varredura mudançanos dados de ensaios através da cadeia scan.

Efeitos da Invenção

De acordo com a presente invenção configurado comodescrito acima, os dados podem ser transmitidos entre chipsligados através de uma fonte dentro de uma interfacesincrona-ASIC, em conformidade com o mesmo sinal do relógioenquanto que na operação real. Posteriormente, o resultadoda transmissão de dados é retirado e avaliados por meio deum JTAG_TDR para observação desde que recebe do lado em umchip. Isto faz com que seja possível realizar um teste develocidade a bordo, o nivel, sem empregar um sistema denível de teste.

Além disso, com este método, os dados que são transmitidosatravés de cada transmissão caminho pode ser avaliadoindividualmente. Assim sendo, quando um problema éencontrado, é possível identificar facilmente a causa, aocontrário de um sistema de nível de teste.

Modo de Melhor Realização da Invenção

Na seqüência, os melhores modos (doravante,corporizações) para a realização da presente invenção serãodescritas em detalhe com referência aos desenhosacompanham.

Em primeiro lugar, um breve resumo da invenção serádescrita. Um teste do presente invenção é feita, por seconcentrar em cada par de dois chips (para source-síncrono)entre as quais a troca de dados é realizada, a transmissãoa partir da TR (transmissores) para o lado chip REC(receptor) por um lado chip pluralidade de chips(circuitos) incluído em um ASIC. Neste ensaio, em primeirolugar, o flip-flops para source-síncrono em ambos os ladosda TR-REC-chip e os laterais têm chip são inicializadospara valores predeterminados, respectivamente. Em seguida,uma fonte-síncrono interface é orientado de acordo com umrelógio com a mesma velocidade que a operação em reais,sendo que um valor (teste de dados) da TR-side flip-flop étransmitido para o REC-side flip-flop. Posteriormente, oresultado armazenado no REC-side flip-flop é lido fora, e éentão observada.

Conforme descrito acima, na presente invenção, osdados dos ensaios é transmitida de uma fonte-sincronointerface na mesma velocidade em que a operação real, sendoque em um teste de velocidade é realizado. Um método noqual um JTAG_TDR é compartilhada pode ser aplicada paraflip-flops de sincrônico-fonte a ser utilizada no ensaio,em alguns casos.

Como métodos de execução sincrono-fonte, existem: (a)um método em que o TR lado transmite dados e um relógio comuma meia-therebetween intervalo de tempo de ciclo; e (b) ummétodo em que o TR lado transmite dados e um relógio sobreo mesmo relógio borda. Destes, no (b) método, em muitoscasos, os horários de ponta e um relógio de transmissão dedados estão a ser causados diferentes uns dos outros de umamaneira que um relógio está sincrono retardados por π / 2(90 usando um significa atraso como, por exemplo, umDDL (Digital Delay Line) circuito (a seguir, um mecanismopara adiar por um relógio π / 2 é referida como uma DDL) ,no lado REC-chip, segundo o qual os dados estão trancadosem um flip - flop de acordo com este relógio sincrono.

Como um método para a fixação de valores iniciais (teste dedados) em flip-flops de sincrônico-fonte, existe um métodopara a fixação de um valor inicial de acordo com um set /reset sinal usando set / reset flip-flops como o flip-flopspara a fonte-sincrona. Além disso, no caso sincrono-fonte éimplementado por meio do exposto (b) método, um método emque um TR-side flip-flop é causado também para servir comoum JTAG_TDR (isto é, em que um valor inicial é fixado em umTR-side flip-flop, usando um esquema de transferir dados deacordo com JTAG) podem ser empregadas. Assim, três tipos deconfigurações circuito pode ser assumida a ser empregadopara realização do teste de apresentar o invento. Aquiabaixo, o presente invenção será descrita pela primeiraprestação a terceiros corporizações que correspondem aestas configurações circuito.

<Nome Embodiment>

Numa primeira concretização, será dada uma descriçãodo seguinte caso. Especificamente, um método em que o TRlado transmite dados e um relógio com um intervalo de tempode ciclo semi-therebetween é empregada como um método deexecução source-sincrona.

Fig. 1 é um diagrama com toda a configuração de umafonte sincrono-circuito ao qual é aplicado o presenteconcretização. Na fig. 1, um chip A TR é um do lado dochip, e um chip B é um REC-side chip. Embora só circuitoseções que são fonte de-sincrono são mostrados na fig. 1, éde ser entendido que ambas as fichas AeB estão previstas,respectivamente, com sistema de circuitos. Note que, asdiferenças entre os chips AeB mostrada na Fig. 1 se foremapenas para ilustrar cada um dos chips A e B é a TR do ladodo chip ou o REC-side chip. Em outras palavras, cada chipem um ASIC serve como o chip A ou B do chip, dependendo doestado (TR REC lateral ou lateral) do chip na fonte-sincrono interface.

No chip A, FF_T denota uma TR-side flip-flop. Nestaconcretização, a TR-side flip-flop é um jogo / reset flip-flop, a configuração do que é mostrado na fig. 8. Por outrolado, no chip B, FF_R denota um REC-side flip-flop. O REC-side flip-flop é também um set / reset flip-flop, aconfiguração do que é mostrado na fig. 9. TDR_FF nos chipsAeB denota uma JTAG_TDR, a configuração do que é mostradona fig. 10.

Fig. 2 é um diagrama com os elementos mais básicos circuitosincrono-fonte para que sejam um alvo desta concretização.Na fig. 2, como flip-flops de sincrônico-fonte, uma flip-flop Fl para a transmissão de dados e um flip flop F2 parasincrono relógio transmissão são mostrados no chip A (TRlado) , e flip-flops F3 e F4 para a recepção de dados sãodemonstrado no chip B (REC lado). Da REC-side flip-flops F3e F4, o flip-flop F3 captura de dados transmitidos a partirdo flip-flop Fl, sobre a borda de uma subida sincronorelógio transmitidos a partir do flip-flop F2. 0 flip-flopF4, por outro lado, captura de dados transmitidos a partirdo flip-flop Fl, caindo sobre a borda do relógio sincronotransmitidos a partir do flip-flop F2.

Na fig. 2, um único flip-flop Fl, um único flip-flop F3 eum único flip-flop F4 são prestados a um único flip-flop F2para transmissão sincrona relógio. No entanto, em umcircuito real, vários flip-flops Fl são prestados a umúnico flip-flop F2 para transmissão sincrona relógio, eflip-flops F3 e F4 são fornecidos no chip B de forma que onúmero de flip-flops F3 eo número do flip-flops F4 cadacorrespondem ao número de flip-flops Fl (ver fig. 1). Alémdisso, vários conjuntos de tais flip-flops Fl a F4 sãofornecidos nos chips Ae B. Por exemplo, suponha que oschips AeB inclui quatro conjuntos de flip-flops Fl a F4,enquanto oito flip-flops Fl, oito flip-flops F3 e F4 oitoflip-flops são fornecidos a um único flip-flop F2 em cadaconjunto. Nesse caso, a taxa de transmissão de dados entreos chips A e B é de 32 bits (= 8 bits χ 4) / relógio borda.Além disso, no chip A, a pluralidade da TR-side flip-flopsFl e F2 formar uma cadeia scan para fabricação testes, ecada um são conectados a um terminal de entrada (navarredura) e um terminal de saída (scan out) previstos no ochip A. Da mesma forma, no chip Β, o REC-side flip-flops F3e F4 formar uma cadeia scan, e são cada ligado a umterminal de entrada (na varredura) e um terminal de saída(out scan) fornecido no chip B. Cada um dos flip-flops Fl,F2, F3 e F4 é set / reset em resposta à saída de umcorrespondente de um dos TDR_FFs, que são cada uma JTAG_TDR(ver fig. 1) . Além disso, Fl, F2, F3 e F4 são flip-flopspara um MUXSCAN design. No momento da análise, Fl e F2tomar uma selecção sinal EP = "1" F3 e F4, enquanto umaselecção tomar sinal EP = "O". Isto também se aplica àsFigs. 13 e 18, que ilustram corporizações demais para serdescrito mais tarde.

O flip-flops Fl e F2 do chip Uma serão descritos maisdetalhadamente.

Um valor (teste de dados) está definido na TR-side flip-flop Fl para a transmissão de dados através do controlo dasrespectivas TDR_FF. Em seguida, o flip-flop inverte Fl umasaída do seu próprio controle, em resposta a um sinal SG_P= "1" introduzido por um multiplexer Ml, os insumos e saídainvertida novamente, depois da saída valor retido (DATAOUT)sobre a quebra da ponta do um sinal do relógio CLK2 de umPLL (Phase-Locked Loop) 11 circuito.

Em contrapartida, um valor inicial está definido na TR-sideflip-flop síncrono relógio F2 para transmissão pelocontrolo das respectivas TDR_FF. Em seguida, o flip-flop F2inverte uma saída do seu próprio controle, em resposta a umsinal SG_P = "1" introduzido por um multiplexer M2, asentradas e saídas invertido novamente, depois da saídavalor retido como um relógio síncrono (CLKOUT) porintroduzindo um sinal do relógio CLK2 a partir do circuitoPLL 11 sem invertendo-a. Com esta configuração, a saída deDATAOUT o flip-flop Fl ea saída dos CLKOUT o flip-flop F2são efectuados com um intervalo de tempo de ciclo semi-therebetween.

Aqui, o sinal do relógio CLK2 outputted a partir docircuito PLL 11 é um sinal do relógio com a mesmafreqüência que a operação de um relógio controla ofuncionamento de um chip na operação real.

Em seguida, o flip-flops F3 e F4 do chip B serão descritosmais detalhadamente.

Um valor inicial é estabelecida com o REC-side flip-flop F3para os dados captados pelo controlo das respectivasTDR_FF. Posteriormente, CLKOUT, que é recebida a partir deum chip, é introduzido para o flip-flop F3 operação como umrelógio STB_clk sem ser invertido. De acordo com estaoperação STB_clk relógio, o flip-flop F3 capta DATAOÜT, queé recebida a partir do chip A. 0 valor (teste de dados) deDATAOUT outputted é assim desde o flip-flop F3 (DP), eposteriormente se pega a TDR_DP para uma observação.

Em contrapartida, um valor inicial é fixado na tampa flip-F4, que é o outro REC-side flip-flop para a recepção dedados, através do controlo das respectivas TDR_FF.

Posteriormente, o relógio CLKOUT sincrona, que é recebida apartir de um chip, é introduzido para o flip-flop F4 comouma operação STB_clk relógio enquanto está a ser invertida.

De acordo com esta operação STB_clk relógio, o flip-flop F4capta DATAOUT, que é recebida a partir do chip A. 0 valordo DATAOUT (teste de dados) é, portanto outputted a partirdo flip-flop F4 (DN) , e posteriormente é fechada para umaTDR_DN para observação.

Fig. 3 é um diagrama com sinal ondulares no flip-flop F3.Consulte a fig. 3. On subida a bordo de um dos dois oprimeiro relógio a partir de sinais CLK2 circuito PLL 11 dochip A, o relógio sincrono (CLKOUT) é passada a partir doflip-flop F2, e os STB_clk quedas. Em seguida, naextremidade caindo deste primeiro sinal do relógio CLK2, osdados de ensaio (DATAOUT) é passada a partir do flip-flopFl. Posteriormente, sobre a borda de subida ao segundosinal do relógio CLK2, a saida do relógio está arquivadosincrono, e as subidas STB_clk, sendo que o valor dos dadosé captada por testar o flip-flop F3 do chip B (DP) . Aqui,(F1 = "0") indicado no desenho indica que a Fl éinicializado para "0" pelo correspondente TDR_FF. Istotambém se aplica a seguinte descrição.

Fig. 4 é um diagrama com sinal ondulares no flip-flop F4.Consulte a fig. 4. On subida a bordo de um dos dois oprimeiro relógio a partir de sinais CLK2 circuito PLL 11 dochip A, o relógio sincrono (CLKOUT) é passada a partir doflip-flop F2, e as subidas STB_clk. Em seguida, naextremidade caindo deste primeiro sinal do relógio CLK2, osdados de ensaio (DATAOUT) é passada a partir do flip-flopFl. Posteriormente, sobre a borda de subida ao segundosinal do relógio CLK2, a saida do relógio é sincronizadarescindido, e os STB_clk insere, pelo qual o valor do testede dados é capturada pelo flip-flop F4 do chip B (DN) .

Em seguida, um método de fixação dos valores iniciais noflip-flops Fl para F4-fonte para sincrono nestaconcretização será descrita.

Fig. 5 é um diagrama com a configuração de um circuito parainicializar o flip-flops Fl e F2 do A. 0 chip set / resetflip-flop é mostrado no desenho, quer o flip-flop Fl ou aF2 flip-flop do Um chip mostrado na fig. 2. Na fig. 5, emprimeiro lugar, um valor é armazenado no TDR_FF. Depois,quando UpdateDR_L = "1", o flip-flops Fl e F2 ou redefinirsão estabelecidos de acordo com o valor armazenado noTDR_FF. 0 sinal, UpdateDR_L, é gerado como mostrado na fig.11. Isto também se aplica a seguinte descrição. No exemplomostrado no desenho, o flip-flops Fl e F2 são cada repostoquando o valor correspondente na TDR_FF é "1", enquantoestá a ser definida quando o valor correspondente na TDR_FFé "O". De resto, figo. 11 baseia-se na referência da Fig.5-5 de Não-patente Documento 1, e os notational sistemapara a geração de A, B, DeCe sinais do circuito mostradono desenho conforme a Fig. 5-5.

Hereinabove, tem sido dada a descrição do método deinicializar o flip-flops Fl e F2 do chip A. No entanto,nesta concretização, o flip-flops F3 e F4 do chip B estãoconfigurados de forma semelhante, a fim de que o flip -fIops F3 and F4 are each set or reset by the correspondingTDR FF of the chip B. Accordingly, the notation, Fl, F2(F3, F4), is used in the drawing.

Com referência a Fig. 1 de novo, será dada uma descrição darelação de conexão no nivel do chip, incluindo flip-flopsde sincrônico-f onte em que o teste de acordo com estaconcretização é realizado.

Em primeiro lugar, refira-se a TR do lado A. O chip contémum chip, para além dos acima mencionados FF_Ts e TDR_FFs: ocircuito PLL 11 e 12 um controlador PLL para este teste,como uma operação-relógio unidade transmissora para o enviode funcionamento relógios; um 2-pulso gerador 13 paraextrair dois pulsos de operação relógios transmitidos apartir do circuito PLL 11, e, em seguida, para a saida dospulsos; um controlador TAP 14, para controlar JTAG;instrução e um registo (IR) 15. As saldas do controladorTAP 14 e os 15 são cada instrução cadastro fornecido aoTDR_FFs, FF_Ts, 2-gerador de pulso 13 e estabelecimentossimilares, através de um descodificador instrução, bem comoportões Al, A2 e A3.

O controlador PLL 12 controla o modo que PLL circuito 11 a11 PLL circuito pode realizar transmissão com a mesmafreqüência que a operação em reais após uma seqüência bit(a seguir, um teste bit) em uma instrução JTAG atribuído aodeste teste é armazenada na instrução registrar 15.

E o portão Al proporciona uma TCK para as correspondentesTDR_FF quando um teste bit é armazenado no registoinstrução 15, e concomitantemente quando ShiftDR = "1".

E o portão A2 prevê, para cada FF_T através dacorrespondente TDR_FF, um sinal de controlo para a fixaçãode repor as FF_T ou quando um teste bit é armazenado noregisto instrução 15, e concomitantemente quando UpdateDR_L= "1". Quer o FF_Ts estão a ser definir ou redefinirdepende dos valores fixados na TDR_FFs correspondente,conforme descrito acima. Desta forma, os valores iniciaisdo FF_Ts são determinados.

E o portão A3 prevê, para cada FF_T, um sinal SG_P controlede fixação do interior do estado FF_T em um loop, e tambémprevê, para o 2-gerador de pulso 13 de acionar um sinalpara extrair dois pulsos a partir da saida do Circuito PLL11, quando um teste bit é armazenado no registo instrução15, e concomitantemente quando RunTestIdle = "1" (ver fig. 11).

Em seguida, remetem para o REC de chipset lado B. 0 chip Binclui, para além dos acima mencionados FF_Rs e TDR_FFs: umcontrolador TAP controla 21 para JTAG, e uma instruçãoregistrar 22. As saldas do controlador TAP 21 e os 22 estãocada instrução registos fornecidos ao TDR_FFs e similaresatravés de um descodificador instrução e portões A4 e A5.

E o portão A4 prevê, para os multiplexers Ml e M2, umcontrole provocando a multiplexers sinal para Ml e M2 paraselecionar os dados que indicam "1", quando um teste bit éarmazenado no registo instrução 22, e depois, quandoShiftDR = " 1. "Provocando a multiplexers Por Ml e M2 paraselecionar os dados que indicam" 1 ", uma pesquisa érealizada em um TDI (dados de teste)-TDO (teste dados out)caminho, de acordo com um teste TCK relógio, um valor que édefinir, em cada um dos TDR_FFs.

E o portão A5 prevê, para o TDR_FFs, um sinal de controloou de fixação de repor as FF_Rs, quando um teste bit éarmazenado no registo instrução 22, e concomitantementequando UpdateDR_L = "1". Quer o FF_Rs estão a serestabelecidos ou redefinir depende dos valores fixados naTDR_FFs, como descrito acima. Desta forma, os valoresiniciais do FF_Rs são determinados. Além disso, a TAPoferece 21 controlador, ao TDR_FFs, um sinal do relógioClockDR para controlar o funcionamento dos TDR_FFs.

Em seguida, será dada uma descrição das operações no testeusando o circuito com a configuração acima descrita.Fig. 6 é ondulares diagramas mostrando sinal no chips AeBdurante o ensaio execução, e fig. 7 é um fluxogramaesquemático mostrando um fluxo de ensaio.

O teste desta concretização principalmente constituída portrês fases: uma fase inicial de definição de valores (ambosos lados e TR-REC-side) flip-flops de sincrônico-fonte; umafase de condução de uma fonte-síncrono interface na mesmavelocidade operação real, e uma fase de contraírem oresultado do teste.

Conforme demonstrado na figura. 7, na prova destaconcretização, em primeiro lugar, um teste bit é armazenadoem cada um dos registos instrução 15 e 22 das fichas AeB.O circuito PLL 11 das fichas A e B é assim desencadeada umaoperação para transmitir relógio (Passo 701).Posteriormente, flip-flops de sincrônico-fonte (FF_Ts eFF_Rs na fig. 1, e Fl para F4 na fig. 2) são cadainicializado para um valor arbitrário (Passo 702). Esteflip-flop inicialização pode ser realizada por meio de ummétodo que respeita o modo de padrão JTAG 114 9, comomencionado acima. Referindo-se a Fig. 6, verifica-se que,no chip A, o flip-flops Fl e F2 são cada inicializados deacordo com o valor fixado no TDR_FF correspondentes, etambém que, no chip Β, o flip-flops F3 e F4 são cadainicializado, em conformidade com o valor fixado nocorrespondente TDR_FF.

Posteriormente, foi desencadeado pela RunTestIdle = "1" dolado chip TR-A, 2-o pulso gerador 13 transmite dois pulsosfora da saida do circuito PLL 11, os dois pulsos com amesma velocidade que a de um relógio em reais operação(Passo 703) . Referindo-se a Fig. 6, se verificar que umsinal de controlo SG_P para causar o FF_Ts de estar em umIoop estado é passada, e, a este calendário, relógio CLK2sinais de dois pulsos são outputted. Note que, RunTestIdleé gerado como mostrado na fig. 11.

Então, de acordo com os dois pulsos, o flip-flops Fl e F2respectivamente transmitir os dados conservados em testar oflip-flop Fl e um relógio sincrono para o REC de chipsetlado B (Passo 704). 0 flip-flops F3 e F4 do chip B capturaros dados transmitidos a partir do flip-flop da Fl Um chipde acordo com o relógio sincrono transmitidos a partir doflip-flop F2 (Passo 705).

Posteriormente, em face da REC-chip B, os valores obtidosatravés do flip-flops estão trancados F3 e F4,respectivamente, às TDR_DP e os TDR_DN em resposta a umclockDR. Os valores estão trancados em seguida retirado daTDOs que deverão ser observadas (Passo 706). Esses dadospodem ser retirados a partir do TDOs de acordo com um sinalClockDR fornecida a partir do 14 TAP controlador por meiode um método que respeita o modo de padrão JTAG 1149.Desta forma, os dados dos ensaios é transmitida entre TR-side flip-flops e REC-side flip-flops, todos os quais sãode origem-sincrono, na mesma velocidade em que a operaçãoreal. Avaliando o values (resultado) captado pela RECfaces, uma placa de nivel de velocidade no teste pode serrealizado com a fonte-sincrono interface.

<Second Embodiment>

Em uma segunda concretização, será dada uma descrição doseguinte caso. Especificamente, um método em que o TR ladotransmite dados sobre o relógio e um relógio mesma ponta éempregada como método de execução sincrono-fonte e,concomitantemente TR-side flip-flops são fixados ouredefinir, em conformidade com os valores de TDR_FFs , Aser inicializado.

Fig. 12 é um diagrama com toda a configuração de uma fontesincrono-circuito para que essa concretização é aplicada.Na fig. 12, um chip A TR é um do lado do chip, enquanto umchip B é um REC-side chip. Embora só circuito seções quesão fonte de-síncrono são mostrados na fig. 12, é de serentendido que ambas as fichas AeB estão previstas,respectivamente, com sistema de circuitos. Note que, asdiferenças entre os chips AeB mostrada na Fig. 12 seforem apenas para ilustrar cada um dos chips A e B é a TRdo lado do chip ou o REC-side chip. Em outras palavras,cada chip em um ASIC serve como o chip A ou B do chip,dependendo do estado (TR REC lateral ou lateral) do chip nafonte-sincrono interface. Nos chips AeB, denota uma FF_TTR-side flip-flop, FF_R denota um REC-side flip-flop, eTDR_FF denota uma JTAG_TDR. As configurações destas sãosemelhantes aos da primeira concretização, respectivamentemostrados na Figs. 8, 9 e 10.

Fig. 13 é um diagrama com os elementos mais básicoscircuito sincrono-fonte para que sejam um alvo destaconcretização. Na fig. 13, como flip-flops de sincrônico-fonte, uma flip-flop Fll para transmissão de dados e umflip flop F12 para sincrono relógio transmissão sãomostrados no chip A (TR lado), enquanto flip-flops F13 eF14 para recepção de dados são demonstrado no chip B (REClado). Da REC-side flip-flops F13 e F14, F13 o flip-flopcaptura de dados transmitidos a partir do flip-flop Fll,sobre a borda de uma subida sincrono relógio transmitidos apartir do flip-flop F12. 0 flip-flop F14, por outro lado,captura de dados transmitidos a partir do flip-flop Fll,caindo sobre a borda do relógio sincrono transmitidos apartir do flip-flop F12.

Na fig. 13, um único flip-flop Fll, um único deslize-flopF13 e um único flip-flop F14 são prestados a um único flip-flop F12 para transmissão sincrona relógio. No entanto, emum circuito real, vários flip-flops Fll são prestados a umúnico flip-flop F12 para transmissão sincrona relógio, eflip-flops F13 e F14 são fornecidos no chip B de forma gueo número de flip-flops F13 eo número do flip-flops F14 cadacorrespondem ao número de flip-flops Fll (ver fig. 12).Além disso, vários conjuntos de tais flip-flops Fll a F14são fornecidos nos chips AeB.

Além disso, no chip A, a pluralidade da TR-side flip-flopsFll e F12 formar uma cadeia scan para fabricação testes, ecada um são conectados a um terminal de entrada (navarredura) e um terminal de saida (scan out) previstos no ochip A. Da mesma forma, no chip Β, o REC-side flip-flopsF13 e F14 formar uma cadeia scan, e são cada ligado a umterminal de entrada (na varredura) e um terminal de saida(out scan) fornecido no chip B. Cada um dos flip-flops Fll,F12, F13 e F14 é set / reset em resposta à saida de umcorrespondente de um dos TDR_FFs (ver fig. 12) .

O flip-flops Fll e F12 do chip Uma serão descritos maisdetalhadamente.

Um valor (teste de dados) está definido na TR-side flip-flop Fll para transmissão de dados através do controlo dasrespectivas TDR_FF. Em seguida, o flip-flop Fll inverte umasaida do seu próprio controle, em resposta a um sinal SG_P= "1" introduzido por um multiplexer Ml, os insumos e saidainvertida novamente, depois da saida valor retido (DATAOUT)pela entrada de um sinal do relógio CLK2 a partir de umcircuito PLL 11 sem invertendo-a.

Em contrapartida, um valor inicial está definido na TR-sideflip-flop sincrono relógio F12 para transmissão pelocontrolo das respectivas TDR_FF. Em seguida, o flip-flopF12 inverte uma saida do seu próprio controle, em respostaa um sinal SG_P = "1" introduzido por um multiplexer M2, asentradas e saidas invertido novamente, depois da saidavalor retido como um relógio sincrono (CLKOUT) porintroduzindo um sinal do relógio CLK2 a partir do circuitoPLL 11 sem invertendo-a. Com esta configuração, a saida deDATAOUT o flip-flop e Fll a saida dos CLKOUT o flip-flopF12 são realizadas no mesmo relógio borda.Aqui, o sinal do relógio CLK2 outputted a partir docircuito PLL 11 é uma operação relógio para controlar ofuncionamento de um chip na operação real.

Em seguida, o flip-flops F13 e F14 do chip B serãodescritos mais detalhadamente.

Um valor inicial é estabelecida com o REC-side flip-flopF13 para os dados captados pelo controlo das respectivasTDR_FF. Posteriormente, o ciclo dos CLKOUT comprimento, queé recebida a partir de um chip, está atrasada por π / 2 emuma DLL circuito 23, e, em seguida, o atraso na CLKOUT éintroduzido para o flip-flop F13 operação como um relógioDDL_clk sem ser invertido. De acordo com esta operaçãoDDL_clk relógio, o flip-flop F13 capta DATAOUT, que érecebida a partir do chip A. 0 valor (teste de dados) deDATAOUT outputted é assim desde o flip-flop F13 (DP), eposteriormente é fechada em TDR_DP para uma observação.

Em contrapartida, um valor inicial é estabelecida com oflip-flop F14, que é o outro flip-flop para recepção dedados, através do controlo das respectivas TDR_FF.Posteriormente, a duração do ciclo sincrono CLKOUT relógio,que é recebida a partir do chip A, está atrasada por π / 2no circuito DLL 23, a fim de que o relógio sincrono CLKOUTestá definido como uma operação DDL_clk relógio. Se DDL_clka operação relógio, em seguida, introduzido para o flip-flop F14 enquanto está a ser invertida. De acordo com estaoperação DDL_clk relógio, o flip-flop F14 capta DATAOUT,que é recebida a partir do chip A. 0 valor do DATAOUT(teste de dados) é, portanto outputted a partir do flip-flop F14 (DN), e posteriormente é fechada em um TDR_DN paraobservação.

Fig. 14 é um diagrama com sinal ondulares no flip-flop F13.Consulte a fig. 14. On subida a bordo do primeiro sinal dorelógio CLK2 dos dois sinais CLK2 relógio a partir docircuito PLL 11 da ficha A, os dados de ensaio (DATAOUT) doflip-flop Fll e ao relógio sincrona (CLKOUT) do flip-flopF12 são outputted simultaneamente. Em seguida, sobe aoDDL_clk, atrasado por π / 2 deste sincrónico ciclo derelógio. Como conseqüência, a tempestividade da subida doDDL_clk é deslocada no meio do teste de dados. Em respostaa esta subida do DLL_clk, o valor do teste de dados écapturada pelo flip-flop F13 do chip B (DP).

Fig. 15 é um diagrama com sinal ondulares no flip-flop F14.Consulte a fig. 15. On subida a bordo do primeiro sinal dorelógio CLK2 dos dois sinais CLK2 relógio a partir docircuito PLL 11 da ficha A, os dados de ensaio (DATAOUT) doflip-flop Fll e ao relógio sincrona (CLKOUT) do flip-flopF12 são outputted simultaneamente. Em seguida, as quedasDDL_clk, atrasado por π / 2 deste sincrónico ciclo derelógio. Como conseqüência, o momento da queda do DDL_clk édeslocada no meio do teste de dados. Em resposta a estaqueda do DLL_clk, o valor do teste de dados é capturadapelo flip-flop F14 do chip B (DN).

Nesta concretização, o flip-flops Fll a F14-fonte parasincronas são, como o flip-flops Fl a F4 da primeiraconcretização, set / reset de acordo com as saídas docorrespondente TDR_FFs como descrito acima. Assim, um valorinicial é fixado em cada um dos flip-flops Fll a F14,através de um método semelhante à utilizada na primeiraconcretização, na configuração do circuito mostrado na fig. 5.

Com referência a Fig. 12 novamente, a relação de conexão nonível do chip, incluindo flip-flops de sincrônico-fonte emque o teste de acordo com esta concretização é realizado.Em primeiro lugar, refira-se a TR do lado A. 0 chip contémum chip, para além dos acima mencionados FF_Ts e TDR_FFs: ocircuito PLL 11 e um controlador PLL 12, como uma operação-relógio unidade transmissora para o envio de funcionamentorelógios; um 2-pulso gerador 13 para extrair dois pulsos deoperação relógios transmitidos a partir do circuito PLL e,em seguida, para a saida dos pulsos; um controlador TAP 14,para controlar JTAG; instrução e um registo (IR) 15. Assaídas do controlador TAP 14 e os 15 são cada instruçãocadastro fornecido ao TDR_FFs, FF_Ts, 2-gerador de pulso 13e estabelecimentos similares, através de portões Al, A2 e A3.

0 controlador PLL 12 controla o modo que PLL circuito 11 a11 PLL circuito pode realizar transmissão com a mesmafreqüência que a operação em reais após um teste bit éarmazenado no registo instrução 15.

E o portão Al proporciona uma TCK para as correspondentesTDR_FF quando um teste bit é armazenado no registoinstrução 15, e concomitantemente quando ShiftDR = "1".

E o portão A2 prevê, para cada FF_T através dacorrespondente TDR_FF, um sinal de controlo ou de fixaçãode repor as FF_T quando um teste bit é armazenado noregisto instrução 15, e concomitantemente quandoUptadteDR_L = "1". Quer o FF_Ts estão a ser definir ouredefinir depende dos valores fixados nos correspondentesTDR_FFs, como descrito acima. Desta forma, os valoresiniciais do FF Ts são determinados. Neste caso, o valorinicial do FF_T, incluindo o flip-flop Fl mostrado na fig.13, está programado para servir como teste de dados.E o portão A3 prevê, para cada FF_T, um sinal SG_P controlede fixação do interior do estado FF_T em um loop, e tambémprevê, para o 2-gerador de pulso 13 de acionar um sinalpara extrair dois pulsos a partir da saida do Circuito PLL11, quando um teste bit é armazenado no registo instrução15, e concomitantemente quando RunTestIdle = "1".

Em seguida, remetem para o REC de chipset lado B. 0 chip Binclui, para além dos acima mencionados FF_Rs e TDR_FFs: umcontrolador TAP 21 para controlar JTAG; uma instruçãoregistrar 22; um circuito DDL 23 para atrasar um relógiosíncrono; relógio e um controlador de 24 para controlar ocircuito DDL 23 e um circuito PLL unillustrated. As saídasdo controlador TAP 21 e os 22 estão cada instrução registosfornecidos ao TDR_FFs e os portões, como via A4 e A5.

O relógio do controlador controla 24 DDL circuito 23 e oscircuitos de modo que PLL os 23 e os DDL circuito PLLunillustrated circuito pode realizar transmissão com amesma freqüência que a operação em reais após um teste bité armazenado no registo instrução 22.

E o portão A4 prevê, para multiplexers Ml e M2, um controleprovocando a multiplexers sinal para Ml e M2 paraselecionar os dados que indicam "1", quando um teste bit éarmazenado no registo instrução 22, e concomitantementequando ShiftDR = "1. "Provocando a multiplexers Por Ml e M2para selecionar os dados que indicam" 1 uma pesquisa érealizada em um TDI (dados de teste)-TDO (teste dados out)caminho, de acordo com um teste TCK relógio, um valor queestá definido no cada um dos TDR_FFs.

E o portão A5 prevê, para cada FF_R através dacorrespondente TDR_FF, um sinal de controlo ou de fixaçãode repor as FF_Rs, quando um teste bit é armazenado noregisto instrução 22, e concomitantemente quando UpdateDR_L= "1". Seja o que são FF_Rs ser definido ou depende derepor os valores fixados no TDR_FFs, como descrito acima.Desta forma, os valores iniciais do FF_Rs são determinados.0 controlador ClockDR da TAP prevê 21 relógio TCK um testepara o TDR_FFs quando ShiftDR = "1", ou quando CaptureDR ="1". De acordo com o teste desde TCK relógio, uma varreduraé realizada na trajectória DDA-TDO, e também os dadosarmazenados no FF_Rs é capturada pela TDR_FFs, por exemplo.

As operações nos testes realizados no circuito com o acimadescrito configuração são aproximadamente os mesmos que naprimeira concretização descritas com referência à Figs. 6 e7.

As operações na segunda concretização são diferentes emrelação aos seguintes aspectos das que na primeiraconcretização.

Em primeiro lugar, na primeira concretização, a saídamomento em que o teste é passada a partir de dados do flip-flop Fl, ea saída momento em que o relógio é passada apartir sincrônícas o flip-flop F2, têm um intervalo detempo de ciclo semi-therebetween . Em contrapartida, nasegunda concretização, a saída de dados de teste a partirdo flip-flop e Fll a saída do relógio a partir da síncronoflip-flop F12 são realizadas no mesmo relógio borda.

Além disso, em Passo 705 do Fig. 7, na primeiraconcretização, o flip-flops F3 e F4 capturar os dadostransmitidos a partir do teste flip-flop Fl, de acordo como relógio síncrono transmitidos a partir do flip-flop F2.

Em contrapartida, na segunda concretização, uma vez que orelógio vantagem sobre a qual os dados de ensaio é passadaa partir do flip-flop Fll, e que o relógio vantagem sobre aqual o relógio é passada a partir sincrônícas o flip-flopF12, são os mesmos prazos, o síncrono relógio está atrasadopor π / 2 DLL no circuito 23. Em seguida, o flip-flops F13e F14 captura os dados de ensaio em conformidade com opresente atrasado síncrono relógio.<Third Embodiment>

Semelhante à segunda concretização, em uma terceiraconcretização, um método em que o TR lado transmite dadossobre o relógio e um relógio mesma ponta é empregada comométodo de execução source-sincrona. Na terceiraconcretização, no entanto, será dada descrição do caso emque inicialização é feito por meio de um método no qual éfixado um valor em um JTAG_TDR, permitindo uma TR-sideflip-flop a desempenhar um papel como uma JTAG_TDR.Fig. 16 é uma opinião mostrando toda a configuração de umafonte sincrono-circuito para que essa concretização éaplicada. Na fig. 16, um chip A TR é um do lado do chip,enquanto um chip B é um REC-side chip. Embora só circuitoseções que são fonte de-sincrono são mostrados na fig. 16,que se deve entender que ambas as fichas AeB estãoprevistas, respectivamente, com um efectivo sistema decircuitos no circuito. Note que, as diferenças entre oschips AeB mostrado na fig. 16 são apenas para ilustrar secada um dos chips A e B é a TR do lado do chip ou o REC-side chip. Em outras palavras, cada chip em um ASIC servecomo o chip A ou B do chip, dependendo do estado (TR REClateral ou lateral) do chip na fonte-sincrono interface.Nos chips AeB, denota uma FF_T TR-side flip-flop, FF_Rdenota um REC-side flip-flop, e TDR_FF denota uma JTAG_TDR.

Desde FF_Ts servir também como TDR_FFs nesta concretização,não há TDR_FF no chip A. A configuração de uma destas TR-side flip-flops FF_Ts é mostrado na fig. 17. As formaçõesdo FF_Rs e TDR_FFs do chip B são semelhantes às mostradasna primeira concretização na Figs. 9 e 10.

Fig. 18 é um diagrama com os elementos mais básicoscircuito sincrono-fonte para que sejam um alvo destaconcretização. Na fig. 18, como flip-flops de sincrônico-fonte, uma flip-flop F21 para transmissão de dados e umflip-flop F22 para sincrono relógio transmissão sãomostrados no chip A (TR lado), enquanto flip-flops F23 eF24 para recepção de dados são mostrados no chip B (REClado). Da REC-side flip-flops F23 e F24, F23 o flip-flopcaptura de dados transmitidos a partir do flip-flop F21,sobre a borda de uma subida sincrono relógio transmitidos apartir do flip-flop F22. Além disso, o flip-flop F24captura de dados transmitidos a partir do flip-flop F21caindo sobre a borda do relógio sincrono transmitidos apartir do flip-flop F22.

Na fig. 18, um único flip-flop F21, um único flip-flop F23e um único flip-flop F24 são prestados a um único flip-flopF22 para transmissão sincrona relógio. No entanto, em umcircuito real, vários flip-flops F21 são prestados a umúnico flip-flop F22 para transmissão sincrona relógio, eflip-flops F23 e F24 são fornecidos no chip B de forma queo número de flip-flops F23 eo número do flip-flops F24 cadacorrespondem ao número de flip-flops F21 (ver fig. 16) .Além disso, vários conjuntos de tais flip-flops F21 a F24são fornecidos nos chips AeB.

Além disso, no chip A, a pluralidade da TR-side flip-flopsF21 e F22 formar uma cadeia scan para fabricação testes, ecada um são conectados a um terminal de entrada (navarredura) e um terminal de saida (scan out) previstos no ochip A. Da mesma forma, no chip Β, o REC-side flip-flopsF23 e F24 formar uma cadeia scan, e são cada ligado a umterminal de entrada (na varredura) e um terminal de saida(out scan) fornecido no chip B. 0 valor inicial é fixado emcada um dos flip-flops F21 e F22 desta concretizaçãorealizando com varrimento uma passagem sobre os dadosatravés do correspondente da cadeia scan. Cada um dos flip-flops F2 3 e F24, por outro lado, é definir / redefinir emresposta à saida de um correspondente de um dos TDR_FFs(ver fig. 16) .O flip-flops F21 e F22 do chip Uma serão descritos maisdetalhadamente.

Um valor (teste de dados) está definido na TR-side flip-flop F21 para transmissão de dados através da digitalizaçãodo caminho JTAG_TDR que é encaminhado através dos pinos 1 e0, respectivamente, dos multiplexers Ml e M3. Em seguida, oflip-flop F21 inverte uma saida do seu próprio controle, emresposta a um sinal SG_P introduzido por um multiplexer Ml,os insumos e saida invertida novamente, enquanto a entradade sinal do relógio CLK2 a partir do circuito PLL 11 seminvertendo-a, saida assim o valor retido (DATAOUT).Em contrapartida, um valor inicial está definido na TR-sideflip-flop F22 para sincrono relógio transmissão, através daverificação do caminho JTAG_TDR que é encaminhado atravésdos pinos 1 e 0, respectivamente, dos multiplexers M2 e M4.Em seguida, o flip-flop F22 inverte uma saida do seupróprio controle, em resposta a um sinal SG_P introduzidopor um multiplexer M2, as entradas e saídas novamenteinvertidos, enquanto a entrada de sinal do relógio CLK2 apartir do circuito PLL 11 sem invertendo-a, assim saída ovalor retido como um relógio sincrono (CLKOUT). Com estaconfiguração, a saída de DATAOUT o flip-flop e F21 a saídados CLKOUT o flip-flop F2 são realizadas no mesmo relógioborda.

Aqui, o sinal do relógio CLK2 outputted a partir docircuito PLL 11 é uma operação relógio para controlar ofuncionamento de um chip na operação real.

Em seguida, o flip-flops F23 e F24 do chip B serãodescritos mais detalhadamente.

Um valor inicial é estabelecida com o REC-side flip-flopF23 para os dados captados pelo controlo das respectivasTDR_FF. Posteriormente, o comprimento dos CLKOUT ciclo, queé recebida a partir de um chip, está atrasada por π / 2 emuma DLL circuito 23, e, em seguida, o atraso na CLKOUT éintroduzido para o flip-flop F23 operação como um relógioDDL_clk sem ser invertido . De acordo com esta operaçãoDDL_clk relógio, o flip-flop F23 capta DATAOUT, que érecebida a partir do chip A. 0 valor da DATAOUT (teste dedados) é, portanto outputted a partir do flip-flop F23(DP) , e posteriormente é fechada em TDR_DP para umaobservação.

Em contrapartida, um valor inicial é estabelecida com oflip-flop F24, que é o outro flip-flop para recepção dedados, através do controlo das respectivas TDR_FF.Posteriormente, a duração do ciclo sincrono CLKOUT relógio,que é recebida a partir do chip A, está atrasada por π / 2no circuito DLL 23, a fim de que o relógio sincrono CLKOUTestá definido como uma operação DDL_clk relógio. Se DDL_clka operação relógio, em seguida, introduzido para o flip-flop F2 4 enquanto está a ser invertida. De acordo com estaoperação DDL_clk relógio, o flip-flop F24 capta DATAOUT,que é recebida a partir do chip A. 0 valor do DATAOUT(teste de dados) é, portanto outputted a partir do flip-flop F24 (DN), e posteriormente é fechada em um TDR_DN paraobservação.

Fig. 19 é um diagrama com a onda de flip-flop F23.Consulte a fig. 19. On subida a bordo do primeiro sinal dorelógio CLK2 dos dois sinais CLK2 relógio a partir docircuito PLL 11 da ficha A, os dados de ensaio (DATAOUT) doflip-flop F21 e ao relógio sincrona (CLKLOUT) do flip-flopF22 são outputted simultaneamente. Em seguida, sobe aoDDL_clk, atrasado por π / 2 deste sincrónico ciclo derelógio. Como conseqüência, a tempestividade da subida doDDL_clk é deslocada no meio do teste de dados. Em respostaa esta subida do DLL_clk, o valor do teste de dados écapturada pelo flip-flop F23 do chip B (DP).

Fig. 20 é um diagrama com sinal ondulares no flip-flop F24.Consulte a fig. 20. On subida a bordo do primeiro sinal dorelógio do duas CLK2 relógio CLK2 sinais a partir docircuito PLL 11 da ficha A, os dados de ensaio (DATAOUT) doflip-flop F21 e ao relógio sincrona (CLKOUT) do flip-flopF22 são outputted simultaneamente. Em seguida, as quedasDDL_clk, atrasado por π / 2 deste sincrónico ciclo derelógio. Como conseqüência, o momento da queda do DDL_clk édeslocada no meio do teste de dados. Em resposta a estaqueda do DLL_clk, o valor do teste de dados é capturadapelo flip-flop F24 do chip B (DN) .

Em seguida, um método de fixação dos valores iniciais noflip-flops F21 a F24-fonte para sincrono nestaconcretização será descrita.

Fig. 17 é um diagrama com a configuração de um circuitopara inicializar o flip-flops F21 e F22 do chip A. Na fig.17, quando ShiftDR = "1", um sinal SS_P controle éfornecido a um multiplexer SI, de modo que o ClockDR éselecionado para ser fornecido para o flip-flops F21 e F22.

De acordo com este sinal ClockDR, é introduzido a partir dedados da IDC (dados de teste) do JATG para o flip-flops F21e F22, de modo que o flip-flops F21 e F22 sãoinicializadas.

Em contrapartida, o flip-flops F23 e F24 do chip B são set/reset, como no caso dos flip-flops Fl a F4 para source-sincrono na primeira concretização, de acordo com osresultados dos TDR_FFs. Assim, os valores iniciais sãoestabelecidas no flip-flops F23 e F24, através do mesmométodo que foi empregado na primeira concretização, naconfiguração do circuito mostrado na fig. 5.

Com referência a Fig. 16 de novo, será dada uma descriçãoda relação de conexão no nivel do chip, incluindo flip-flops de sincrônico-fonte em que o teste de acordo com estaconcretização é realizado.

Em primeiro lugar, refira-se a TR do lado A. O chip contémum chip, para além dos acima mencionados FF_Ts: o circuitoPLL 11 e um controlador PLL 12, como uma operação-relógiounidade transmissora, um 2-pulso gerador 13 para extrairdois pulsos de operação relógios transmitidos a partir docircuito PLL 11, e, em seguida, para a saida dos pulsos; umcontrolador TAP 14, para controlar JTAG; instrução e umregisto (IR) 15. As saidas do controlador TAP 14 e os 15são cada instrução cadastro fornecido ao FF_Ts, o 2-geradorde pulso 13 e estabelecimentos similares, através deportões Al e A3.

O controlador PLL 12 controla o modo que PLL circuito 11 a11 PLL circuito pode realizar transmissão com a mesmafreqüência que a operação em reais após um teste bit éarmazenado no registo instrução 15.

E o portão Al fornece um sinal do relógio ClockDR aoTDR_FFs quando um teste bit é armazenado no registoinstrução 15, e concomitantemente quando ShiftDR = "1".

Como resultado, o FF_Ts estão diretamente inicializado.E o portão A3 prevê, para o FF_Ts, um sinal SG_P controlepara configurar o interior de cada um dos FF_Ts em um Ioopestado, e também prevê, para o 2-pulso gerador 13 deacionar um sinal para extrair dois pulsos a partir doresultado do circuito PLL 11, quando um teste bit éarmazenado no registo instrução 15, e concomitantementequando ShiftDR = "1".

Em seguida, remetem para o REC de chipset lado B. 0 chip Binclui, para além dos acima mencionados FF_Rs e os TDR_FFs:um controlador TAP 21 para controlar JTAG; uma instruçãoregistrar 22; o circuito DDL 23 para atrasar um relógiosincrono ; E um relógio controlador de 24 para controlar ocircuito DDL 23 e um circuito PLL unillustrated. As saídasdo controlador TAP 21 e os 22 são fornecidas instruçõespara registrar o TDR_FFs e os portões como via A4 e A5.

0 relógio do controlador controla 24 DDL circuito 21 e oscircuitos de modo que PLL unillustrated os 23 e os DDLcircuito PLL circuito podemos desempenhar transmissão com amesma freqüência que a operação em reais após um teste bité armazenado no registo instrução 22.

E o portão A4 prevê, para os multiplexers Ml e M2, umcontrole provocando a multiplexers sinal para Ml e M2 paraselecionar os dados que indicam "1", quando um teste bit éarmazenado no registo instrução 22, e concomitantementequando ShiftDR = "1. "Por provocando a multiplexers Ml eM2 para selecionar os dados que indicam" 1 ", uma pesquisaé realizada em um TDI (dados de teste)-TDO (teste dadosout) caminho, de acordo com um teste relógio TCK, segundo oqual um valor está definido em cada um dos TDR_FFs.E o portão A5 permite, através do TDR_FFs, um sinal decontrolo ou de fixação de repor as FF_Rs, quando um testebit é armazenado no registo instrução 22, econcomitantemente quando UpdateDR_L = "1". Quer o FF_Rsestão a ser estabelecidos ou redefinir depende dos valoresfixados na TDR_FFs, como descrito acima. Desta forma, osvalores iniciais do FF_Rs são determinados.

O controlador ClockDR da TAP 21 causas relógio TCK um testedevem ser fornecidas ao TDR_FFs quando ShiftDR = "1", ouquando CaptureDR = "1". De acordo com o teste TCK relógio,uma pesquisa é realizada no TDI-TDO caminho, e os dadosarmazenados no FF_Rs é capturada pela TDR_FFs.

Em seguida, será dada uma descrição das operações no testeusando o circuito com a configuração acima descrita.

Fig. 21 é um diagrama com os chips de sinal em onda AeBdurante o ensaio execução. 0 fluxo esquemático do teste ésemelhante ao descrito na primeira concretização comreferência a Fig. 7, e, portanto, serão descritos aquitambém com referência a Fig. 7.

Em primeiro lugar, um teste bit é armazenado em cada um dosregistos instrução 15and 22, respectivamente, dos chips A eB. Os circuitos PLL 11 das fichas A e B (o chip LPLcircuito do B não é ilustrada) são, assim, desencadeado acada transmitir uma operação relógio (Passo 701) .

Posteriormente, flip-flops de sincrônico-fonte (o FF_Ts eFF_Rs na fig. 16, e F21 a F24 na fig. 18) estão cadainicializado para um valor arbitrário (Passo 702).

Aqui, cada um dos flip-flops é inicializado por meio de ummétodo que respeita o modo de padrão JTAG 1149, bem como napresente concretização. No entanto, referem-se a Fig. 21. 0multiplexer Sl mostrado na fig. 17 seleciona o sinal dorelógio ClockDR outputted a partir do controlador TAP 14,em conformidade com o SS P sinal, e uma varredura demudanças é, assim, realizada a partir dos dados de acordocom este sinal do relógio ClockDR. Como resultado, o flip-flops F21 e F22 estão diretamente inicializado, e os dadosde ensaio é introduzido mesma. No chip B, por outro lado, oflip-flops F23 e F24 foram iniciadas em conformidade com osvalores armazenados no TDR_FFs correspondentesrespectivamente ao flip-flops F21 e F22, à semelhança daprimeira concretização, como mostrado no formato wavediagrama abaixo (note que essa inicialização é realizadaantes da implantação dos flip-flops F21 e F22 do chip A emtermos de tempo).

Posteriormente, foi desencadeado pela RunTestIdle = "1" dolado chip TR-A, 2-o pulso gerador 13 transmite dois pulsosfora da saida do circuito PLL 11 (Passo 703) . Nestaconcretização, a saida CLK2 a partir do 2-gerador de pulso13 é selecionado no multiplexer Sl da Fig. 17, quandoShiftDR = "0". Referindo-se a Fig. 6, se verificar que umsinal de controlo SG_P para causar o FF_Ts de estar em umIoop estado é passada e, em seguida, relógio CLK2 sinais dedois pulsos são outputted.

Então, de acordo com os dois pulsos, o flip-flops Fl e F22respectivamente transmitir os dados conservados em testar oflip-flop Fl e um relógio síncrono para o REC de chipsetlado B (Passo 704). O flip-flops F23 e F24 do chip Bcapturar os dados transmitidos a partir do flip-flop F21 dochip em um acordo com o relógio sincrono transmitidos apartir do flip-flop F22 (Passo 705). Posteriormente, emface da REC-chip B, os valores obtidos através do flip-flops F23 e F24 é, respectivamente, com retenção na TDR_DPe TDR_DN. Os valores estão trancados em seguida retirado daTDOs que deverão ser observadas (Passo 706).

Aqui abaixo, as descrições foram dadas por tomar, comoexemplos, os casos em que cada um de flip-flops formandouma cadeia de varredura JTAG são utilizados como fonte deflip-flops-sincrona, em primeiro a terceiro corporizações.

No entanto, é óbvio que essas configurações que não sejamtambém são possíveis, desde que estejam em consonância como espírito eo alcance da presente invenção.Especificamente, a definição dos valores iniciais eobservação dos resultados pode ser facilmente realizada pormeio de uma análise da cadeia JTAG diferente. Na atualASIC, uma configuração para a realização de um teste usandoscan JTAG é geralmente fornecida. Deste modo, é muitopreferível que um teste é realizado pelo utilizam essesflip-flops formando uma cadeia scan. No entanto, isso nãoexclui um caso em que um circuito separado para arealização de uma configuração teste interliguem da actualcorporizações é fornecida em um ASIC.

Breve descrição dos Desenhos

[Fig. 1] Fig. 1 é um diagrama com toda a configuração deuma fonte sincrono-circuito para que uma primeiraconcretização do presente invenção é aplicada.

[Fig. 2] Fig. 2 é um diagrama com os elementos mais básicoscircuito sincrono-fonte para que sejam alvos daconcretização, no circuito mostrado na fig. 1.

[Fig. 3] Fig. 3 é um diagrama com ondas em um sinal flip-flop F3 mostrado na fig. 2.

[Fig. 4] Fig. 4 é um diagrama com ondas em um sinal flip-flop F4 mostrado na fig. 2.

[Fig. 5] Fig. 5 é um diagrama com a configuração de umcircuito para a inicialização flip-flops de um chip naconcretização.

[Fig. 6] Fig. 6 é ondulares um diagrama com sinal durante oteste execução, de acordo com a concretização.

[Fig. 7] Fig. 7 é um fluxograma que mostra um esquema defluxo de um teste da concretização.

[Fig. 8] Fig. 8 é um diagrama com uma configuração de umcircuito TR-side flip-flop utilizado na concretização.

[Fig. 9] Fig. 9 é um diagrama com uma configuração de umcircuito REC-side flip-flop utilizado na concretização.

[Fig. 10] Fig. 10 é um diagrama com uma configuração de umcircuito JTAG_TDR utilizados na concretização.

[Fig. 11] Fig. 11 é um diagrama que ilustra sinaisUpdateDR_L e RunTestIdle utilizados na concretização.

[Fig. 12] Fig. 12 é um diagrama com toda a configuração deuma fonte sincrono-circuito para que uma segundaconcretização de apresentar o invento seja aplicado.

[Fig. 13] Fig. 13 é um diagrama com os elementos maisbásicos circuito sincrono-fonte para que sejam alvos daconcretização, no circuito mostrado na fig. 12.

[Fig. 14] Fig. 14 é um diagrama com ondas em um sinal flip-flop F13 mostrado na fig. 13.

[Fig. 15] Fig. 15 é um diagrama com ondas em um sinal flip-flop F14 mostrado na fig. 13.

[Fig. 16] Fig. 16 é um diagrama com toda a configuração deuma fonte sincrono-circuito para que uma terceiraconcretização do presente invenção é aplicada.

[Fig. 17] Fig. 17 é um diagrama com uma configuração decircuito TR-side flip-flops utilizados na concretização.

[Fig. 18] Fig. 18 é um diagrama com os elementos maisbásicos circuito sincrono-fonte para que sejam alvos daconcretização, no circuito mostrado na fig. 16.

[Fig. 19] Fig. 19 é um diagrama com ondas em um sinal flip-flop F23 mostrado na fig. 18.

[Fig. 20] Fig. 20 é um diagrama com ondas em um sinal flip-flop F24 mostrado na fig. 18.

[Fig. 21] Fig. 21 é um sinal gráfico que apresenta ondasdurante ensaio execução, de acordo com a concretização.

Descrição de Referências Numéricas

F1-F4, Fll, F14, F21-F24 - flip-flop

11 - circuito PLL

12 - controlador PLL

13 .. 2 - gerador de pulso

14, 21 ... TAP controlador, 15, 22 ... registrador deinstrução, 23.. circuito DDL, 24.. controlador de relógio

Claims (12)

1.) Microcomputador no qual uma pluralidade de CIs(Circuitos Integrados) conectados entre si por umainterface de fonte síncrona são montados, o microcomputadorcaracterizado pelo fato de que:um CI do lado da transmissão de dados através dainterface de fonte síncrona inclui:Um circuito de PLL (Phase - Locked Loop) paratransmissão de um relógio de operação na operação real;um primeiro fIip-fIop para transmissão de dados deteste de acordo com o funcionamento do relógio transmitidodo circuito de PLL; eum segundo tipo fIip-fIop para transmissão síncrona deum relógio na fonte síncrona, em conformidade com o relógiode operação transmitido a partir do circuito de PLL, umrelógio síncrono na fonte síncrona, euma CI do lado de recebimento de dados através dainterface de fonte síncrona inclui:Um terceiro tipo flip-flop para capturar,- de acordocom o relógio síncrono transmitido a partir do segundoflip-flop, os dados de teste transmitidos a partir doprimeiro flip-flop.

2.) Microcomputador, de acordo com a reivindicação 1,caracterizado pelo fato de que:ο IC do lado de transmissão ainda inclui um circuitode geração de pulso duplo para extrair dois sinais de pulsodos relógios de operação transmitidos a partir do circuitode PLL,o primeiro fIip-fIop transmite os dados de teste emconformidade com os dois sinais de pulso extraídos docircuito de geração de pulso duplo, eo segundo tipo fIip-fIop transmite o relógiosíncrono, de acordo com os dois sinais de pulso extraídosdo circuito de geração de pulso duplo.

3.) Microcomputador, de acordo com a reivindicação 1,caracterizado pelo fato de que o primeiro fIip-fIop do ICdo lado da transmissão transmite os dados de teste com umatraso de meio-ciclo dos sinais de pulso duplo, emcomparação com o relógio síncrono transmitido a partir dosegundo flip-flop.

4.) Microcomputador, de acordo com a reivindicação 1,caracterizado pelo fato de que:primeiro tipo flip-flop no IC do lado de transmissãotransmite os dados de teste na mesma borda do relógio comoaquela para o relógio síncrono transmitido pelo segundoflip-flop, eο IC do lado de recepção inclui meio de retardo paraproporcionar ao terceiro tipo fIip-fIop o relógio slncronorecebido com um atraso de 7r/2.

5.) Microcomputador, de acordo com a reivindicação 1,caracterizado pelo fato de que:o primeiro fIip-fIop no IC do lado de transmissão éum flip-flop de set e reset, eo IC do lado de transmissão ainda inclui umregistrador de dados de teste para fazer com que, por meiode set e reset do primeiro flip-flop em conformidade com umvalor retido, o primeiro flip-flop retém os dados de teste.

6.) Microcomputador, de acordo com a reivindicação 1,caracterizado pelo fato de que o primeiro flip-flop no CIdo lado de transmissão forma uma cadeia de varredura e osdados de teste são introduzidos no primeiro flip-flop,através de um deslocamento de varredura nos dados de testeatravés da cadeia de varredura.

7.) Método para testar um microcomputador em que umapluralidade de CIs (Circuitos Integrados) conectados entresi por uma interface de fonte síncronas são montados, ométodo de teste caracterizado pelo fato de que inclui:uma etapa de fixação de valores iniciais em umprimeiro flip-flop para a transmissão de dados e um segundoflip-flop para transmissão de relógio síncrono em um IC dolado de transmissão de dados através da interface de fontesíncrona;uma etapa de transmissão de um sinal de relógio de umcircuito de PLL (Phase-Locked Loop) para transmissão de umarelógio de operação em operação real, e depois transmitiros dados sobre os valores iniciais, e o relógio síncrono,respectivamente, a partir do primeiro fIip-fIop e dosegundo flip-flop; euma etapa de gerar um terceiro flip-flop pararecepção de dados para capturar, de acordo com o relógiosíncrono transmitido a partir do segundo tipo flip-flop, osdados sobre os valores iniciais transmitidos a partir doprimeiro flip-flop, em um IC do lado de recebimento dedados através da interface de fonte síncrona.

8.) Método, de acordo com a reivindicação 7,caracterizado pelo fato de que a etapa de estabelecimentode valores iniciais no primeiro flip-flop e o segundo flip-flop inclui:uma etapa de gerar registradores de teste, que sãofornecidos ao corresponde respectivamente ao primeiro flip-flop e ao segundo flip-flop, para cada reter um valor pré-determinado; euma etapa de gerar os registradores de teste paradefinir ou redefinir o primeiro flip-flop e o segundo flip-flop, era conformidade com os valores retidos pelosregistradores de teste correspondentes, a fim de definirvalores iniciais no primeiro flip-flop e o segundo flip-flop.

9.) Método, de acordo com a reivindicação 7,caracterizado pelo fato de que, na fase de definição devalores iniciais no primeiro flip-flop e no segundo flip-flop, os valores iniciais são fixados realizando, comrelação ao primeiro flip-flop e o segundo flip-flopformando uma cadeia de varredura, uma deslocamento devarredura nos dados de teste através da cadeia devarredura.

10.) Método de teste de um microcomputador em que umapluralidade de CIs (Circuitos Integrados) conectados poruma interface de fonte síncronas são montados, o método deteste caracterizado por incluir:uraa etapa de gerar um flip-flop do lado detransmissão de dados através da interface de fonte síncronapara receber e reter dados de teste;uma etapa de transmissão de um sinal de relógio de umcircuito de PLL (Phase-Locked Loop) para transmissão de umrelógio de operação em operação real, e depois detransmitir os dados de teste, retidos no flip-flop do ladode transmissão, e um relógio sincrono na fonte síncrona; euma etapa de gerar um fIip-fIop do lado para receberdados através da interface de fonte síncrona para capturardados de teste de acordo com o relógio síncrono.

11.) Método, de acordo com a reivindicação 10,caracterizado pelo fato de que a etapa de gerar o fIip-fIopdo lado de transmissão para receber dados teste inclui:uma etapa de gerar um registrador de teste paramanter um valor pré-determinado, o registrador de teste aser fornecido para corresponder ao f Iip-f Iop do lado detransmissão; euma etapa de set e reset de acordo com o valor retidono registrador de teste, o fIip-fIop do lado de transmissãoao qual o registrador de teste corresponde, de forma afazer com que o fIip-fIop do lado da transmissão retenha osdados teste.

12.) Método, de acordo com a reivindicação 10,caracterizado pelo fato de que na etapa de fazer com que ofIip-fIop do lado de transmissão receba os dados de teste,o fIip-fIop do lado de transmissão é feito reter os dadosde teste através da execução de, com respeito à formação deuma cadeira da varredura do f Iip-f Iop do lado detransmissão, um deslocamento de varredura nos dados deteste através da cadeia de varredura.