TWI716482B - 用於記憶體掃描測試設計的系統及方法 - Google Patents

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Abstract

一種積體電路(IC)包含記憶體核心邏輯單元、輸出單元及輸入單元。該記憶體邏輯單元耦合至複數個位元格、經組態以控制自該複數個位元格之資料讀取及至該複數個位元格之資料寫入。該輸入單元形成於該積體電路上。該輸出單元形成於該積體電路上。該輸入單元包含：第二複數個多工器，其用於訊號選擇；至少一個鎖定鎖存器，其用於儲存資料且經組態以增加該資料之保持時間；及至少一個影子鎖存器，其經組態以儲存該至少一個鎖定鎖存器中所儲存之該資料之複本。該輸出單元包含用於訊號選擇之第一複數個多工器及用於儲存資料之至少一個高相位通過鎖存器。

Description

用於記憶體掃描測試設計的系統及方法
本發明實施例係關於一種用於記憶體掃描測試設計的系統及方法。
測試設計或可測試性設計(「DFT」)係指將特定可測試性構件添加至硬體產品設計之積體電路設計技術。該等DFT構件易於針對所設計硬體開發及應用各種製造測試。製造測試之目的係驗證硬體產品不含有可不利地影響產品之正常運行之製造缺陷。 掃描鏈係在DFT程序中所實施之技術之一項實例，其藉由提供一簡單方式來設定及觀察積體電路(IC)中之每個鎖存器而使測試變得較容易。掃描鏈之基本結構包含以下訊號集合以便控制及觀察掃描機構。掃描_輸入(SI)及掃描_輸出(SO)分別為掃描鏈之輸入及輸出。移位啟用接腳(SE)係添加至設計之訊號。在確證SE時，設計中之每個鎖存器皆連接至移位暫存器之各別位元。在未確證SE時，稱作測試設計旁路(DFTBYP)之另一控制接腳使得IC進入「擷取模式」。在IC之測試期間使用時脈訊號來控制鏈中之所有鎖存器或正反器。可將任意測試型樣(舉例而言，隨機0及1之向量)輸入至鎖存器鏈中，且可讀出每個鎖存器之狀態。 測試型樣(例如，二進制向量)作為SI輸入而應用於DFT電路。另外，將功能時脈訊號(例如，脈衝)發送至DFT電路以用於在「擷取模式」期間進行控制及計時操作，如下文進一步詳細闡述。然後，將掃描測試之結果作為SO輸出經由晶片輸出接腳而移出且與預期結果相比較。習用地，如上文所闡述之掃描技術之應用需要大量記憶體及測試時間且產生大向量集合。
本發明的一實施例揭露一種積體電路，其包括：記憶體邏輯單元，其耦合至複數個位元格，該記憶體邏輯單元經組態以控制自該複數個位元格之資料讀取及至該複數個位元格之資料寫入；輸入單元，其形成於該積體電路上，該輸入單元包括用於訊號選擇之第一複數個多工器及第一邏輯閘，該第一邏輯閘具有耦合至該第一複數個多工器中之至少兩者之輸出之複數個輸入以及耦合至該第一複數個多工器中之至少另外兩者之輸入之輸出；輸出單元，其形成於該積體電路上，該輸出單元包括用於訊號選擇之至少一個輸出多工器及至少一個高相位通過鎖存器，該至少一個高相位通過鎖存器用於儲存資料且經組態以在應用於該至少一個高相位通過鎖存器之時脈具有高相位時允許該資料通過；至少一個鎖定鎖存器，其用於儲存資料且經組態以增加該資料之保持時間；及至少一個影子鎖存器，其經組態以儲存該至少一個鎖定鎖存器中所儲存之該資料之複本，其中在該記憶體邏輯單元與該輸出單元之間建立電子連接，在該記憶體邏輯單元與該輸入單元之間建立電子連接，且在該輸入單元與該輸出單元之間建立電子連接，以提供用於執行正常資料寫入操作的穿過該輸入單元、該記憶體邏輯單元及該輸出單元之第一訊號路徑，以及用於執行至少一個掃描測試操作的穿過該輸入單元及該輸出單元之至少一個額外訊號路徑。 本發明的一實施例揭露一種電路，其包括：第一多工器，其具有第一輸入、第二輸入及輸出；第二多工器，其具有第一輸入、第二輸入及輸出，其中該第一多工器之該第一輸入連接至該第二多工器之該第一輸入；第三多工器，其具有第一輸入、第二輸入、第三輸入、輸出及選擇器，其中該第三多工器之該輸出連接至第一鎖存器之輸入；第四多工器，其具有第一輸入、第二輸入、第三輸入、輸出及選擇器，其中該第四多工器之該輸出連接至第二鎖存器之輸入，且該第三多工器之該第一輸入連接至該第四多工器之該第一輸入，其中該第三多工器之該選擇器連接至該第四多工器之該選擇器，且兩個選擇器皆連接至第一選擇器訊號；第三鎖存器，其具有輸入及輸出，其中該第三鎖存器之該輸入連接至該第二多工器之該輸出；第四鎖存器，其具有輸入及輸出，其中該第四鎖存器之該輸入連接至該第三鎖存器之該輸出；第一邏輯閘，其具有第一輸入、第二輸入及輸出，其中該第一邏輯閘之該輸出連接至該第一多工器之該第一輸入及該第二多工器之該第一輸入，其中該第一鎖存器之該輸出連接至該第一邏輯閘之一輸入，且該第二鎖存器之該輸出連接至該第一邏輯閘之另一輸入；及第二邏輯閘，其具有第一輸入、第二輸入及輸出，其中該第二邏輯閘之輸入連接至該第二多工器之該輸出及該第三鎖存器之該輸入。 本發明的一實施例揭露一種電路，其包括：第一多工器，其具有第一輸入、第二輸入、第三輸入、輸出及選擇器，其中該第一多工器之該輸出連接至第一鎖存器之輸入；第二多工器，其具有第一輸入、第二輸入、第三輸入、輸出及選擇器，其中該第二多工器之該輸出連接至第二鎖存器之輸入，其中該第一多工器之該選擇器連接至該第二多工器之該選擇器，且每一選擇器皆受共同選擇器訊號控制；第一邏輯閘，其具有第一輸入、第二輸入及輸出，其中該第一輸入連接至該第一鎖存器之輸出，且該第二輸入連接至該第二鎖存器之輸出；第三鎖存器，其具有輸入及輸出，其中該第三鎖存器之該輸入連接至該第一邏輯閘之該輸出；第四鎖存器，其具有輸入及輸出，其中該第四鎖存器之該輸入連接至該第三鎖存器之該輸出；及第三多工器，其具有第一輸入、第二輸入、第三輸入及輸出，其中該第三多工器之該第一輸入連接至該第三鎖存器之該輸出及該第四鎖存器之該輸入，且該第三多工器之選擇器連接至選擇器訊號。 本發明的一實施例揭露一種方法，其包括：提供掃描測試設計電路，其中該掃描測試設計電路包括正常模式、至少一個測試模式，及對應於該正常模式之第一訊號路徑，以及對應於該至少一個測試模式之第二訊號路徑；將該掃描測試設計電路切換為該測試模式；使用該第二訊號路徑執行測試操作；將該掃描測試設計電路切換為該正常模式；透過該第一訊號路徑將資料寫入至複數個位元格；自該複數個位元格讀取該資料；及將該資料儲存於第一鎖存器中。
以下揭露內容提供用於實施標的物之不同構件之諸多不同實施例或實例。下文闡述組件及配置之特定實例以簡化本揭露。當然，此等特定實例僅係實例且並非意欲為限制性的。舉例而言，以下說明中之在第二構件上方或第二構件上形成第一構件可包含其中第一構件及第二構件以直接接觸方式形成之實施例，且亦可包含其中可在第一構件與第二構件之間形成額外構件使得第一構件與第二構件可不直接接觸之實施例。另外，本揭露可在各種實例中重複參考編號及/或字母。此重複係出於簡化及清晰目的且本質上並不指定所論述之各種實施例及/或組態之間的關係。 此外，為便於說明，本文中可使用空間相對術語(例如，「下面」、「下方」、「下部」、「上方」、「上部」等等)來闡述一個元件或構件與另一(其他)元件或構件之關係，如各圖中所圖解說明。除各圖中所繪示之定向之外，該等空間相對術語亦意欲囊括裝置在使用或操作中之不同定向。設備可以其他方式定向(旋轉90°或處於其他定向)，且同樣可據此解釋本文中所使用之空間相對描述符。關於附接、耦合等等之術語(例如，「連接」及「互連」)係指其中結構彼此直接或經由介入結構間接固定或附接之關係以及可移動或剛性附接或關係兩者，除非另有明確闡述。同樣地，關於電耦合等等之術語(例如，「耦合」、「連接」及「互連」)係指其中結構彼此直接或經由介入結構間接通信之關係，除非另有明確闡述。 圖1係圖解說明根據某些實施例之掃描DFT電路1000之方塊圖。掃描DFT電路1000包含記憶體核心邏輯單元1100、輸入單元1200、輸出單元1300及用於供應感測放大器啟用(SAE)訊號之記憶體核心控制單元1600，該SAE訊號係用作時脈訊號之週期性訊號。複數個位元格由含有複數個儲存單元之位元格單元1402提供，每一位元格能夠儲存或記錄單個資料位元(例如，1或0)。在某些實施例中，掃描DFT電路1000具有三種不同操作模式：正常模式、移位模式及擷取模式。移位模式包含稱為掃描及除錯之兩種子模式(狀態)。因此，存在四種狀態，此四種狀態可便於映射至2位元真值表中之四個項目。在正常模式期間，硬體電路1000不執行任何測試；而是，硬體執行其經設計用以執行之其常規功能性，例如達成自記憶體(例如，靜態隨機存取記憶體(SRAM))之資料讀取以及至記憶體(例如，靜態隨機存取記憶體(SRAM))之資料寫入。在移位模式及擷取模式中，調用測試相關構件，且藉由將特定輸入資料應用於硬體並比較輸出資料與硬體經設計用以產生之「所設計」輸出資料而對硬體執行各種測試功能性。若所觀察到輸出匹配「所設計」輸出，則硬體單元通過測試；若所觀察到輸出不匹配「所設計」輸出，則硬體單元測試失敗。在可視為測試模式之移位模式及擷取模式中，對硬體單元之不同部分執行測試，如下文進一步詳細論述。 如圖1中所展示，存在穿過掃描DFT電路1000之三個不同訊號路徑，每一路徑與三種操作模式中之一各別者相關聯。正常路徑1510與正常模式相關聯，移位路徑與移位模式相關聯，且擷取路徑1530與擷取模式相關聯。下文進一步詳細闡述此等模式(正常、移位、擷取)及路徑。 擷取路徑1530及移位路徑1520兩者皆通過輸入單元1200。此後，移位路徑1520提供自輸入單元1200至輸出單元1300之路徑。擷取路徑1530行進穿過記憶體核心邏輯單元1100，且然後行進至輸出單元1300。正常路徑1510行進穿過輸入單元1200且然後穿過記憶體核心邏輯單元1100、然後穿過位元格1402、然後往回行進至記憶體核心邏輯1100，且然後行進至輸出單元1300。如下文進一步詳細論述，記憶體核心邏輯單元1100通常包含感測放大器及複數個邏輯閘以用於感測來自表示各別記憶體單元中所儲存之資料位元(1或0)之各別位元線之低功率訊號(例如，10〜50mV)且將小電壓擺幅放大至可辨識邏輯位準，從而可藉由耦合至記憶體之邏輯電路適當地解譯資料。 如下文進一步詳細闡述，輸入單元1200通常包含複數個邏輯閘、多工器及鎖存器以控制資料流路徑。多工器(統稱為MUX)係選擇數個類比或數位輸入訊號中之一者且在MUX之輸出處將選定輸入轉發至單個線中之裝置。在某些實施例中，具有2n 個輸入之多工器具有用於選擇哪一輸入線將發送至輸出之n個選擇線，且多工器受稱作選擇器訊號之控制訊號控制。如下文進一步詳細論述，輸出單元1300通常包含輸出元件，例如但不限於移位輸入資料暫存器及移位輸出資料暫存器。在某些實施例中，掃描DFT電路1000實施為兩個不同單元：資料掃描單元及控制掃描單元。資料掃描單元對資料相關功能執行測試，且控制掃描單元對控制相關功能執行測試。 在某些實施例中，掃描DFT電路1000將測試能力添加至所設計IC硬體以易於開發及應用製造測試。在某些實施例中，製造測試將驗證IC硬體產品不含有不利地影響IC硬體之正常運行之製造缺陷。該等測試通常由在自動測試裝備(ATE)中或在所裝配系統自身內執行之測試程式驅動。除偵測缺陷並在測試失敗時指示存在缺陷之外，在某些實施例中，測試亦能夠記錄關於所遇到之測試失敗之本質之診斷資訊。該診斷資訊可用於定位失敗之來源。在測試中，比較來自「良好」電路(已知正在正確地操作之電路)之向量(型樣)之回應與來自被測試裝置(DUT)之向量(使用相同型樣)之回應。若回應匹配，則IC呈良好狀況。否則，IC含有缺陷且不執行該IC被設計用於之目的。 在某些實施例中，電路1000藉由提供取決於操作模式可用於單個IC晶片內之測試目的及正常操作兩者之共用組件而將測試能力添加至記憶體輸入/輸出電路。藉由使用如下文進一步詳細闡述的例如多工器及鎖存器之電路組件，各種實施例在IC晶片上使用共用硬體而提供多個處理路徑，從而減小晶片面積及組件數目。 圖2係根據某些實施例之掃描DFT電路之資料掃描單元2000之示意圖。資料掃描單元2000包含記憶體核心邏輯單元2100、輸入單元2200及輸出單元2300，其等可分別與記憶體核心邏輯單元1100、輸入單元1200及輸出單元1300相同。記憶體核心邏輯單元2100包含感測放大器2102、「反及」閘2104、2106及2110以及反相器2108。「反及」閘2110受標示為「上方帶線條之DFTBYP + SE」之訊號控制，其中「線條」表示邏輯反轉(補集)。DFTBYP代表測試設計旁路，且SE代表移位啟用。NAND_EN訊號可用於繞過預定操作，例如執行啟用位元寫入訊號之邏輯反轉的上方帶線條之啟用位元寫入功能。 「反及」閘2104具有分別連接至反相器2108之輸出及「反及」閘2110之輸出之兩個輸入。「反及」閘2106具有分別連接至「反及」閘2110之輸出及反相器2108之輸入之兩個輸入。「反及」閘2104及2106之輸出耦合至感測放大器2102。在某些實施例中，感測放大器2102將小電壓擺幅放大至可辨識邏輯位準，從而可藉由記憶體外部之邏輯適當地解譯資料。位元格單元1402含有用於儲存資料(例如，邏輯1及0)之複數個位元格，且在各種實施例中，可(舉例而言)針對特定應用按需要或視情況用作或實施為永久記憶體、暫時記憶體或緩衝器。 如圖2中所展示，輸入單元2200包含：四個移位輸入多工器(SIMUX) 2202、2204、2212及2214；閘控資料鎖存器(D鎖存器) 2206；低相位通過鎖存器(LPP_鎖存器) 2208；MUX 2226及2228；以及「互斥或」閘2210，其可係具有兩個輸入或不同數目個輸入之「互斥或」(XOR)閘。輸入單元2200亦包含三個選用位準移位器2220、2222及2224，下文進一步詳細論述此三個選用位準移位器。輸出單元2300包含閘控D鎖存器(高相位通過鎖存器或HPP_鎖存器) 2302、MUX 2304、影子_鎖存器2316、鎖定_鎖存器2318、三態反相器2306、反相器2308及「反或」閘2310。下文闡述關於輸入單元2200、輸出單元2300以及輸入單元2200與輸出單元2300之間的互動之進一步細節。 SIMUX係用於將輸入資料移位至例如鎖存器之裝置中之多工器。低相位通過鎖存器(LPP_鎖存器)係在時脈相位為低(邏輯位準0)時允許資料通過之鎖存器；相比之下，高相位通過鎖存器(HPP_鎖存器)係在時脈相位為高(邏輯位準1)時允許資料通過之鎖存器。LPP_鎖存器2206及2208經實施以使針對SRAM正常及掃描DFT操作之設置/保持時序一致。在某些實施例中，在正常、移位及擷取模式及路徑當中共用LPP_鎖存器2206及2208，且此共用有助於減小面積率，此乃因針對不同模式及路徑不需要額外鎖存器。 在某些實施例中，影子鎖存器係在正常操作期間其中可儲存及維持資料之鎖存器。在某些實施例中，影子鎖存器2316具有接受輸入訊號之輸入(D)、用於接受時脈訊號之時脈輸入以及輸出具有等於經反相Q訊號值之值之影子Q訊號之輸出(Q)。在某些實施例中，影子鎖存器2316之輸出Q係回應於來自感測放大器2102之輸出訊號及時脈訊號(未展示)而供應，該時脈訊號可係由含有DFT電路2000之積體電路(未展示)提供或提供至含有DFT電路2000之積體電路(未展示)之任何時脈訊號。鎖定鎖存器經設計以在基於掃描之測試之相移期間避免偏差問題。如圖2中所展示，鎖定鎖存器2318具有耦合至影子鎖存器2316之輸出(Q)之輸入(D)。在某些實施例中，鎖定鎖存器2318係其中時脈偏差相對較大且由於相對大時脈路徑而難以滿足保持時間之電路位置中所使用之透明鎖存器。在某些實施例中，鎖定鎖存器2318係基於掃描之設計中之用於增加移位模式之間的保持時間之組件。 如圖2中所展示，「互斥或」閘2210之輸出提供為至SIMUX 2202及SIMUX 2204中之每一者之第一輸入。「互斥或」閘2210經實施用於輸入向量壓縮。具有m個輸入之「互斥或」閘2210將長掃描鏈(例如，位元序列)分成多個較短鏈群組。舉例而言，若掃描鏈之長度為100個位元且輸入數目m為2，如圖2中所展示，則「互斥或」閘2210將掃描鏈分成各自50個位元之2個較短鏈。「互斥或」閘2210亦將每一鏈群組重新組合為單個輸出串流，其中移除某些或全部冗餘資訊。根據某些實施例，輸入向量(饋送至輸入單元2200)含有主要用於偵測及/或校正錯誤之大量冗餘資訊。因此，用以移除此冗餘之全部或某些冗餘之輸入向量壓縮減少輸入測試向量之量。另外，掃描輸出資料之晶片上壓縮進一步減少測試時間及掃描輸出資料量。 LPP鎖存器2206之輸出提供為SIMUX 2202之第二輸入及「互斥或」閘2210之第一輸入。類似地，LPP鎖存器2208之輸出提供為SIMUX 2204之第二輸入及「互斥或」閘2210之第二輸入。SIMUX 2202及2204經實施以支援正常/移位/擷取模式選擇。SIMUX 2202及2204兩者皆受選擇器訊號DFTBYP + SE控制，且正常/移位/擷取當中之模式及路徑選擇受選擇器訊號DFTBYP + SE之值控制。LPP_鎖存器2206之D輸入連接至SIMUX 2212之輸出。LPP_鎖存器2208之D輸入連接至SIMUX 2214之輸出。SIMUX 2212及2214兩者之第一輸入經由選用位準移位器2220而連接至SID (例如，移位輸入資料)，選用位準移位器2220根據系統要求將輸入訊號位準移位至所要輸出訊號位準。SIMUX 2212之第二輸入連接至D_LIO (資料左邊輸入輸出)，SIMUX 2214之第二輸入連接至B_LIO (位元左邊輸入輸出)。D_LIO及B_LIO訊號針對行冗餘而提供，其中冗餘架構使用二進制單元(具有兩個可能值)來指示記憶體單元之給定列或行是否有錯誤。SIMUX 2212與SIMUX 2214之選擇器連接在一起，如由連接至控制訊號線(未展示)之線2215所展示。SIMUX 2212及2214之第三輸入連接至MUX 2228及2226之輸出，如下文進一步詳細論述。影子_鎖存器2316之D輸入連接至SIMUX 2204之輸出及「反及」閘2110之一個輸入。影子鎖存器2316之Q輸出連接至鎖定_鎖存器2318之D輸入。在某些實施例中，影子_鎖存器2316經實施以儲存輸出單元2300之鎖定鎖存器2317中所儲存之掃描輸入資料或所擷取資料之精確複本。在測試設計之其他步驟中，出於比較及測試目的而移出影子_鎖存器2316中所儲存之資料以檢驗硬體設計。 在圖2中所圖解說明之系統2000中，訊號在輸入單元2200與輸出單元2300之間傳播。本文中論述各種訊號路徑。MUX 2226之輸出連接至SIMUX 2212之第三輸入，且MUX 2228之輸出連接至SIMUX 2214之第三輸入。鎖定_鎖存器2318之Q輸出連接至反相器2308之輸入，反相器2308之輸出傳輸至「反或」閘2310之輸入中之一者。保持時間係在時脈事件之後應使資料訊號保持穩定從而使得資料被可靠地取樣之最小時間量。鎖定_鎖存器2318經實施以增加保持時間，下文參考圖4進一步詳細闡釋保持時間。當如先前連同鎖定鎖存器2318一起所論述難以滿足保持時間要求時，使用無保持時間設計，亦稱為零保持時間設計。如圖2中所展示，HPP_鎖存器2302之輸入耦合至感測放大器2102之輸出，同時HPP_鎖存器2302之Q輸出耦合至MUX 2304之輸入，MUX 2304之輸出傳輸至反相器2306之輸入。 在一項實施例中，影子_鎖存器2316與鎖定_鎖存器2318共用共同計時訊號(例如圖4B中之4202)，下文進一步詳細闡述此。共用輸出鎖存器計時訊號(圖4B中展示為4202 CLK)經實施以使針對正常記憶體(例如，SRAM)及掃描DFT操作之tCD (對Q時序之計時，亦稱為「tckq」)時序一致。共用輸出鎖存器計時訊號之實施不需要額外複製電路用於tCD時序追蹤。類似於如上文所論述之不同模式訊號路徑當中之共用輸入鎖存器(例如，2206、2208)，共用輸出鎖存器(例如，2316、2318、2302)之實施亦有助於減小IC面積率，此乃因針對不同模式及路徑不需要額外鎖存器。以上所實施之資料掃描鏈之電路架構達成對習用真值表之同步直寫與實施，該等習用真值表提供與習用測試程序之兼容性。舉例而言，經開發用於習用測試之測試程式可經移植以用於以上所論述之實施例中，此乃因此等測試程式與各種實施例使用相同真值表。根據某些實施例，下文連同訊號可如何在輸入單元2200與輸出單元2300之間傳播之說明一起論述例示性真值表之進一步細節。 如針對圖1所論述，存在分別與正常模式、擷取模式及移位模式相關聯之三個不同路徑。藉由以下真值表而判定模式之選擇。當DFTBYP+SE = 00 (其中「+」表示邏輯「或」操作)時，系統處於正常模式；當DFTBYP+SE = 01時，系統處於除錯移位模式；當DFTBYP+SE= 10時，系統處於擷取模式；當DFTBYP+SE = 11時，系統處於掃描移位模式。如本文中所論述，移位模式係指除錯移位模式及掃描移位模式兩者。如先前所闡釋，DFTBYP代表測試設計旁路。在正常模式中，DFTBYP+SE = 00，MUX 2226之訊號D及DM經由選用位準移位器2222傳輸至SIMUX 2212，且MUX 2228之訊號B及BM經由選用位準移位器2224傳輸至MUX 2214。SIMUX 2212及2214兩者皆受選擇器訊號HIT + SE 2215 (HIT係用於行冗餘多工器之控制訊號，SE代表移位啟用)控制。選擇器訊號HIT + SE 2215由電路之另一部分(未展示)提供。取決於HIT + SE之設定，至SIMUX 2228之D或DM輸入訊號以及SIMUX 2226之B或BM輸入訊號作為輸出訊號分別傳輸至LPP_鎖存器2206及2208之D輸入。 然後，LPP_鎖存器2206及2208之輸出分別傳輸至SIMUX 2202及2204，SIMUX 2202及2204兩者皆受選擇器訊號DFTBYP + SE控制，如上文所論述。然後，SIMUX 2202之輸出傳輸至反相器2108之輸入及「反及」閘2106之第一輸入。SIMUX 2204之輸出提供至「反及」閘(NAND_EN) 2110之第一輸入。「反及」閘(NAND_EN) 2110之輸出分別提供至「反及」閘2104及2106之第二輸入。在寫入操作(正常模式)或掃描測試(移位或控制模式)期間，「反及」閘2104及2106之輸出提供至感測放大器2102且提供至位元格單元2402以供儲存。 在正常及擷取模式期間，感測放大器2102亦將「反及」閘2104及2106之輸出提供至HPP_鎖存器2302以用於暫時儲存測試資料。MUX 2304受選擇器訊號2305控制，選擇器訊號2305由電路之另一部分(未展示)提供。在正常模式中，該訊號通過MUX 2304、然後通過三態反相器2306。與正常模式相關聯之正常路徑在圖2中展示為2510。在擷取模式中，路徑類似於正常模式，惟以上所論述之訊號在訊號流行進至SIMUX 2202及2204之前先通過「互斥或」2210。與擷取模式相關聯之擷取路徑在圖2中展示為2530。 在移位模式中，將SID訊號提供至選用位準移位器2220，選用位準移位器2220將SID訊號之振幅移位至所要位準。然後，將該訊號提供至SIMUX 2212之第一輸入及SIMUX 2214之第一輸入兩者。然後，SIMUX 2212 (其受選擇器訊號HIT + SE控制，如上文所論述)之輸出提供至LPP_鎖存器2206，然後，LPP_鎖存器2206將訊號輸出至「互斥或」閘2210之第一輸入。類似地，SIMUX 2214 (其亦受選擇器訊號HIT_SE控制)之輸出提供至LPP_鎖存器2208，然後，LPP_鎖存器2208將訊號輸出至「互斥或」閘2210之第二輸入。然後，「互斥或」閘2210之輸出提供至SIMUX 2204之第一輸入，SIMUX 2204受選擇器訊號DFTBYP + SE控制，如上文所論述。然後，SIMUX 2204之輸出提供至影子_鎖存器2316之輸入(D)，然後，影子_鎖存器2316將經鎖存值輸出至鎖定鎖存器2318之輸入。然後，鎖定鎖存器2318將經鎖存值提供至反相器2308，反相器2308使該值反相且此後將經反相值提供至「反或」閘2310。「反或」閘2310之輸出係移位輸出資料(SOD)，該SOD係反相器2308之輸出與啟用控制訊號(其在圖2中標示為PM)之「反或」邏輯功能之結果。與移位模式相關聯之移位路徑展示為虛線2520，虛線2520描畫出沿著SIMUX 2212及LPP_鎖存器2206之路徑。如上文所論述，平行路徑包含SIMUX 2214及LPP_鎖存器2208。為圖解之清晰起見，虛線2520僅描畫出SIMUX 2212及LPP_鎖存器2206。 圖3係圖解說明根據某些實施例之用於掃描DFT電路之控制掃描鏈單元之示意圖。與資料掃描鏈單元相比，控制掃描鏈單元不具有記憶體核心邏輯單元。控制掃描鏈含有一列控制位元，該等控制位元組成提供至第一單元3100及第二單元3200之測試資料以用於執行如本文中所論述之掃描鏈測試。第一單元3100包含第一「互斥或」閘群組3102及第二「互斥或」閘群組3104。存在N個輸入鎖存器(LP_鎖存器) 3106_1、……、3106_N，該N個輸入鎖存器(LP_鎖存器)之Q輸出連接至第一「互斥或」閘群組3102之對應輸入。存在N個對應選用位準移位器3126_1至3126_N，該N個對應選用位準移位器接收來自位於第二單元3200中之對應MUX 3206_1至3206_N之輸出。至MUX 3206_1至3206_N及MUX 3210_1至3210_M之輸入訊號為AA、AMA、WEB、WEBM、AB、AMB、REB及REBM等，該等輸入訊號可係用於執行掃描鏈測試之任何所要訊號。所有MUX 3206_1至3206_N及MUX 3210_1至3210_M之選擇器皆連接在一起且受標示為BIST之訊號控制。MUX 3118及3120之選擇器兩者皆受SE (移位啟用)控制訊號控制。第一LP_鎖存器3106_1之D輸入連接至MUX 3118之輸出，MUX 3118受選擇器訊號SE (移位啟用)控制，如下文進一步詳細論述。 亦存在M個輸入鎖存器(LP_鎖存器) 3112_1、……、3112_M，該M個輸入鎖存器(LP_鎖存器)之Q輸出連接至第二「互斥或」閘群組3104之對應輸入。第一LP_鎖存器3112_1之D輸入連接至MUX 3120之輸出，MUX 3120亦受選擇器訊號SE控制，如下文進一步詳細論述。存在M個對應位準移位器3130_1至3130_M，該M個對應位準移位器分別接收來自對應MUX 3210_1至3210_M之輸出。 第一「互斥或」閘群組3102之輸出連接至影子_鎖存器3110之D輸入，且第二「互斥或」閘群組3104之輸出連接至影子_鎖存器3116之D輸入。影子_鎖存器3110之Q輸出連接至MUX 3120之輸入，MUX 3120之輸出連接至LP_鎖存器3112_1之D輸入。影子_鎖存器3116之Q輸出連接至鎖定_鎖存器3122之Q輸出，鎖定_鎖存器3122之D輸入連接至反相器3214之輸入。反相器3214之輸出連接至「反或」閘3216之輸入。 兩個反相器3202及3204串聯連接，且反相器3202之輸出連接至位準移位器3124，位準移位器3124將反相器3202輸出之振幅移位至所要位準且此後將該輸出提供至MUX 3118之一個輸入。類似地，MUX 3206_1之輸出提供至位準移位器3126_1，位準移位器3126_1此後將經移位訊號提供至MUX 3118之另一輸入。MUX 3206_N之輸出連接至位準移位器3126_N，然後，位準移位器3126_N將位準經移位訊號提供至LP_鎖存器3106_N之D輸入。 如圖3中所展示，MUX 3210-1之輸出連接至位準移位器3130_1之輸入，位準移位器3130_1將訊號之振幅移位至所要位準且此後將該訊號提供至MUX 3120之第二輸入。類似地，MUX 3120_M之輸出經由位準移位器3130_M連接至LP_鎖存器3112_M之D輸入。在移位模式中，選擇器訊號SE用於將低邏輯位準訊號(例如，0邏輯值)提供至多個輸入鎖存器(例如，鎖存器3106_1及3112_1)。如上文所論述，共用輸入鎖存器(例如，3106_1至3106_N)之實施減小掃描鏈之深度且減小面積率。位元格單元3302及3304類似於上文連同圖1一起所論述之位元格單元1402各自含有複數個位元格。 在正常模式中，來自MUX 3206_1至3206_N之訊號通過對應LP_鎖存器3106_1、……、3106_N，然後行進至第一「互斥或」閘群組3102。在MUX 3206_1與LP_鎖存器3106_1之間存在受選擇器訊號SE控制之額外MUX 3118。在某些實施例中，所有MUX 3206_1至3206_N皆通過共同選擇器訊號(例如，由另一電路(未展示)提供之內建自測試(BIST)控制訊號)而連接。與正常模式相關聯之正常路徑為3510。為圖解之清晰起見，圖3中僅標記沿著MUX 3206_1、位準移位器3126_1、MUX 3118及LP_鎖存器3106_1之一個正常路徑，但應理解，存在沿著MUX 3206_i、位準移位器3126_i及LP_鎖存器3106_i之每一群組之此正常路徑，其中i為自2至N。在移位模式中，路徑類似於第一正常路徑，惟在MUX 3118之前，訊號係來自反相器3202及3204以及位準移位器3124。與移位模式相關聯之移位路徑為3520。 在擷取模式中，來自MUX 3210_1、……、3210_M之訊號通過對應位準移位器3130_1、……、3130_M，然後通過對應LP_鎖存器3112_1、……、3112_M。在某些實施例中，MUX 3210_1、……、3210_M全部受與MUX 3206_1、……、3206_N相同之選擇器訊號(例如，如上文所提及之BIST控制訊號)控制。在位準移位器3130_1與LP_鎖存器3112_1之間存在受選擇器訊號SE控制之額外MUX 3120。來自LP_鎖存器3112_1、……、3112_M之輸出然後通過第二「互斥或」群組3104、然後通過影子_鎖存器3116及鎖定_鎖存器3122、然後通過反相器3214及「反或」閘3216。與擷取模式相關聯之擷取路徑用虛線3530表示。為圖解之清晰起見，圖3中僅標記沿著MUX 3210_1、位準移位器3130_1、MUX 3120及LP_鎖存器3112_1之一個擷取路徑，但應理解，存在沿著MUX 3210_i、位準移位器3130_i及LP_鎖存器3112_i之每一群組之此擷取路徑，其中i介於2至M之範圍內。 圖4A係圖解說明根據某些實施例之各種鎖存器(LPPL 4102、HPPL 4104、LPPL 4106等)之計時之示意圖。輸入訊號SI (例如，移位輸入)傳輸至低相位通過鎖存器(LPPL) 4102之D輸入，然後，LPPL 4102將其Q輸出傳輸至高相位通過鎖存器(HPPL) 4104之D輸入。然後，HPPL 4104之Q輸出傳輸至低相位通過鎖存器(鎖定鎖存器) 4106之D輸入。如圖4A中所展示，鎖存器4102之時脈標示為「CKSA2」，鎖存器4104之時脈標示為「CKSB2」，且鎖存器4106之時脈標示為「CLK||CKSA2||CKSB2」，該CLK||CKSA2||CKSB2意指CLK「或」CKSA2「或」CKSB2。LPPL (鎖定鎖存器) 4106之Q輸出傳輸至反相器4108之輸入，反相器4108使該輸入反相以產生輸出。然後，經反相輸出傳輸至「反或」閘4110之輸入中之一者。「反或」閘4110之輸出係SO (例如，移位輸出)訊號。 參考圖3，在某些實施例中，LPPL (低相位通過鎖存器) 4102可為LP_鎖存器3112_1 (或3112_1至3112_M中之任一者)，HPPL (高相位通過鎖存器) 4104可為影子_鎖存器3116，LPPL (鎖定_鎖存器) 4106可為鎖定_鎖存器3122，反相器4108可為反相器3214，且「反或」閘4110可為「反或」閘3216。參考圖2，在某些實施例中，LPPL (低相位通過鎖存器) 4102可為LP_鎖存器2206 (或2208)，HPPL (高相位通過鎖存器) 4104可為影子_鎖存器2316，LPPL (鎖定_鎖存器) 4106可為鎖定_鎖存器2318，反相器4108可為反相器2308，且「反或」閘4110可為「反或」閘2310。 圖4B係根據某些實施例之用於操作圖4A中所展示之各種鎖存器之各種時脈訊號之訊號時序圖。如圖4B中所展示，第一訊號CLK 4202係可為提供至積體電路之外部時脈訊號或任何其他時脈訊號之系統時脈訊號；第二訊號SE 4204係在相位為高時啟用移位之移位啟用訊號；第三訊號SI 4206係為LPPL 4102之輸入之移位輸入；第四訊號4208 CKSA2係控制LPPL 4102之第二時脈訊號；第五訊號4210 CKSB2係控制HPPL 4104之第三時脈訊號；第六訊號4212 SO_in係HPPL 4102與LPPL 4106之間的訊號；第七訊號4214 SO係為「反及」4110之輸出之移位輸出。在某些實施例中，對時脈訊號CLK 4202、CKSA2 4208及CKSB2 4210執行「或」邏輯操作以產生用於LPPL (鎖定鎖存器) 4106之時脈訊號。當至「或」之所有輸入皆為低時，此「或」操作之結果僅為低。因此，使所得時脈訊號(標示為「CLK||CKSA2||CKSB2」)之下降邊緣延遲直至所有輸入(CLK 4202、CKSA2 4208、CKSB2 4210)皆為低為止。在某些實施例中，LPPL (鎖存器) 4106之輸出由其所得時脈訊號之下降邊緣觸發。此有效地將SO_in 4212之保持時間自用X 4222標示之第一時間延期至用於SO訊號4214的用X 4224標示之第二時間。當三個時脈訊號(CLK、CKSA2及CKSB2)全部為低時，邏輯「或」操作使所得時脈訊號之下降邊緣延遲，以使轉變4222延遲至時間4224。因此，有效地通過三個時脈訊號之邏輯「或」使LPPL 4106之輸入訊號SO_in延遲以產生關於「反及」4110之輸出SO之經延期輸出有效時間，藉此增加用於SO之資料保持時間，從而使得SO被可靠地取樣。垂直線4220表示系統時脈CLK之下降邊緣且展示時脈訊號CKSA2及CKSB2之下降邊緣之各別時間偏移。 概括地說，SE訊號在其位準為「高」時啟用移位。若SE為「低」，則停用移位。當啟用移位時，在每一掃描中之資料中，SI移位。在HPPL 4104與LPPL 4106之間，量測訊號SO_in 4212。LPPL 4106之功能係使SO_in訊號4222延期(即，延遲)，如上文所闡述。此延期或延遲藉由採用三個時脈訊號CLK、CKSA2及CKSB2之邏輯「或」且在所得時脈訊號之下降邊緣後觸發LPPL 4106之輸出而達成。因此，複數個時脈訊號(例如，CLK、CKSA2及CKSB2)之邏輯「或」使LPPL 4106之輸出延遲。此有效地使SO_in自時間4222延期或延遲至時間4224。 圖5係圖解說明根據某些實施例之掃描DFT電路5000之示意圖。掃描DFT電路5000包含如下三個單元：記憶體核心邏輯單元5100、輸入單元5200及輸出單元5300。單元5402係包含複數個位元格之位元格單元，如上文所論述。圖5中所展示之掃描DFT電路5000之總體架構類似於圖2中所展示之架構，惟SIMUX 2202及2204被省略且「反及」閘2110被反相器5110替換。掃描DFT電路5000支援記憶體旁路功能且在下文進一步詳細論述。 記憶體核心邏輯單元5100包含感測放大器5102、「反及」閘5104及5106以及反相器5108及5110。在某些實施例中，「反及」閘5104具有耦合至反相器5108之輸出及反相器5110之輸出之輸入，且「反及」閘5106具有耦合至反相器5110之輸出及反相器5108之輸入之輸入。「反及」閘5104及5106之輸出傳遞至感測放大器5102。 輸入單元5200包含LPP_鎖存器5206及5208、「互斥或」閘5202、SIMUX 5212及5214以及MUX 5224及5222。輸出單元5300包含HPP_鎖存器5302、移位輸出多工器(SOMUX) 5304、反相器5306及5308、「反或」閘5310、影子_鎖存器5312、鎖定_鎖存器5314。 如圖5中所展示，SOMUX係用於將輸出資料移出裝置(例如鎖存器)之多工器。「互斥或」5202之輸入連接至LPP_鎖存器5206及5208之Q輸出，且然後分別連接至反相器5108及5110之輸入。「互斥或」經實施用於D/BWEB輸入向量壓縮，如上文所論述。「互斥或」5202之輸出連接至影子_鎖存器5312之D輸入，影子_鎖存器5312之Q輸出連接至鎖定_鎖存器5314之D輸入。影子_鎖存器5312經實施以使用與正常資料輸出鎖存器相同之時脈訊號來儲存掃描輸入或所擷取資料。鎖定_鎖存器5314經實施以使用於零保持時間設計之輸出有效時序延遲，如上文所論述。SIMUX 5212接收來自SID、D_LIO及MUX 5222之輸出之三個輸入。SIMUX 5214接收分別來自VLO (例如，其被綁定至電壓低，此意指始終為邏輯0。)、B_LIO (位元左邊輸入輸出)及MUX 5224之輸出之三個輸入。MUX 5224及MUX 5222兩者皆受BIST控制訊號控制，如上文所論述。SIMUX經實施以支援擷取/移位掃描模式選擇。鎖定_鎖存器5314之Q輸出連接至反相器5308之輸入，反相器5308之輸出連接至「反或」閘5310之輸入。HPP_鎖存器5302之D輸入連接至感測放大器5102，HPP_鎖存器5302之Q輸出連接至SOMUX 5304之輸入中之一者，SOMUX 5304具有耦合至Q_RIO (Q右邊輸入輸出)及影子_鎖存器5312之Q輸出之其他輸入。SOMUX 5304之輸出連接至反相器5306。SOMUX 5304受選擇器訊號HIT + DFTBYP控制。SIMUX 5212及5214兩者皆受選擇器訊號HIT + SE控制。SOMUX 5304經實施以支援正常/擷取模式輸出資料選擇。在正常模式中，正常路徑自MUX 5222及5224行進至位準移位器5218及5220、然後行進至SIMUX 5212及5214。在適當HIT + SE選擇器值時，訊號直接傳至LPP_鎖存器5206及5208、然後傳至反相器5108及5110、然後傳至「反及」閘5104及5106、然後傳至感測放大器5102、然後傳至HPP_鎖存器5302、然後傳至SOMUX 5304及反相器5306。與正常模式相關聯之正常路徑為5510。為圖解之清晰起見，圖5中未展示沿著MUX 5224、位準移位器5220、SIMUX 5214及LPP_鎖存器5208之另一正常路徑。 在擷取模式中，擷取路徑行進至「互斥或」5202而非反相器5108及5110。在「互斥或」操作之後，擷取路徑通至影子_鎖存器5312、然後通至SOMUX 5304及反相器5306。與擷取模式相關聯之擷取路徑為5530。為圖解之清晰起見，圖5中未展示沿著MUX 5224、位準移位器5220、SIMUX 5214及LPP_鎖存器5208之另一擷取路徑。 在移位模式中，移位路徑以SID開始、然後穿過位準移位器5216進入至SIMUX 5212中、然後行進至LPP_鎖存器5206、然後行進至「互斥或」5202、然後行進至影子_鎖存器5312、然後行進至鎖定_鎖存器5314、然後行進至反相器5308及「反或」閘5310。與移位模式相關聯之移位路徑用虛線5520表示。 圖6係圖解說明根據某些實施例之用於掃描DFT之方法之流程圖。在步驟6102處，將掃描DFT電路切換為正常模式，且經由正常路徑將輸入向量寫入至位元格。然後，在步驟6104處，自位元格讀出資料且將該資料儲存於HPP鎖存器中。在步驟6106處，將DFT電路切換至移位模式，且經由預定移位路徑將資料自掃描DFT電路之移位輸入端子移位至移位輸出端子。在步驟6108處，將來自移位輸入端子之資料(即，SID)儲存於影子鎖存器及HPP鎖存器中。在步驟6110處，將掃描DFT電路切換至擷取模式，且擷取儲存於影子鎖存器及HPP鎖存器中之資料。在步驟6112處，使用者可根據特定測試要求運用自上述步驟獲得之資料來執行各種測試。在執行上述步驟中，不同模式及路徑之間的切換使得能夠在相同積體電路硬體中實施所添加測試構件。 在某些實施例中，一種掃描DFT電路包含：記憶體邏輯單元(例如，1100)，其耦合至複數個位元格(例如，位元格1402)，該記憶體邏輯單元經組態以控制自該複數個位元格之資料讀取及至該複數個位元格之資料寫入；及輸入單元(例如，1200，用於記憶體陣列及核心裝置之供應電壓)，其形成於積體電路上；及輸出單元(例如，1300，用於周邊設備之供應電壓)，其形成於積體電路上。該輸入單元(例如，1200)包含用於訊號選擇之第一複數個多工器。該輸出單元包含：第二複數個多工器，其用於訊號選擇；至少一個高相位通過鎖存器，其用於儲存資料且經組態以在應用於至少一個高相位通過鎖存器之時脈具有高相位時允許資料通過；至少一個鎖定鎖存器，其用於儲存資料且經組態以增加該資料之保持時間；及至少一個影子鎖存器，其經組態以儲存該至少一個鎖定鎖存器中所儲存之該資料之複本。在該記憶體核心邏輯子單元(例如，1100)與該輸出單元(例如，1300)之間、在該記憶體核心邏輯子單元與該輸入單元(例如，1200)之間且在該輸入單元(例如，1200)與該輸出單元(例如，1300)之間建立電子連接。 該電路進一步包含：移位路徑(例如，1520)，其自該輸入單元(例如，1200)行進至該輸出單元(例如，1300)。該電路進一步包含：擷取路徑(例如，1530)，其自該輸入單元(例如，1200)行進至該記憶體邏輯單元(例如，1100)、然後行進至該輸出單元(例如，1300)。該電路進一步包含：正常路徑(例如，1510)，其自該輸入單元(例如，1200)行進至該記憶體邏輯單元(例如，1100)、行進至該等位元格(例如，1402)、然後往回行進至該記憶體邏輯單元(例如，1100)、然後行進至該輸出單元(例如，1300)。 在某些實施例中，揭露一種掃描DFT電路。該電路包含：第一多工器(例如，SIMUX 2202)、第二多工器(例如，SIMUX 2204)、第三多工器(例如，SIMUX 2212)、第四多工器(例如，SIMUX 2214)、影子鎖存器(例如，2316)、鎖定鎖存器(例如，2318)、第一邏輯閘(例如，2210)及第二邏輯閘(例如，2110、NAND_EN)。該第一邏輯閘具有耦合至第一複數個多工器中之至少兩者(例如，2206、2208)之輸出之複數個輸入以及耦合至該第一複數個多工器中之至少另外兩者(例如，2202、2204)之輸入之輸出。該第一多工器(例如，SIMUX 2202)具有第一輸入、第二輸入及輸出。該第二多工器(例如，SIMUX 2204)具有第一輸入、第二輸入及輸出，該第一多工器(例如，SIMUX 2202)之該第一輸入連接至該第二多工器(例如，SIMUX 2204)之該第一輸入。該第三多工器(例如，SIMUX 2212)具有第一輸入、第二輸入、第三輸入、輸出及選擇器，該第三多工器(例如，SIMUX 2212)之該輸出連接至第一LPP (低相位通過)鎖存器(例如，2206)之輸入。該第四多工器(例如，SIMUX 2214)具有第一輸入、第二輸入、第三輸入、輸出及選擇器，該第四多工器(例如，SIMUX 2214)之該輸出連接至第二LPP鎖存器(例如，2208)之輸入，且該第三多工器(例如，SIMUX 2212)之該第一輸入連接至該第四多工器(例如，SIMUX 2214)之該第一輸入，該第三多工器(例如，SIMUX 2212)之該選擇器連接至該第四多工器(例如，SIMUX 2214)之該選擇器，且兩個選擇器皆連接至訊號HIT + SE。該影子鎖存器(例如，2316)具有輸入及輸出，該影子鎖存器(例如，2316)之該輸入連接至該第二多工器(例如，SIMUX 2204)之該輸出。該鎖定鎖存器(例如，2318)具有輸入及輸出，該鎖定鎖存器(例如，2318)之該輸入連接至該影子鎖存器(例如，2316)之該輸出。該第一邏輯閘(例如，2210)具有第一輸入、第二輸入及輸出，該第一邏輯閘(例如，2210)之該輸出連接至該第一多工器(例如，SIMUX 2202)之該第一輸入及該第二多工器(例如，SIMUX 2204)之該第一輸入，該第一LPP鎖存器(例如，2206)之該輸出連接至該第一邏輯閘(例如，2210)之一輸入，且該第二LPP鎖存器(例如，2208)之該輸出連接至該第一邏輯閘(例如，2210)之另一輸入。該第二邏輯閘(例如，2110、NAND_EN)具有第一輸入、第二輸入及輸出，該第二邏輯閘(例如，2110)之輸入連接至該第二多工器(例如，SIMUX 2204)之該輸出及該影子鎖存器(例如，2316)之該輸入。 在其他實施例中，揭露一種掃描DFT電路。該電路包含：第一多工器(例如，SIMUX 5212)、第二多工器(例如，SIMUX 5214)、第一邏輯閘(例如，5202)、影子鎖存器(例如，5312)、鎖定鎖存器(例如，5314)及第三多工器(例如，SOMUX 5304)。該第一多工器(例如，SIMUX 5212)具有第一輸入、第二輸入、第三輸入、輸出及選擇器，該第一多工器(例如，SIMUX 5212)之該輸出連接至第一LPP鎖存器(例如，5206)之輸入。該第二多工器(例如，SIMUX 5214)具有第一輸入、第二輸入、第三輸入、輸出及選擇器，該第二多工器(例如，SIMUX 5214)之該輸出連接至第二LPP鎖存器(例如，5208)之輸入，該第一多工器(例如，SIMUX 5212)之該選擇器連接至該第二多工器(例如，SIMUX 5214)之該選擇器，且兩個選擇器皆連接至訊號HIT + SE。該第一邏輯閘(例如，5202)具有第一輸入、第二輸入及輸出，該第一輸入連接至該第一LPP鎖存器(例如，5206)之輸出，且該第二輸入連接至該第二LPP鎖存器(例如，5208)之輸出。該影子鎖存器(例如，5312)具有輸入及輸出，該影子鎖存器(例如，5312)之該輸入連接至該第一邏輯閘(例如，5202)之該輸出。該鎖定鎖存器(例如，5314)具有輸入及輸出，該鎖定鎖存器(例如，5314)之該輸入連接至該影子鎖存器(例如，5312)之該輸出。該第三多工器(例如，SOMUX 5304)具有第一輸入、第二輸入、第三輸入及輸出，該第三多工器(例如，SOMUX 5304)之該第一輸入連接至該影子鎖存器(例如，5312)之該輸出及該鎖定鎖存器(例如，5314)之該輸入，且該第三多工器(例如，SOMUX 5304)之選擇器連接至訊號HIT + DFTBYP。 在其他實施例中，揭露一種用於掃描測試設計(DFT)之方法。該方法包含：提供掃描DFT電路，該掃描DFT電路包括正常模式、移位模式及擷取模式，該掃描DFT電路包括對應於該正常模式之正常路徑、對應於該移位模式之移位路徑及對應於該擷取模式之擷取路徑；將該掃描DFT電路切換為該正常模式；經由該正常路徑將複數個輸入寫入至複數個位元格(例如，步驟6102)。然後，自該複數個位元格讀取該複數個輸入且將該複數個輸入儲存於鎖存器中(例如，步驟6104)。在其他實施例中，該方法包含：將該掃描DFT電路切換為該移位模式；經由該移位路徑將資料自移位輸入端子移位至移位輸出端子(例如，步驟6106)；將來自該移位輸入端子之該資料儲存於影子鎖存器及高相位通過鎖存器中(例如，步驟6108)。在其他實施例中，該方法包含：將該掃描DFT電路切換為該擷取模式；及擷取儲存於該影子鎖存器及該高相位通過鎖存器中之該資料(例如，步驟6110)。在其他實施例中，該方法包含執行複數個測試設計(例如，步驟6112)。 前述內容概述了數項實施例之構件，使得熟習此項技術者可更好地理解本揭露之態樣。熟習此項技術者應瞭解，熟習此項技術者可容易地使用本揭露作為用於設計或修改用於實施本文中所介紹之實施例之相同目的及/或達成本文中所介紹之實施例之相同優點之其他程序及結構之基礎。熟習此項技術者亦應認識到，此等等效構造並不背離本揭露之精神及範疇，且在不背離本揭露之精神及範疇之情況下，此等等效構造在本文中可做出各種改變、替代及變更。
1000‧‧‧掃描測試設計電路/硬體電路/電路1100‧‧‧記憶體核心邏輯單元/記憶體核心邏輯/記憶體邏輯單元/記憶體核心邏輯子單元1200‧‧‧輸入單元1300‧‧‧輸出單元1402‧‧‧位元格單元/位元格1510‧‧‧正常路徑1520‧‧‧移位路徑1530‧‧‧擷取路徑1600‧‧‧記憶體核心控制單元2000‧‧‧資料掃描單元/測試設計電路/系統2100‧‧‧記憶體核心邏輯單元2102‧‧‧感測放大器2106‧‧‧「反及」閘2108‧‧‧反相器2110‧‧‧「反及」閘/第二邏輯閘2200‧‧‧輸入單元2202‧‧‧移位輸入多工器2204‧‧‧移位輸入多工器2206‧‧‧閘控資料鎖存器/低相位通過_鎖存器/低相位通過鎖存器/共用輸入鎖存器/低相位_鎖存器/第一低相位通過鎖存器2208‧‧‧低相位通過鎖存器/低相位通過_鎖存器/共用輸入鎖存器/低相位_鎖存器/第二低相位通過鎖存器2210‧‧‧「互斥或」閘/「互斥或」/第一邏輯閘2212‧‧‧移位輸入多工器2214‧‧‧移位輸入多工器/多工器2215‧‧‧線/選擇器訊號HIT + SE2220‧‧‧選用位準移位器2222‧‧‧選用位準移位器2224‧‧‧選用位準移位器2226‧‧‧多工器/移位輸入多工器2228‧‧‧多工器/移位輸入多工器2300‧‧‧輸出單元2302‧‧‧閘控資料鎖存器/高相位通過鎖存器/高相位通過_鎖存器/共用輸出鎖存器2304‧‧‧多工器2305‧‧‧選擇器訊號2306‧‧‧三態反相器/反相器2308‧‧‧反相器2310‧‧‧「反或」閘2316‧‧‧影子_鎖存器/影子鎖存器/共用輸出鎖存器2318‧‧‧鎖定_鎖存器/鎖定鎖存器/共用輸出鎖存器2402‧‧‧位元格單元2510‧‧‧正常路徑2520‧‧‧虛線/移位路徑2530‧‧‧擷取路徑3100‧‧‧第一單元3102‧‧‧第一「互斥或」閘群組3104‧‧‧第二「互斥或」閘群組/第二「互斥或」群組3106_1‧‧‧輸入鎖存器/低相位_鎖存器/第一低相位_鎖存器/鎖存器/共用輸入鎖存器/對應低相位_鎖存器3106_N‧‧‧輸入鎖存器/低相位_鎖存器/共用輸入鎖存器/對應低相位_鎖存器3110‧‧‧影子_鎖存器3112_1‧‧‧輸入鎖存器/低相位_鎖存器/第一低相位_鎖存器/鎖存器/對應低相位_鎖存器3112_M‧‧‧輸入鎖存器/低相位_鎖存器/對應低相位_鎖存器3116‧‧‧影子_鎖存器3118‧‧‧多工器/額外多工器3120‧‧‧多工器/額外多工器3122‧‧‧鎖定_鎖存器3124‧‧‧位準移位器3126_1‧‧‧對應選用位準移位器/位準移位器3126_N‧‧‧對應選用位準移位器/位準移位器3130_1‧‧‧對應位準移位器/位準移位器3130_M‧‧‧對應位準移位器/位準移位器3200‧‧‧第二單元3202‧‧‧反相器3204‧‧‧反相器3206_1‧‧‧對應多工器/多工器3206_N‧‧‧對應多工器/多工器3210_1‧‧‧多工器/對應多工器3210_M‧‧‧多工器/對應多工器3214‧‧‧反相器3216‧‧‧「反或」閘3302‧‧‧位元格單元3304‧‧‧位元格單元3510‧‧‧正常路徑3520‧‧‧移位路徑3530‧‧‧擷取路徑/虛線4102‧‧‧低相位通過鎖存器/鎖存器4104‧‧‧高相位通過鎖存器/鎖存器4106‧‧‧低相位通過鎖存器/鎖定鎖存器/鎖存器/鎖定_鎖存器4108‧‧‧反相器4110‧‧‧「反或」閘4202‧‧‧共同計時訊號/共用輸出鎖存器計時訊號/第一訊號CLK/時脈訊號CLK/CLK4204‧‧‧第二訊號SE4206‧‧‧第三訊號SI4208‧‧‧第四訊號/時脈訊號CKSA2/CKSA24210‧‧‧第五訊號/時脈訊號CKSB2/CKSB24212‧‧‧第六訊號/SO_in/訊號SO_in4214‧‧‧第七訊號/SO訊號4220‧‧‧垂直線4222‧‧‧X/轉變/SO_in訊號/時間4224‧‧‧X/時間5000‧‧‧掃描測試設計電路5100‧‧‧記憶體核心邏輯單元5102‧‧‧感測放大器5104‧‧‧「反及」閘5106‧‧‧「反及」閘5108‧‧‧反相器5200‧‧‧輸入單元5202‧‧‧「互斥或」閘/「互斥或」/第一邏輯閘5206‧‧‧低相位通過_鎖存器/第一低相位通過鎖存器5208‧‧‧低相位通過_鎖存器/第二低相位通過鎖存器5212‧‧‧移位輸入多工器5214‧‧‧移位輸入多工器5216‧‧‧位準移位器5218‧‧‧位準移位器5220‧‧‧位準移位器5222‧‧‧多工器5224‧‧‧多工器5300‧‧‧輸出單元5302‧‧‧高相位通過_鎖存器5304‧‧‧移位輸出多工器5306‧‧‧反相器5308‧‧‧反相器5310‧‧‧「反或」閘5312‧‧‧影子_鎖存器/影子鎖存器5314‧‧‧鎖定_鎖存器/鎖定鎖存器5402‧‧‧單元5510‧‧‧正常路徑5520‧‧‧移位路徑/虛線5530‧‧‧擷取路徑AA‧‧‧輸入訊號AB‧‧‧輸入訊號AMA‧‧‧輸入訊號AMB‧‧‧輸入訊號B‧‧‧訊號/輸入訊號BIST‧‧‧訊號BM‧‧‧訊號/輸入訊號CKSA2‧‧‧時脈/第四訊號/時脈訊號CKSB2‧‧‧時脈/第五訊號/時脈訊號CLK‧‧‧共用輸出鎖存器計時訊號/第一訊號/時脈訊號/系統時脈CLK||CKSA2||CKSB2‧‧‧時脈/所得時脈訊號D‧‧‧輸入/訊號/輸入訊號DFTBYP + SE‧‧‧選擇器訊號DM‧‧‧訊號/輸入訊號HIT‧‧‧控制訊號HIT + SE‧‧‧選擇器訊號/訊號NAND_EN‧‧‧「反及」閘/第二邏輯閘PM‧‧‧啟用控制訊號Q‧‧‧輸出REB‧‧‧輸入訊號REBM‧‧‧輸入訊號SE‧‧‧移位啟用接腳/移位啟用/選擇器訊號/第二訊號/訊號SI‧‧‧掃描_輸入/輸入/輸入訊號/第三訊號SO‧‧‧掃描_輸出/輸出/第七訊號SO_in‧‧‧第六訊號/輸入訊號/訊號WEB‧‧‧輸入訊號WEBM‧‧‧輸入訊號
當隨著附圖一起閱讀時，依據以下詳細說明最佳地理解本揭露之態樣。注意，根據產業之標準慣例，各種構件未按比例繪製。事實上，為論述之清晰起見，可任意地增加或減小各種構件之尺寸。 圖1係圖解說明掃描DFT電路之方塊圖。 圖2係圖解說明根據某些實施例之掃描DFT電路之資料掃描鏈單元之示意圖。 圖3係圖解說明根據某些實施例之用於掃描DFT電路之控制掃描鏈單元之示意圖。 圖4A係圖解說明根據某些實施例之鎖定鎖存器之示意圖。 圖4B係圖解說明根據某些實施例之圖4A中之鎖定鎖存器之時脈週期之示意圖。 圖5係圖解說明根據某些實施例之掃描DFT電路之示意圖。 圖6係圖解說明根據某些實施例之用於掃描DFT電路之方法之流程圖。
1000‧‧‧掃描測試設計電路/硬體電路/電路
1100‧‧‧記憶體核心邏輯單元/記憶體核心邏輯/記憶體邏輯單元/記憶體核心邏輯子單元
1200‧‧‧輸入單元
1300‧‧‧輸出單元
1402‧‧‧位元格單元/位元格
1510‧‧‧正常路徑
1520‧‧‧移位路徑
1530‧‧‧擷取路徑
1600‧‧‧記憶體核心控制單元

Claims (10)

  1. 一種積體電路，其包括：一記憶體邏輯單元，其耦合至複數個位元格，該記憶體邏輯單元經組態以控制自該複數個位元格之資料讀取及至該複數個位元格之資料寫入；一輸入單元，其形成於該積體電路上，該輸入單元包括：第一複數個多工器，其用於訊號選擇；及一第一邏輯閘，其具有複數個輸入及一輸出，該複數個輸入耦合至該第一複數個多工器中之至少兩者之輸出，該輸出耦合至該第一複數個多工器中之至少另外兩者之輸入；一輸出單元，其形成於該積體電路上，該輸出單元包括：至少一個輸出多工器，其用於訊號選擇；及至少一個高相位通過鎖存器，其用於儲存資料且經組態以在應用於該至少一個高相位通過鎖存器之一時脈具有一高相位時允許該資料通過；至少一個鎖定鎖存器，其用於儲存資料且經組態以增加該資料之一保持時間；及至少一個影子鎖存器，其經組態以儲存該至少一個鎖定鎖存器中所儲存之該資料之一複本，其中在該記憶體邏輯單元與該輸出單元之間建立電子連接，在該記憶體邏輯單元與該輸入單元之間建立電子連接，且在該輸入單元與該輸出單元之間建立電子連接，以提供用於執行正常資料寫入操作的穿過該輸入單元、該記憶體邏輯單元及該輸出單元之一第一訊號路徑，以及用於執行至少一個掃描測試操作的穿過該輸入單元及 該輸出單元之至少一個額外訊號路徑。
  2. 如請求項1之電路，其中該至少一個額外路徑包括一移位路徑或一擷取路徑。
  3. 如請求項1之電路，其中該第一複數個多工器及第二複數個多工器經組態以允許在該第一訊號路徑與該至少一個額外訊號路徑之間進行選擇。
  4. 一種電路，其包括：一第一多工器，其具有一第一輸入、一第二輸入及一輸出；一第二多工器，其具有一第一輸入、一第二輸入及一輸出，其中該第一多工器之該第一輸入連接至該第二多工器之該第一輸入；一第三多工器，其具有一第一輸入、一第二輸入、一第三輸入、一輸出及一選擇器，其中該第三多工器之該輸出連接至一第一鎖存器之輸入；一第四多工器，其具有一第一輸入、一第二輸入、一第三輸入、一輸出及一選擇器，其中該第四多工器之該輸出連接至一第二鎖存器之輸入，且該第三多工器之該第一輸入連接至該第四多工器之該第一輸入，其中該第三多工器之該選擇器連接至該第四多工器之該選擇器，且兩個選擇器皆連接至一第一選擇器訊號；一第三鎖存器，其具有一輸入及一輸出，其中該第三鎖存器之該輸入連接至該第二多工器之該輸出； 一第四鎖存器，其具有一輸入及一輸出，其中該第四鎖存器之該輸入連接至該第三鎖存器之該輸出；一第一邏輯閘，其具有一第一輸入、一第二輸入及一輸出，其中該第一邏輯閘之該輸出連接至該第一多工器之該第一輸入及該第二多工器之該第一輸入，其中該第一鎖存器之輸出連接至該第一邏輯閘之一輸入，且該第二鎖存器之輸出連接至該第一邏輯閘之另一輸入；及一第二邏輯閘，其具有一第一輸入、一第二輸入及一輸出，其中該第二邏輯閘之一輸入連接至該第二多工器之該輸出及該第三鎖存器之該輸入。
  5. 如請求項4之電路，其進一步包括：一第一位準移位器，其用於電壓移位，其中該第三多工器之該第一輸入及該第四多工器之該第一輸入透過該第一位準移位器而連接至一第一輸入。
  6. 如請求項4之電路，其進一步包括：一第二位準移位器，其用於電壓移位；一第三位準移位器，其用於電壓移位；一第五多工器，其具有一第一輸入、一第二輸入及一輸出，其中該第五多工器之該輸出透過該第二位準移位器而連接至該第三多工器之該第三輸入；及一第六多工器，其具有一第一輸入、一第二輸入及一輸出，其中該第六多工器之該輸出透過該第三位準移位器而連接至該第四多工器之該第 三輸入。
  7. 如請求項4之電路，其進一步包括：一第三邏輯閘，其具有一輸入及一輸出；一第四邏輯閘，其具有一第一輸入、一第二輸入及一輸出，其中該第三邏輯閘之該輸入連接至該第四鎖存器之該輸出，且該第三邏輯閘之該輸出連接至該第四邏輯閘之該第二輸入。
  8. 一種電路，其包括：一第一多工器，其具有一第一輸入、一第二輸入、一第三輸入、一輸出及一選擇器，其中該第一多工器之該輸出連接至一第一鎖存器之一輸入；一第二多工器，其具有一第一輸入、一第二輸入、一第三輸入、一輸出及一選擇器，其中該第二多工器之該輸出連接至一第二鎖存器之一輸入，其中該第一多工器之該選擇器連接至該第二多工器之該選擇器，且每一選擇器皆受一共同選擇器訊號控制；一第一邏輯閘，其具有一第一輸入、一第二輸入及一輸出，其中該第一輸入連接至該第一鎖存器之輸出，且該第二輸入連接至該第二鎖存器之輸出；一第三鎖存器，其具有一輸入及一輸出，其中該第三鎖存器之該輸入連接至該第一邏輯閘之該輸出；一第四鎖存器，其具有一輸入及一輸出，其中該第四鎖存器之該輸入連接至該第三鎖存器之該輸出；及 一第三多工器，其具有一第一輸入、一第二輸入、一第三輸入及一輸出，其中該第三多工器之該第一輸入連接至該第三鎖存器之該輸出及該第四鎖存器之該輸入，且該第三多工器之選擇器連接至一選擇器訊號。
  9. 一種測試電路的方法，其包括：提供一掃描測試設計電路，其中該掃描測試設計電路包括一正常模式、至少一種測試模式、及對應於該正常模式之一第一訊號路徑，以及對應於該至少一種測試模式之一第二訊號路徑；將該掃描測試設計電路切換為該測試模式；使用該第二訊號路徑來執行一測試操作；將該掃描測試設計電路切換為該正常模式；透過該第一訊號路徑將資料寫入至複數個位元格；自該複數個位元格讀取該資料；及將該資料儲存於一第一鎖存器中。
  10. 如請求項9之方法，其中該測試模式包括一移位模式，且執行該測試操作包括：透過該第二訊號路徑將資料自一移位輸入端子移位至一移位輸出端子；及將來自該移位輸入端子之該資料儲存於一第二鎖存器及一第三鎖存器中。
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