TW201409054A - 用於檢測場可程式閘陣列（ｆｐｇａ）中之錯誤的晶載探針電路 - Google Patents

用於檢測場可程式閘陣列（ｆｐｇａ）中之錯誤的晶載探針電路 Download PDF

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Abstract

一種具有一讀取/寫入探針之可程式化邏輯積體電路包括：複數個可程式化邏輯電路，其具有內部電路節點及複數個正反器，每一正反器具有一非同步資料輸入線、一非同步載入線及一連接至一內部電路節點之資料輸出；一探針-資料線；一位址電路，其用以選擇該等內部電路節點中之一；一讀取-探針致能線，其用以選擇性地使該等內部電路節點中之該被選內部電路節點耦接至該探針-資料線；一資料輸入路徑，其至每一正反器之非同步資料輸入線；一寫入-探針資料輸入路徑，其至每一正反器之非同步資料輸入線；一寫入-探針致能線；以及一選擇電路，其回應該位址電路及該寫入-探針致能線，使該資料輸入路徑及該寫入-探針資料輸入路徑中之一耦接至一被選正反器之非同步資料輸入。

Description

用於檢測場可程式閘陣列(FPGA)中之錯誤的晶載探針電路
本發明係有關於場可程式閘陣列(field-programmable-gate-aeeay,FPGA)積體電路技術。具體而言，本發明係有關於用以檢測FPGA之錯誤的存在之晶載(on-chip)電路。
傳統上，只有積體電路之功能缺點(不論該晶片之操作如何地慢仍會變得顯而易見者)會被測試。然而，當半導體技術尺度縮小時，檢測其它錯誤變得有其必要。
用以測試不可程式化積體電路(例如，標準單元ASICs)中之延遲錯誤的方法在先前技術中係已知的，這些方法之部分亦可應用至包括FPGAs的可程式積體電路。其它測試方法則是專屬用於可程式積體電路。
已知之測試方法有3種大致的分類：具有預定設計之真速功能測試(at-speed functional test)；掃描鏈測試(scan chain testing)；及專屬於可程式邏輯裝置之方法。依序考量每一種方法。
在真速功能測試中，藉由在正常操作中使電路運行，但使用最高之指定時序頻率來測試該電路。此對於不可程式化積體電路(或對於已以預定設計程式化或不可再程式化之可程式化積體電路)是非常有效的。然而，對於可程式化積體電路，該最高指定時序頻率之 使用的要求是有問題的，因為此頻率非常設計相依(design-dependent)且在測試時並無法得知終端用戶的設計。
掃描鏈(scan chains)係用以執行不可程式化積體電路(例如，標準單元ASICs)之功能測試所廣泛使用的技術。在積體電路中之各種正反器(flip-flops)係連接在一起，以形成一與正常功能邏輯無關之移位暫存器(掃描鏈)。藉由使該等正反器設處於一特定掃描模式，可將測試資料移入及/或移出該等正反器。
掃描鏈亦可用以測試延遲錯誤。具有兩種用以使用掃描鏈來執行延遲錯誤測試之方法：從移位啟動(launch from shift)及從捕獲啟動(launch from capture)。一實例可見於R.Madge,B.R.Benware and W.R.Daasch,“Obtaining High Defect Coverage for Frequency-Dependent Defects in Complex ASICs,IEEE Design & Test of Computers,”September-October 2003,pp.46-53。
兩種方法之共通點是在高速下施加兩個時序脈衝及偵測超過介入時間(intervening time)之路徑延遲。首先，使用該掃描鏈，載入一測試型樣(test pattern)。然後，藉由在掃描模式(“從移位啟動”)中之時序的最後一脈衝或藉由在正常模式中(“從捕獲啟動”)脈動地產生時序，經由延遲路徑啟動信號。在一合適的延遲之後，藉由在正常模式中之時序的另一脈衝在該等正反器中捕獲該等延遲路徑之輸出。在一些情況下，可能期望在讀取資料前，使該時序產生數倍脈衝。
如果提供一些手段(類似於一掃描鏈)來控制及觀察該等正反器，則亦可使用啟動及捕獲脈衝，測試一以一特定設計程式化之FPGA。在一FPGA中，用以控制及觀察該等正反器之替代方案包括一硬式(內建)掃描鏈、一軟式(以該設計之部分來程式化)掃描鏈及一使用 列/行定址之讀取/寫入探針電路(read/write probe circuit)。在以下的論述中，術語“掃描鏈”將被視為包括用以控制及觀察該等正反器之任何該等或其它相似之手段。
Microsemi Corporation(前身為Actel Corporation)製造的一些一次性可程式化FPGAs一在可程式化結構中提供的探針電路，該探針電路提供對該等正反器之隨機存取。在該晶片之一外部接腳上可得到一探針電路之輸出，以提供一被選擇的正反器輸出或其它測試點的即時觀察。該探針旨在協助它的製造業者對該FPGA之測試及使用者對他的設計之除錯。然而，此電路係唯讀的，因而只提供可觀察性，沒有提供可控制性。
不可程式化邏輯晶片通常將掃描鏈電路加入它們的正反器。掃描鏈係用以測試此類晶片(例如，標準單元ASICs)所廣泛使用之技術。在一晶片中之各種正反器連接在一起，以形成一與正常功能邏輯無關之移位暫存器(掃描鏈)。藉由使該等正反器處於一特定掃描模式，可將測試資料移入及/或移出該等正反器。藉由提供可觀察性及可控制性，該掃描鏈允許高達約97%之錯誤涵蓋範圍。這遠大於如果僅存取經由該晶片之外部接腳的可能涵蓋範圍，這證明增入掃描鏈所需之額外面積的正當性。
在可再程式化邏輯(例如，SRAM或快閃FPGAs)中，通常藉由將多個測試設計程式化至該晶片中及經由該等外部接腳施加測試向量至每一設計來完成測試。因為每個設計是特別選擇用於測試，所以無須提供像掃描鏈之額外電路以達成良好的涵蓋範圍。事實上，涵蓋範圍可達到接近100%。基於此理由，先前並未將掃描鏈加入在FPGAs之可程式化結構中的正反器中。
為了大量生產，有時可能希望測試與一特定之顧客設計一起使用的FPGAs。在此情況下，可忽略在該特定設計所沒有使用之電路中的錯誤。然而，即使在此情況下，通常仍然藉由將多測試設計程式化於該晶片中，以執行該測試。
快閃FPGAs比SRAM FPGAs花費明顯較長的時間來程式化，故可因改良用於大量生產之測試方法而受益。有利的是，得僅以該特定顧客設計預程式化(pre-program)該FPGA一次來測試它，而不需要(例如，多個測試設計之)進一步再程式化。需要一些控制及觀察正反器之手段。一種可能性是加入明確的掃描鏈至使用者設計並在該可程式化結構(軟閘)中實施它們。然而，這會消耗昂貴的邏輯容量。需要更適合於FPGAs的一些掃描鏈同等物。
有些FPGAs係被設計用於低功率應用。在此希望能在關閉該FPGA之電源前，將系統狀態資訊(亦即，在正反器及RAM區塊中之資料)儲存至非揮發性大量儲存器。然後，當再次開啟該FPGA之電源時，可從該非揮發記憶體復原該狀態。Lattice Semiconductor的XP2 FPGAs對RAM區域提供此能力，但並非針對正反器。正反器狀態之儲存及復原亦需要用以觀察及控制該等正反器的一些手段。
一種積體電路包括一讀取/寫入探針，其使用內部正反器之非同步載入能力，在可程式化結構中提供對正反器之隨機存取。該探針電路可用以允許一被選擇的正反器輸出或其它測試點的即時觀察，以提供同等於一掃描鏈之功能，或者載入系統狀態資訊至一非揮發性記憶體及從該非揮發性記憶體復原系統狀態資訊。
10‧‧‧探針電路
12‧‧‧正反器
14‧‧‧正反器
16‧‧‧邏輯電路
18‧‧‧邏輯電路
20‧‧‧線
22‧‧‧線
24‧‧‧NAND閘
26‧‧‧多工器
28‧‧‧組態多工器
30‧‧‧線
32‧‧‧線
34‧‧‧線
36‧‧‧線
38‧‧‧線
40‧‧‧線
42‧‧‧線
44‧‧‧線
46‧‧‧線
48‧‧‧線
50‧‧‧線
52‧‧‧線
54‧‧‧NAND閘
56‧‧‧NAND閘
58‧‧‧NAND閘
60‧‧‧NAND閘
62‧‧‧NAND閘
64‧‧‧三態驅動器
66‧‧‧NAND閘
68‧‧‧NAND閘
70‧‧‧NAND閘
72‧‧‧NAND閘
74‧‧‧NAND閘
76‧‧‧三態驅動器
78‧‧‧信號
80‧‧‧NAND閘
82‧‧‧NAND閘
84‧‧‧NAND閘
86‧‧‧多工器
88‧‧‧多工器
90‧‧‧晶載微控制器
92‧‧‧列解碼器
94‧‧‧行解碼器
96‧‧‧雙箭頭線
Y‧‧‧電路節點輸出
圖1係顯示依據本發明之一態樣的一說明探針讀取/寫入定址電路之圖式。
圖2係顯示依據本發明之另一態樣的一用以執行一積體電路之讀取及寫入探測的說明方法之流程圖。
該項技藝之一般人士將了解到，本發明之下面敘述只是描述用及絕不是做為限定用。本發明之其它具體例將輕易地使這樣的技藝人士聯想到。
本發明可用以測試一FPGA之延遲錯誤的存在。這些是只在高速操作時變得明顯之錯誤。這樣的錯誤改變(通常是增加)在信號路徑上之延遲，惟並未在低速操作下改變該FPGA之功能。期望可使用一易於獲得且便宜的測試器(在該FPGA外部之硬體)，儘可能快速地執行必要測試。
期望能在兩個不同模式中測試該FPGA。首先，期望能測試未程式化之FPGAs。在此，可以藉由組態該FPGA而實施一個或更多特定地選擇之測試設計(越少越好)，以測試該FPGA。亦期望能測試已被組態為一特定終端用戶設計之預程式化FPGAs。在此情況下，因為不能進一步重新配置該FPGA，所以必須使用該終端用戶設計來執行該測試。
依據本發明之探針電路的一態樣，提供一種觀察及控制在FPGA結構中之所有正反器的手段。這適於達成數個目的。它減少 FPGAs之功能及延遲測試所需之測試設計的數目。此外，在不必程式化其他測試設計下，它使用於大量生產之一預程式化顧客設計的測試成為可能。它亦能儲存系統狀態資訊至非揮發性記憶體及從非揮發性記憶體復原系統狀態資訊。
一較佳具體例係提供一種唯讀探針，以及將它擴展成，亦使用相同定址線及資料線來提供一種寫入(可控制性)能力。此提供同等於一掃描鏈之功能，但是亦提供所欲之除錯能力。因此，它是非常有面積效率的。現在請注意圖1，其中顯示一例示性探針電路10。設有兩個獨立探針通道A及B，所描述者係通道A之信號。本技術領域之一般技藝者將察覺到，通道B之信號係以相同方式來操作。假設所要探測之正反器係以4個為一組，且該等正反器組係配置成列及行。本技術領域之一般技藝者將察覺到，本發明可組態為其它大小的組。
圖1之探針電路10的正常操作如下。假設一待寫入探測之正反器12或14具有一非同步載入能力。藉由依據本發明之探針電路可讀取正反器12或14之輸出或者來自邏輯電路16或18之其它電路節點輸出Y。
在線20上之信號al0_b係一來自該可程式化選路(routing)之主動低(active-low)非同步載入信號。在通過NAND閘24之線22上的信號al0係一至該正反器之主動高(active-high)非同步載入信號，以及在正常操作中，它剛好是al0_b之補數(complement)。在多工器26之輸出上的信號ad0係至該正反器12之非同步資料信號，以及在正常操作中，藉由組態多工器(configuration multiplexer)28將它具體指定為0(同步清除)或1(同步設定)。
讀取運作如下。在線30、32、34及36中之一者上的信 號係該正反器之輸出或在一內部電路上之欲被讀取的其他信號Y。對於通道A，在線38上之信號rena係用於一特定列之讀取致能(read-enable)信號。在線40上之信號rena_b係rena之反相者。對於通道B，在線42上之信號renb係用於一特定列之讀取致能信號。在線44上之信號renb_b係renb之反相者。以元件符號46表示之線prbda係在通道A中一用於行之資料線，以及以元件符號48表示之線prbdb係在通道B中一用於行之資料線。藉由一列解碼器提供從晶片上對線rena 38、rena_b 40、renb 42,renb_b 44之存取。藉由一行解碼器提供從晶片上對線prbda 46及prbdb 48之存取。
共同以元件符號50來識別之線prbra<3：0>係用以針對通道A選擇在一組中之4個正反器中之一者的位址線。同樣地，共同以元件符號52來識別之線prbrb<3：0>係用以針對通道B選擇在一組中之4個正反器中之一者的位址線。藉由一列解碼器提供從晶片上對線prbra<3：0>50及prbrb<3：0>52之存取。
在圖1之左側所示的所有控制信號係來自一晶載列解碼器。垂直線prbda 46及prbdb 48係來自/至一行解碼器區塊。列及行存取係非常相似於像SRAM之已知記憶體陣列結構。在這個意義上，本發明之定址像一具有包括位址、控制信號及寫入/讀取資料之晶載介面的嵌入式記憶體來操作。
在圖1所示之本發明的一示範性具體例中，如該技術領域中所知悉的，可以一驅動列解碼器92及行解碼器94之晶載微控制器90完成列及行解碼器存取。這樣的組態允許以一可被該技術領域之一般技藝者依據本揭露輕易地產生之晶載韌體程式對探針正反器實施讀取及寫入存取。例如，可程式化該微控制器以將資料寫入所有探針 正反器，然後讀取並比較所有正反器之輸出，此導致一BIST能力。該微控制器可將錯誤資料向晶片外通報。此外，該微控制器可執行一常式(routine)，以從晶片外讀取及寫入該等探針。以雙箭頭線96來表示該微控制器將資料傳送至及離開該晶片。此外，該探針電路可經由FPGA程式化/組態來配置及被顧客使用來永久地選擇一探針讀取位址，該探針讀取位址被指引至一晶片輸出，因而提供即時觀察。
依哪一條prbra<3：0>線係主動的而定，NAND閘54、56、58及60中之一者閘控來自線30、32、34、36中之一的正反器或Y信號至NAND閘62。藉由升高rena 38及該4條prbra<3：0>線50中之一者及降低rena_b 40，將該被選擇之正反器或Y輸出傳送至被耦接至NAND閘62之輸出及該行資料線prbda 46的三態驅動器64。如果已選擇通道B，則依哪一條prbrb<3：0>線係主動的而定，NAND閘66、68、70及72中之一者閘控來自線30、32、34、36中之一的正反器信號至NAND閘74。藉由升高renb 42及該等prbrb<3：0>線52中之一者及降低renb_b 44，將該被選擇的正反器或Y輸出傳送至被耦接至NAND閘74之輸出及該行資料線prbdb 48的三態驅動器76。
為了寫入，截取傳遞至該正反器之常用非同步載入及資料信號。信號wen 78係用於一特定列之寫入致能信號。如先前所述，以一列解碼器提供從晶片上對該信號wen的存取。在寫入期間，該信號prbdb 48係用於做為行選擇。當wen 78及prbdb 48係高位準及被耦接至NAND閘80之prbra<3：0>線50中之一係主動的(在圖1中顯示解碼正反器12之線)時，NAND閘80之輸出變成低位準。通過NAND閘24之al0信號22變成高位準及經由多工器26從在prbda線46上之邏輯位準取得至正反器12之ad0信號26，取代多工器28所供應之0 或1邏輯位準。
與通道B相關聯之NAND閘82與84以及多工器86與88的操作係相同於通道A所述。該prbda 46線係用以寫入資料，而至NADN閘82之輸入的prbdb 48線係用以做為行位址選擇。為了選擇一探針，wen 78線係列選擇器，prbdb線48係行選擇器，以及prbrb<3：0>線52中之一者係用以在被選擇之列及行中選擇單一探針。al1_b、al1及ad1信號係相似於有關通道A所述之該等信號。
該技術領域中具有一般技藝者將觀察到，圖1所示之電路允許A及B通道之同時讀取，以及只要是將相同資料值寫入該等正反器中，亦允許A及B通道之同時寫入。
現在參考圖2，流程圖顯示依據本發明之另一態樣的一用以執行一積體電路之讀取及寫入探測的例示性方法100。在一具體例中以微控制器90所執行之方法開始於元件符號102處。
在元件符號104處，提供一具有包括非同步可載入正反器之可定址內部節點的積體電路。在元件符號106處，選擇一可定址內部節點。在圖1所示之具體例中，上述係藉由從線50及52組選擇prbra或prbrb線中之一者來完成。
在元件符號108處，選擇一讀取或寫入探針操作。如果已選擇一寫入探針操作，則在元件符號110處使晶片外(off-chip)讀取路徑失能。在圖1所示之具體側中，使用致能線rena及rena_b(或renb及renb_b)，使三態驅動器64或76處於一高阻抗狀態，進而使它們與prda及prdb線46及48分開。在圖1所示之具體例中，可以藉由判定在致能線rena及rena_b(或renb及renb_b)上之適當邏輯位準，執行讀取或寫入探針操作之選擇及讀取路徑之失能。
在元件符號112處，判定寫入資料。在圖1所示之具體例中，此可藉由將該寫入資料放置在該prbda線46來完成。在元件符號114處，判定一寫入致能信號。在圖1所示之具體例中，此可藉由判定該wen線78來完成。在已確立該資料及該寫入致能後，在元件符號116處，判定至該被選正反器之非同步載入輸入，以將該資料寫入該被選正反器。該項技藝之一般人士將察覺到，在元件符號112及114處之程序的執行順序不是重要的。在元件符號118處結束程序。
如果已選擇一讀取探針操作，則在元件符號120處使讀取路徑致能。在圖1所示之具體例中，可以藉由判定在致能線rena及rena_b(或renb及renb_b)上之適當邏輯位準來執行讀取或寫入探針操作之選擇及讀取路徑之致能，以使緩衝器64或76致能。在元件符號122處，從該被選擇之內部節點讀取資料。接著，在元件符號118處結束程序。該技術領域具有一般技藝者將察覺到，在元件符號122處，屬於上述使用本發明來提供對一被選擇的正反器輸出或其它測試點的即時觀察之程序。
雖然已顯示及描述本發明之具體例及應用，但是熟習該項技藝者將顯而易知，在不脫離在此之本發明觀點下，比上述更多之修改係可能的。因此，除了在所附申請專利範圍的精神內之外，將不限制本發明。
10‧‧‧探針電路
12、14‧‧‧正反器
16、18‧‧‧邏輯電路
20、22、30、32、34、36、38、40、42、44、46、48、50、52‧‧‧線
24、54、56、58、60、62、66、68、70、72、74、80、82、84‧‧‧NAND閘
26、86、88‧‧‧多工器
28‧‧‧組態多工器
64、76‧‧‧三態驅動器
78‧‧‧信號
90‧‧‧晶載微控制器
92‧‧‧列解碼器
94‧‧‧行解碼器
96‧‧‧雙箭頭線
Y‧‧‧電路節點輸出

Claims (19)

  1. 一種可程式化邏輯積體電路，包括：複數個可程式化邏輯電路，其具有內部電路節點；複數個正反器，每一正反器具有一非同步資料輸入線、一非同步載入線及一連接至一內部電路節點之資料輸出；一探針-資料線；一位址電路，其耦接至位址線，用以選擇該等內部電路節點中之一；一讀取-探針致能線，其用以選擇性地使該等內部電路節點中之該被選擇的內部電路節點耦接至該探針-資料線；一資料輸入路徑，其至每一正反器之非同步資料輸入線；一寫入-探針資料輸入路徑，其至每一正反器之非同步資料輸入線；一寫入-探針致能線；以及一選擇電路，其回應該位址電路及該寫入-探針致能線，選擇性地使該資料輸入路徑及該寫入-探針資料輸入路徑中之一耦接至一被選擇的正反器之非同步資料輸入。
  2. 如申請專利範圍第1項之積體電路，進一步包括一三態緩衝器，其耦接於該被選擇的內部電路節點之輸出與該資料探針線間，該三態緩衝器之一致能輸入耦接至該讀取-探針致能線。
  3. 如申請專利範圍第2項之積體電路，其中，該三態緩衝器之致能輸入包括一對互補致能輸入；以及該讀取-探針致能線包括一對互補致能線。
  4. 如申請專利範圍第1項之積體電路，其中，該位址電路包括耦接於該等內部電路節點、該等位址線及該三態緩衝器間之邏輯閘。
  5. 如申請專利範圍第1項之積體電路，其中，以一微控制器經由一列 解碼器來驅動該等位址線、該寫入-探針致能線及該讀取探針致能線。
  6. 如申請專利範圍第1項之積體電路，其中，以一微控制器經由一行解碼器來驅動該寫入-探針資料輸入路徑。
  7. 在一種包括可程式化邏輯電路之積體電路中，該可程式化邏輯電路包括以複數列及行配置之複數個正反器，每一正反器具有一非同步資料輸入線、一非同步載入線及一資料輸出，一用於該等正反器之讀取-寫入探針電路包括：一探針資料線；一探針-資料/行-選擇線一第一位址電路，其耦接至第一位址線，用以從該複數個正反器之第一組選擇一被選正反器；一第一讀取-探針致能線，其用以選擇性地使來自該第一組之被選正反器的資料輸出耦接至該探針-資料線；一第二位址電路，其耦接至第二位址線，以便從該複數個正反器之第二組決定一被選擇之正反器；一第二讀取-探針致能線，其用以選擇性地使來自該第二組之被選擇之正反器的資料輸出耦接至該探針-資料/行-選擇線；一資料輸入路徑，其至每一正反器之非同步資料輸入線；一寫入-探針資料輸入路徑，其從該探針資料線至每一正反器之非同步資料輸入線；一寫入-探針致能線；一第一選擇電路，其耦接至該探針-資料/行-選擇線、該寫入-探針致能線及該第一位址電路，以選擇性地使該資料輸入路徑及該寫入- 探針資料輸入路徑中之一者耦接至來自該第一組之被選擇之正反器的非同步資料輸入；以及一第二選擇電路，其耦接至該探針-資料/行-選擇線、該寫入-探針致能線及該第二位址電路，以選擇性地使該資料輸入路徑及該寫入-探針資料輸入路徑中之一者耦接至來自該第二組之被選擇之正反器的非同步資料輸入。
  8. 如申請專利範圍第7項之積體電路，進一步包括：一第一三態緩衝器，其耦接於來自該第一組之被選擇之正反器的輸出與該資料探針線間，該第一三態緩衝器之一致能輸入耦接至該第一讀取-探針致能線；以及一第二三態緩衝器，其耦接於來自該第二組之被選正反器的輸出與該資料探針線間，該第二三態緩衝器之一致能輸入耦接至該第二讀取-探針致能線。
  9. 如申請專利範圍第7項之積體電路，其中，該第一及第二三態緩衝器之致能輸入包括一對互補致能輸入；以及該第一及第二讀取-探針致能線之每一者包括一對互補致能線。
  10. 如申請專利範圍第7項之積體電路，其中，該第一位址電路包括耦接於該等正反器之資料輸出、該等第一位址線及該第一三態緩衝器間之邏輯閘；以及該第二位址電路包括耦接於該等正反器之資料輸出、該等第二位址線及該第二三態緩衝器間之邏輯閘。
  11. 如申請專利範圍第7項之積體電路，其中，以一微控制器經由一列解碼器來驅動該第一及第二位址線、該寫入探針致能線及該讀取探針致能線。
  12. 如申請專利範圍第7項之積體電路，其中，以一微控制器經由一行解碼器來驅動該寫入-探針資料輸入路徑及該探針-資料/行-選擇線。
  13. 一種用以在一可程式化邏輯裝置中探測一順序邏輯裝置之方法，包括：在該可程式化邏輯裝置中直接定址一順序邏輯裝置；提供測試輸入資料直接至該順序邏輯裝置之一資料輸入；使一至該順序邏輯裝置之寫入輸入致能；以及提供一寫入指令至該順序邏輯裝置，以將該測試輸入資料載入該順序邏輯裝置。
  14. 如申請專利範圍第13項之方法，進一步包括：直接定址該可程式化裝置之一內部節點；以及感測在該內部節點上之邏輯值。
  15. 如申請專利範圍第14項之方法，其中，直接定址該可程式化裝置之一內部節點包括直接定址一順序邏輯裝置之一輸出。
  16. 如申請專利範圍第15項之方法，其中，直接定址一順序邏輯裝置之一輸出包括直接定址被提供測試輸入資料之該順序邏輯裝置的輸出。
  17. 如申請專利範圍第15項之方法，其中，以一在該可程式化邏輯裝置之內部的微控制器執行：在該可程式化邏輯裝置中直接定址一順序邏輯裝置；提供測試輸入資料直接至該順序邏輯裝置之一資料輸入；使一至該順序邏輯裝置之寫入輸入致能；以及提供一寫入指令至該順序邏輯裝置，以將該測試輸入資料載入該順序邏輯裝置。
  18. 一種用以在一可程式化邏輯裝置中探測正反器之方法，包括： 在該可程式化邏輯裝置中直接定址複數個正反器；提供測試輸入資料直接至該複數個正反器之每一者的一資料輸入；使一至該複數個正反器之每一者的寫入輸入致能；提供一寫入指令至該複數個正反器之每一者，以將該測試輸入資料載入該複數個正反器之每一者；在該複數個正反器之每一者的輸出上讀取輸出資料；以及比較該測試輸入資料與該複數個正反器之每一者的輸出資料。
  19. 如申請專利範圍第17項之方法，其中，以一在該可程式化邏輯裝置之內部的微控制器執行：在該可程式化邏輯裝置中直接定址複數個正反器；提供具有一被選邏輯位準之測試輸入資料直接至該複數個正反器之每一者的一資料輸入；使一至該複數個正反器之每一者的寫入輸入致能；提供一寫入指令至該複數個正反器之每一者，以將該測試輸入資料載入該複數個正反器之每一者；在該複數個正反器之每一者的輸出上讀取輸出資料；以及比較該測試輸入資料與該複數個正反器之每一者的輸出資料。
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