CN117995249A - 行进存储器和计算机系统 - Google Patents

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Nakamura Hayao
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Mai KeerJFulin
Nakamura Hayao
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Abstract

本发明公开了行进存储器和计算机系统。一种行进存储器(31)包括周期交替的奇数列(U1、U2、……、Un‑1、Un)和偶数列(Ur1、Ur2、……、Urn‑1、Urn)的阵列。每个奇数列(U1、U2、……、Un‑1、Un)具有沿列方向排列的前级单元的序列，以存储字节大小或字大小的一组移动信息。每个偶数列(Ur1、Ur2、……、Urn‑1、Urn)具有沿着列方向排列的后级单元的序列，以存储该组移动信息，使得可以同步、逐步地、沿着垂直于列方向的方向传输该组移动信息。

Description

行进存储器和计算机系统
本申请是分案申请，其母案申请的申请号为201980003165.5，申请日为2019年1月23日，发明名称为“行进存储器和计算机系统”。
技术领域
本发明涉及行进存储器(MM，marching memory)的新配置和使用MM的新配置的新计算机系统，其以较低的能量消耗和较高的速度运行。
背景技术
在专利文献(PTL)1-3中，T.Nakamura和M.J.Flynn已经提出了一种由包括存储单元阵列的行进主存储器(MMM)实现的MM)计算机系统。在专利文献1-3中，使用“行进”这一术语，因为每个存储单元都存储字节大小或字大小的移动并行数据，例如，就像移动部队的排列矩阵形式一样，表征了MMM的操作。MMM与用于驱动MM计算机系统中的处理器的时钟信号同步地以向MMM的输出端“行进”的方式，逐步传输存储的字节大小或字大小的并行数据流。MMM主动且依次向处理器提供所存储的连续的并行数据流，使得处理器可以利用所存储的并行数据流执行算术和逻辑运算。
在如专利文献1-3中所述的MM计算机架构中，因为字节大小或字大小的并行数据与用于驱动处理器的时钟信号同步传输，所以不需要单独位级单元的随机访问操作。然后，可以消除常规冯-诺依曼计算机系统中处理器和传统存储器之间固有存在的冯-诺依曼瓶颈，因此，通过MM计算机架构可以实现具有非常低功耗的超高速操作。
图19示出了在专利文献3中引用的较早的MM中m*2n矩阵的第i行上的第j位级单元Mij*。位级单元Mij*包括第一nMOS晶体管Qij1*、nMOS晶体管Qij2*以及与nMOS晶体管Qij2*并联连接的电容器Cij*。第一nMOS晶体管Qij1*具有通过第一延迟元件Dij1*连接到时钟线Lclk的漏电极和通过第二延迟元件Dij2*连接到前一位级单元的输出端的栅电极。nMOS晶体管Qij2*具有连接到第一nMOS晶体管Qij1*的源极的漏极、连接到时钟线Lclk的栅极和连接到接地电位的源极。在图19中，连接第一nMOS晶体管Qij1*的源极和nMOS晶体管Qij2*的漏极的输出节点Nout*用作位级单元Mij*的输出端，并且输出节点Nout*将存储在电容器Cij*中的信号传输到下一位级单元Mi(j+1)*。
在专利文献3中所述的较早的MM以诸如1.1伏电平等较低电源电压操作的情况下，当将略大于第一nMOS晶体管Qij1*的阈值电压Vth的栅极电位施加到第一nMOS晶体管Qij1*的栅极电极，以导通第一nMOS晶体管Qij1*时，因为与1.1伏电平的电源电压相比，第一nMOS晶体管Qij1*产生相对较大的电压降，所以施加到下一位级单元Mi(j+1)*的第一nMOS晶体管Qi(j+1)1*的栅电极的栅电位大幅下降。
因此，如果电源电压和阈值电压Vth之间的差很小，则第一nMOS晶体管Qij1*的源电极处的电位有可能低于假设施加到下一位级单元Mi(j+1)*的第一nMOS晶体管Qi(j+1)1*的栅电极的栅极电位。因此，当通过在传播路径中串联连接的多级位级单元Mij1*、Mi(j+1)1*、Mi(j+2)1*、……时，因为每个串联的位级单元Mij1*、Mi(j+1)1*、Mi(j+2)1*、……的输出端的饱和程度低于其输入端，所以在第一nMOS晶体管Qij1*、Qi(j+1)1*、Qi(j+2)1*、……的源电极的电位逐渐衰减，虽然每级位级单元Mij1*、Mi(j+1)1*、Mi(j+2)1*、……需要将信号电压恢复到最大值。即，位级单元的输出端的电位最终可能变得小于阈值电压Vth。结果，存储的信息不能被传输到下一个位级单元。
引文列表
专利文献
专利文献1：US-8949650B2
专利文献2：US-9361957-B2
专利文献3：EP-2815403B1
发明内容
技术问题
鉴于上述问题，本发明的一个目的是提供一种行进存储器和一种使用行进存储器的行进存储器计算机系统，其有助于以较低的电源电压准确传输存储的信息。
问题解决方案
本发明的第一方面在于一种行进存储器，该行进存储器被配置为存储字节大小或字大小的并行数据或指令的流，用于以处理器的时钟频率同步地沿着该流的方向朝着计算机系统中的处理器传输并行数据或指令的流。行进存储器包括奇数列(以下称为“O列”)和偶数列(以下称为“E列”)的周期交替阵列。每个O列具有在矩阵中沿列方向排列的前级单元的序列，以将字节大小或字大小的一组移动信息反相并存储。每个E列具有沿着列方向排列的后级单元的序列，以将由相邻奇数列反相的一组移动信息重新进行反相并存储。
本发明的第二方面在于一种行进存储器，其适用于具有多个流水线存储器阵列块的随机存取存储器(random-access capable memory)，被配置为存储字节大小或字大小的并行数据或指令的流，用于以处理器的时钟频率同步地沿着该流的方向朝着计算机系统中的处理器传输并行数据或指令的流。在此处，行进存储器具有由本发明的第一方面规定的结构。
本发明的第三方面在于一种计算机系统，该计算机系统包括由本发明的第一方面规定的处理器和行进存储器。
本发明的第四方面在于一种计算机系统，该计算机系统包括处理器和主存储器。主存储器包括具有多个流水线存储器阵列块的随机存取存储器，以及作为在随机存取存储器和处理器之间的路径上分配的接口的行进存储器。所述行进存储器存储字节大小或字大小的并行数据或指令的流，用于以驱动计算机系统中的处理器的时钟频率同步地沿着该流的方向传输并行数据或指令的流，并且所述行进存储器主动且依次向处理器提供来自多个存储器阵列块的数据流或指令流，使得所述处理器能够利用存储的并行数据或指令的流执行算术和逻辑操作。在此处，行进存储器具有由本发明的第一方面规定的结构。
本发明的第五方面在于一种计算机系统中，该计算机系统包括处理器和主存储器。主存储器包括具有多个流水线存储器阵列块的随机存取存储器以及由行进存储器实现的高速缓冲存储器。所述行进存储器存储字节大小或字大小的并行数据或指令的流，用于以驱动计算机系统中的处理器的时钟频率同步地沿着该流的方向传输并行数据或指令的流，并且所述行进存储器主动且依次向处理器提供来自多个存储器阵列块的并行数据或指令的流，使得所述处理器能够利用存储的并行数据或指令的流执行算术和逻辑操作。在此处，行进存储器具有由本发明的第一方面规定的结构。
附图说明
图1示出了说明与本发明的第一至第三实施方式有关的计算机系统的基本构造的示意框图；
图2示出了与第一、第二和第三实施方式相关的存储单元阵列中的信息传输行为，该存储单元阵列实现了在图1所示的计算机系统中使用的行进存储器；
图3A示出了在计算机系统中使用的MM矩阵中的第一列的详细结构的示例，其聚焦于第一实施方式中使用的配作为示例置；
图3B示出了与图3A所示的第一列相邻排列的MM矩阵中的第二列的详细结构；
图3C示出了在输出端侧排列的MM矩阵中的第n列的详细结构；
图4A示出了属于第一实施方式的MM的一部分中的单元阵列的晶体管级表示，聚焦于四个相邻的位级单元；
图4B示出了属于第一实施方式的MM的另一部分中的单元阵列的晶体管级表示，聚焦于四个相邻的位级单元；
图5A示出了第一实施方式的位级单元相对于施加到MM的时钟信号波形的瞬态响应的示意性示例；
图5B示出了第一实施方式的位级单元相对于施加到MM的时钟信号的瞬态响应的示意性示例；
图5C示出了位级单元相对于时钟信号的瞬态响应的示意性示例，以解释与第一实施方式有关的MM的操作；
图5D示出了位级单元相对于时钟信号的瞬态响应的示意性示例，以解释与第一实施方式有关的MM的操作；
图5E示出了位级单元相对于时钟信号的瞬态响应的示意性示例，以解释与第一实施方式有关的MM的操作；
图6A示出了施加到第一实施方式的MM的时钟信号波形的示例；
图6B示出了在第一实施方式的MM中施加到位级单元的输入信号的逻辑电平；
图6C示出了位级单元相对于施加到第一实施方式的MM的时钟信号波形的实际响应；
图6D示出了位级单元相对于施加到第一实施方式的MM的时钟信号波形的实际响应；
图6E示出了位级单元相对于施加到第一实施方式的MM的时钟信号波形的实际响应；
图6F示出了位级单元相对于施加到第一实施方式的MM的时钟信号波形的实际响应；
图7A示出了适用于与本发明的第二实施方式有关的计算机系统的MM中的位级单元的晶体管级表示；
图7B表示施加到图7A所示的位级单元的时钟信号的波形；
图8示出了适用于属于本发明的第三实施方式的比较示例的计算机系统的MM中的位级单元的晶体管级表示；
图9示出了适用于属于本发明的第三实施方式的计算机系统的MM中的位级单元的晶体管级表示；
图10示出了适用于属于本发明的另一实施方式的计算机系统的实现反向MM的存储单元阵列中的信息的“反向传输”行为；
图11A示出了在正向MM的输入端侧的单元阵列的晶体管级电路配置的示例，该输入端侧用作属于另一实施方式的图10中示出的反向MM的输出端侧；
图11B示出了在正向MM的输出端侧的单元阵列中的晶体管级电路配置，输出端侧用作图10所示的反向MM的输入端侧；
图12示出了适用于属于另一实施方式的计算机系统的反向MM中的位级单元的晶体管级表示；
图13示出了属于本发明的另一实施方式的由具有第一和第二半导体芯片的堆叠结构实现的双向MM的鸟瞰图；
图14示出了图13所示的第一和第二半导体芯片之间的电连接的侧视图；
图15示出了属于本发明的又一实施方式的行进存储器(MM)辅助DRAM(DRAM)的示意性平面图；
图16示出了图15中示出的一个突发长度块的示意性平面图，每个突发长度块由行进存储器架构实现；
图17示出了属于本发明的又一实施方式的MM辅助DRAM的另一示例的示意性平面图；
图18示出了属于本发明的又一实施方式的计算机系统的存储器层次结构的示例；以及
图19示出了在较早的MM计算机系统中使用的MM中较早的单位级单元的晶体管级表示。
具体实施方式
将参考附图描述本发明的各种实施方式。应当注意，在所有附图中，相同或相似的附图标记应用于相同或相似的部件和元件，并且将省略或简化相同或相似的部件和元件的描述。一般而言，如在半导体器件的表示中常做的，将会理解，从一个图到另一图或者在给定的图内，各种附图不是按比例绘制的。
在下面的描述中，阐述了具体的细节，例如，具体的材料、工艺和设备，以提供对本发明的透彻理解。然而，对于本领域的技术人员来说，显然没有这些具体细节也可以实施本发明。在其他情况下，没有详细阐述众所周知的制造材料、工艺和设备，以免不必要地模糊本发明。
(MMM和MM计算机系统的概述)
如图1所示，假设用于本发明的第一至第三实施方式的计算机系统包括处理器11和行进主存储器(MMM)31。处理器11包括控制单元111和算术逻辑单元(ALU)112，控制单元111具有被配置为生成时钟信号的时钟生成器113，ALU 112被配置为执行与时钟信号同步的算术和逻辑操作。
例如，将在第一、第二和第三实施方式中解释的MMM 31可以包括奇数列(O列)的阵列U1、U2、U3、……、Un-1、Un，如图2所示。每个O列U1、U2、U3、……、Un-1、Un并行存储和传输一组移动信息，该组移动信息包括连续的字节大小数据、字大小数据、字节大小指令或字大小指令的反相数据。
即，每个O列U1、U2、U3、……、Un-1、Un存储字节大小或字大小的连续并行数据流或指令。MMM 31还包括阵列的输入端和阵列的输出端。每个O列U1、U2、U3、……、Un-1、Un对输入信息的相应脉冲波形进行整形，即使在较低的电源电压下也是如此。
此外，从左到右，偶数列(E列)Ur1、Ur2、Ur3、……Urn-1、Urn又进一步交替插入相邻的O列U1、U2、U3、……、Un-1、Un之间。如图2所示，最右边的E列Urn进一步连接在最后一级的O列Un之后。即，E列Ur1、Ur2、Ur3、……Urn-1、Urn沿着并行数据或指令的流的方向布置在与O列U1、U2、U3、……、Un-1、Un周期交替的位置处。
如图2所示，每个E列Ur1、Ur2、Ur3、……Urn-1、Urn并行地将一组移动信息进行重新反相并存储，该组移动信息连续包括对应的相邻O列U1、U2、U3、……、Un-1、Un的反相字节大小数据、反相字大小数据、反相字节大小指令或反相字大小指令。即，每个E列Ur1、Ur2、Ur3、……Urn-1、Urn存储字节大小或字大小的连续的并行数据或指令的流。
然后，每对O列和相应的E列U1和Ur1；U2和Ur2；U3和Ur3……、Un-1和Urn-1；Un和Urn可以对衰减的输入波形进行整形，以恢复原始脉冲高度，因为信号“1”的衰减的脉冲高度可以通过O列U1、U2、U3、……、Un-1、Un和相应的E列Ur1、Ur2、Ur3、……Urn-1、Urn的每个组合操作而放大为电源电压的电压电平。
因为存储在相应的O列U1、U2、U3、……、Un-1、Un中的这组反相信息经由E列Ur1、Ur2、Ur3、……Urn-1、Urn与时钟信号同步地沿着朝向输出端的方向依次并行重新反相并传输，并且存储的信息主动且依次并行传输到ALU 112。
即，MMM 31存储字节大小或字大小的连续并行数据或指令的流，用于以处理器11的时钟频率同步地沿着流的方向朝着计算机系统中的处理器11传输并行数据或指令的流。然后，ALU 112根据从MMM 31依次传输的信息，与时钟信号同步地执行算术和逻辑运算。
如图1所示，MMM 31和处理器11通过多个接合构件54电连接。例如，每个接合构件54可以由附接到MMM 31的第一端子销、附接到处理器11的第二端子销以及插在第一端子销和第二端子销之间的导电凸块来实现。对于导电凸块的材料，焊球、金(Au)凸块、银(Ag)凸块、铜(Cu)凸块、镍-金(Ni-Au)合金凸块或镍-金-铟(Ni-Au-In)合金凸块等是可以接受的。
ALU 112中处理的结果数据通过接合构件54发送到MMM 31。因此，如图1中双向箭头PHI[GREEK]12所示，通过接合构件54在MMM 31和处理器11之间双向传输数据。相反，如图1中的单向箭头Eta[Greek]11所示，关于指令移动，只有一种指令从MMM 31流向处理器11的方式。
如图1所示，属于第一至第三实施方式的MM计算机系统的结构还包括辅助存储器41(例如，磁盘)、输入单元61、输出单元62和输入/输出(I/O)接口电路63。类似于传统的冯-诺依曼计算机，信号或数据由输入单元61接收，并且信号或数据发送到输出单元62。例如，已知的键盘和已知的鼠标可以被认为是输入单元61，而已知的监视器和打印机可以被认为是输出单元62。用于计算机之间通信的已知装置(例如，调制解调器和网卡)通常同时用于输入单元61和输出单元62。
注意，将装置指定为输入单元61或输出单元62取决于视角。输入单元61将人类用户提供的身体运动作为输入，并将其转换成与第一至第三实施方式相关的MM计算机系统能够理解的信号。例如，输入单元61将输入的数据和指令转换成二进制代码形式的电信号模式，所述电信号模式对于与第一至第三实施方式相关的MM计算机系统是可理解的，并且来自输入单元61的输出通过I/O接口电路63馈送到MMM 31。
输出单元62将MMM 31通过I/O接口电路63提供的信号作为输入。输出单元62随后将这些信号转换成人类用户可以看到或读取的表示，反相输入单元61的过程，将数字化信号转换成用户可理解的形式。每当处理器11驱动输入单元61和输出单元62时，都需要I/O接口电路63。处理器11可以通过I/O接口电路63与输入单元61和输出单元62进行通信。如果在交换格式化的不同数据的情况下，I/O接口电路63将串行数据转换成并行形式，反之亦然，用于产生中断和相应的类型号，如果需要，由处理器11进一步处理。
辅助存储器41以比MMM 31更长的时间来存储数据和信息。虽然MMM 31主要涉及存储当前正在执行的程序和当前正在使用的数据，但是辅助存储器41通常用于存储任何需要保存的东西，即使计算机关闭或者当前没有程序正在执行。辅助存储器41的示例是已知的硬盘(或硬盘驱动器)和已知的外部介质驱动器(例如，CD-ROM驱动器)。
这些存储架构最常用于存储计算机的操作系统、用户的软件集合以及用户希望的任何其他数据。虽然硬盘用于半永久性地存储数据和软件，而外部介质驱动器用于保存其他数据，但这种布置会因可用的不同存储形式和使用它们的便利性而大相径庭。如图1中双向箭头PHI[GREEK]1所示，数据通过现有的有线连接53在辅助存储器41和MMM 31以及处理器11之间双向传输。
尽管省略了图示，但是在图1所示的第一至第三实施方式的MMM计算机系统中，处理器11可以包括被配置为通过输出端从MMM 31接收存储的信息(数据)的多个算术流水线，并且如图1中双向箭头PHI[GREEK]12所示，数据通过接合构件54在MMM 31和多个算术流水线之间双向传输。
在图1所示的第一至第三实施方式的MMM计算机系统中，没有由数据总线和地址总线组成的总线，因为即使在处理器11和MMM 31之间的任何数据交换中，整个计算机系统也没有全局导线，而导线或总线实现了传统计算机系统中的瓶颈。在MMM 31内或者MMM 31与相应的ALU 112的连接部分内只有短的局部导线。由于没有在这些导线之间产生时间延迟和杂散电容的全局导线，第一至第三实施方式的MM计算机系统可以实现更高的处理速度和更低的功耗。
(MM的整个矩阵配置)
在传统的冯-诺依曼计算机中，地址分辨率的单位是字符(例如，字节)或字。如果单位是字，则可以使用给定大小的地址访问更大量的存储器。另一方面，如果单位是字节，则可以寻址单个字符(即，在存储器操作期间选择)。机器指令通常是架构字节大小或字大小的分数或倍数。这是一个自然的选择，因为指令和数据通常共享同一个存储器子系统。
尽管为了方便起见，在图1中示出了MMM 31，但是本发明的行进存储器不限于在图1中示出的MMM 31，并且MMM可应用于较小尺寸的存储介质，例如，传统高速缓冲存储器和传统寄存器文件等。
在解释分别实现本发明的MM的三晶体管单元(第一实施方式)、四晶体管单元(第二实施方式)和2.5晶体管单元(第三实施方式)的详细晶体管级表示之前，我们将参考图3A、图3B和图3C对图2所示的MM的完整结构进行描述。
如图3A、图3B和图3C所示，该MM由m*2n矩阵实现，该矩阵包括O列阵列U1、U2、U3、……、Un-1、Un以及交替插入在相邻的O列U1、U2、U3、……、Un-1、Un之间的E列阵列Ur1、Ur2、Ur3、……Urn-1、Urn。在此处，“m”是由字节大小或字大小决定的整数。由于字节大小或字大小的选择是任意的，当设计计算机架构时，字节大小或字大小自然是8位的倍数，通常使用16、32和64位。
即，如图3A所示，在第一O列U1和第二O列U2之间插入第一E列Ur1。第一O列U1和第一E列Ur1的组合实现了第一双位存储单元。在双位存储单元中，水平相邻的位级单元对被垂直排列，以实现双列。因此，数据流中连续的两个位级数据由双位存储单元中的两个相邻位级单元共享。
而且，如图3B所示，在第二O列U2和第三O列U3之间插入第二E列Ur2。第二O列U2和第二E列Ur2的组合实现了第二双位存储单元。类似地，在第三O列U3和第四O列U4之间插入第三E列Ur3。第三O列U3和第三E列Ur3的组合实现了第三双位存储单元。并且，如图3C所示，第n个E列Urn布置在第n个O列Un的后面。第n个O列Un和第n个E列Urn的组合实现了第n个双位存储单元。
因此，如果我们关注双位存储单元阵列，则MM由m*n矩阵来实现。在m*n矩阵中，每对O列和相应的E列U1和Ur1；U2和Ur2；U3和Ur3；……；Un-1和Ur n-1；Un和Urn通过将信号“1”的衰减电压电平放大到电源电压的电压电平，通过O列U1、U2、U3、……、Un-1、Un和相应的E列Ur1、Ur2、Ur3、……Urn-1、Urn的组合操作，对相应的失真输入波形进行整形。
m*2n矩阵中左侧的第一列由前级单元M11、M21、M31、……、M(m-1)1、Mm1的垂直阵列实现，如图3A所示，其表示图2所示的第一个O列U1。即，前级单元M11、M21、M31、……、M(m-1)1、Mm1沿m*2n矩阵中的列方向排列。每个前级单元M11、M21、M31、……、M(m-1)1、Mm1是位级单元，其被配置为存储一位数据。
m*2n矩阵中左侧的第二列由后级单元Mr11、Mr21、Mr31、……、Mr(m-1)1、Mrm1的垂直阵列实现，如图3A所示，其表示图2所示的第一E列Ur1。即，后级单元Mr11、Mr21、Mr31、……、Mr(m-1)1、Mrm1沿m*2n矩阵中的列方向排列。每个后级单元Mr11、Mr21、Mr31、……、Mr(m-1)1、Mrm1是位级单元，其被配置为存储一位数据。
类似地，m*2n矩阵中左侧的第三列由前级单元M12、M22、M32、……、M(m-1)2、Mm2的垂直阵列实现，如图3B所示，其表示图2所示的第二O列U2。每个前级单元M12、M22、M32、……、M(m-1)2、Mm2是位级单元，其被配置为存储一位数据。m*2n矩阵中的第四列由后级单元Mr12、Mr22、Mr32、……、Mr(m-1)2、Mrm2的垂直阵列实现，其表示第二E列Ur2。每个后级单元Mr12、Mr22、Mr32、……、Mr(m-1)2、Mrm2是位级单元，其被配置为存储一位数据。
虽然省略了图示，但是在m*2n矩阵中左侧的第五列将由前级单元M13、M23、M33、……、M(m-1)3、Mm3的垂直阵列实现，这可以通过图3A和3B的图示来理解。m*2n矩阵中左侧的第五列表示图2所示的第三O列U3。
每个前级单元M13、M23、M33、……、M(m-1)3、Mm3是被配置为存储一位数据的位级单元。尽管省略了图示，m*2n矩阵中的第六列将由后级单元Mr13、Mr23、Mr33、……、Mr(m-1)3、Mrm3的垂直阵列实现，这可以通过图3A和图3B的图示来理解。m*2n矩阵中左侧的第六列表示图2所示的第三E列Ur3。每个后级单元Mr13、Mr23、Mr33、……、Mr(m-1)3、Mrm3是被配置为存储一位数据的位级单元。
类似地，虽然省略了图示，但是m*2n矩阵中从右侧起的第四列将由前级单元M1(n-1)、M2(n-1)、M3(n-1)、……、M(m-1)(n-1)、Mm(n-1)的垂直阵列来实现，其表示图2中所示的第(n-1)O列U(n-1)。每个前级单元M1(n-1)、M2(n-1)、M3(n-1)、……、M(m-1)(n-1)、Mm(n-1)是被配置为存储一位数据的位级单元。
类似地，尽管省略了图示，m*2n矩阵中从右侧起的第三列将由后级单元Mr1(n-1)、Mr2(n-1)、Mr3(n-1)、……、Mr(m-1)(n-1)、Mrm(n-1)的垂直阵列来实现，其表示第(n-1)E列Ur(n-1)。每个后级单元Mr1(n-1)、Mr2(n-1)、Mr3(n-1)、……、Mr(m-1)(n-1)、Mrm(n-1)是被配置为存储一位数据的位级单元。
m*2n矩阵中从右侧的第二列由前级单元M1n、M2n、M3n、……、M(m-1)n、Mmn的垂直阵列实现，如图3C所示，其表示图2所示的第n个O列Un。每个前级单元M1n、M2n、M3n、……、M(m-1)n、Mmn是位级单元，其被配置为存储一位数据。m*2n矩阵中右侧的第一列由后级单元Mr1n、Mr2n、Mr3n、……、Mr(m-1)n、Mrmn的垂直阵列实现，如图3C所示，其表示图2所示的第n个E列Urn。每个后级单元Mr1n、Mr2n、Mr3n、……、Mr(m-1)n、Mrmn是被配置为存储一位数据的位级单元。
<第一列中的第一行>
即，如图3A所示，在矩阵的第一O列U1中，第一行上的前级单元M11包含耦合元件Ts11，该耦合元件Ts11具有连接到输入列阵列上的第一位级输入端IN1的输出端的输入端和连接到时钟线Lclk的控制端。如图5A所示，第一时钟信号CLK在逻辑电平“1”的高电平和逻辑电平“0”的低电平之间摆动。前级单元M11还包括前反相器I11，前反相器的输入端连接到耦合元件Tc11的输出端。
前反相器I11具有连接到电源线的第一电源端、连接到耦合元件Tc11的输出端的输入端，以及连接到接地电位的第二电源端。由于反相器的固有性能，即使以1伏的较低电源电压驱动前反相器I11，前反相器I11也可以通过将衰减的脉冲高度放大到电源电压的电压电平来对输入信号的脉冲波形进行整形。
存储电容器C11连接在输出端和接地电位之间。在集成电路的小型化结构中，因为存储电容器C11可以由寄生在前反相器I11中的杂散电容器实现，所以存储电容器C11的表示应当被认为是等效的虚拟电路元件。尽管图3A至3C示出了存储电容器C11，但是存储电容器C11取决于前反相器I11的物理结构，并且如果存储电容器C11由杂散电容器实现，则存储电容器C11不由诸如物理电容元件等实际电子元件实现。
此外，稍后将描述的其他存储电容器C21、C31、……、C(m-1)1、Cm1等可以分别由杂散电容器实现，存储电容器C21、C31、……、C(m-1)1、Cm1也不是由诸如物理电容元件等实际电子元件实现的。输出端将存储在存储电容器C11中的信号传输到后级单元Mr11，后级单元Mr11被布置在第二O列U2中的下一个前级单元M12之前。
并且，如图3A所示，在矩阵中的第一E列Ur1中，第一行后级单元Mr11插入第二O列U2中的前级单元M11和前级单元M12之间。第一行后级单元Mr11包括缓冲元件或后级耦合元件Tr11，其具有连接到前一个前级单元M11的输出端的输入端、连接到时钟线Lclk的控制端、连接到后反相器Ir11的输入端的输出端。
如图5A所示，第一时钟信号CLK和第二时钟信号CLK中的每一个都以时钟周期Tau[Greek]clock周期性地在高电平和低电平之间摆动，使得第一时钟信号CLK和第二时钟信号CLK是暂时彼此分开的Tau[Greek]clock/2。因此，第一时钟信号和第二时钟信号以准互补的方式摆动，使得第二时钟信号CLK在从第一时钟信号CLK的下降沿开始的预定时间Tau[Greek]clock/6之后上升，并且在从第一时钟信号CLK的上升沿开始的预定时间Tau[Greek]clock/6之前下降。
然后，单个公共时钟线Lclk可以提供时钟脉冲，该时钟脉冲以互补的模式摆动，使得第二时钟信号CLK从第一时钟信号CLK的下降沿开始在预定时间Tau[Greek]clock/6之后上升，并且从第一时钟信号CLK的上升沿开始在预定时间Tau[Greek]clock/6之前下降。在此处，图5A所示的第一时钟信号CLK和第二时钟信号CLK的时钟周期Tau[Greek]clock与控制ALU112中的算术和逻辑操作的时钟周期相同。
如上所述，后反相器Ir11的输入端连接到缓冲元件Tr11的输出端。即，缓冲元件Tr11控制从相邻前级单元M11的输出端传输一组移动信息中的信号中的一个，该前级单元M11分配在与第一E列Ur1的输入侧相邻布置的一个第一O列U1中。后反相器Ir11包括连接到电源线Lsv的第一电源端和连接到缓冲元件Tr11的输出端的输入端，以及连接到接地电位的第二电源端。
因为第一时钟信号和第二时钟信号在准互补模式下周期性地摆动，所以耦合元件Tc11和缓冲元件Tr11准互补地操作，使得当耦合元件Tc11处于导通状态时，缓冲元件Tr11处于截止状态，反之亦然。因此，阻止了信号的“多米诺传输”，该信号被无目的地从前反相器I11的存储电容器C11传输到后反相器Ir11，就好像该信号的传输是多米诺下降一样。
因为从前反相器I11到后反相器Ir11的多米诺传输受到保护，所以前级单元M11和后级单元Mr11中的每一个都可以用作有源独立位级单元。因为数据流中连续的两个位级数据可以由第一双位存储单元中的相邻位级单元M11和Mr11共享，所以可以最大化数据封装密度，从而可以增加存储容量。
在后反相器Ir11的接地电位和输出端之间，连接有分配在后反相器Ir11中的存储电容器Cr11。存储电容器Cr11可以由寄生在后反相器Ir11中的杂散电容器实现。其他存储电容器Cr21、Cr31、……、Cr(m-1)1、Crm1可以分别由后Ir21、Ir31、……、Ir(m-1)1、Irm1中的微小结构中的杂散电容来实现。
后级单元Mr11的输出端将存储在存储电容器Cr11中的信号传输到下一个前级单元M12。即，后反相器Ir11将从布置在同一行中的前级单元M11传输的经反相的信号重新反相，并且将经重新经反相的信号进一步传输到与后级单元Mr11的输出侧相邻布置的第二O列U2。并且，存储电容器Cr11存储重新经反相的信号。
<第一列中的第二行>
类似地，如图3A所示，第二行上的前级单元M21包括：耦合元件Tc21，该耦合元件Tc21具有连接到输入列阵列上的第二位级输入端IN2的输出端的输入端和连接到时钟线Lclk的控制端；以及前反相器I21，前反相器的输入端连接到耦合元件Tc21的输出端。前反相器I21包括连接到电源线Lsv的第一电源端和连接到耦合元件Tc21的输出端的输入端，以及连接到接地电位的第二电源端。
由于反相器的固有性能，即使在1伏的较低电源电压下驱动前反相器I21，该前反相器I21也可以通过将衰减的脉冲高度放大到电源电压的电压电平来对输入信号的脉冲波形进行整形。在前反相器I21的接地电位和输出端之间，连接有在前反相器I21中分配的存储电容器C21。输出端将存储在存储电容器C21中的信号传输到后级单元Mr21，后级单元Mr21布置在第二O列U2中的下一个前级单元M22之前。
如图3A所示，插入在前级单元M21和前级单元M22之间的第二行后级单元Mr21包括缓冲元件Tr21和后反相器Ir21，该缓冲元件Tr21具有连接到前一个前级单元M21的输出端的输入端和连接到时钟线Lclk的控制端，后反相器Ir21具有连接到缓冲元件Tr21的输出端的输入端。即，缓冲元件Tr21控制从相邻的前级单元M21的输出端传输信号，该前级单元M21分配在与E列Ur1的输入侧相邻布置的O列U1中。后反相器Ir21具有连接到电源线Lsv的第一电源端和连接到缓冲元件Tr21的输出端的输入端以及连接到接地电位的第二电源端。
在接地电位和后反相器Ir21的输出端之间，连接有分配在后反相器Ir21中的存储电容器Cr21。后级单元Mr21的输出端将存储在存储电容器Cr21中的信号传输到下一个前级单元M22。即，后反相器Ir21重新反相从布置在同一行中的前级单元M21传输的经反相的信号，并且将经重新经反相的信号进一步传输到与后级单元Mr21的输出侧相邻布置的O列U2。并且，存储电容器Cr21存储重新经反相的信号。
当第一时钟信号和第二时钟信号以准互补模式周期性地摆动时，第一O列U1中的耦合元件Tc21和第一E列Ur1中的缓冲元件Tr21分别以准互补方式操作，使得当耦合元件Tc21处于导通状态时，第一E列Ur1中的缓冲元件Tr21处于截止状态，反之亦然。因此，类似于保护从前反相器I11的存储电容器C11到后反相器Ir11的多米诺传输，阻止信号从前反相器I21的存储电容器C21到后反相器Ir21的多米诺传输。并且，通过一对前反相器I21和后反相器Ir21，衰减信号“1”的电压电平分别放大到电源电压的电压电平，以对失真的输入信号进行波形整形。
<第一列中的第三行>
如图3A所示，第三行上的前级单元M31包括耦合元件Tc31和前反相器I31，耦合元件Tc31具有连接到输入列阵列上的第三位级输入端IN3的输出端的输入端和连接到时钟线Lclk的控制端，前反相器的输入端连接到耦合元件Tc31的输出端。前反相器I31包括连接到电源线Lsv的第一电源端和连接到耦合元件Tc31的输出端的输入端，以及连接到接地电位的第二电源端。
由于反相器的固有性能，即使在1伏的较低电源电压下驱动前反相器I31，前反相器I31也可以对输入信号的脉冲波形进行整形。在前反相器I31的接地电位和输出端之间，连接有分配在前反相器I31中的存储电容器C31。输出端将存储在存储电容器C31中的信号传输到后级单元Mr31，后级单元Mr31被布置在第二O列U2中的下一个前级单元M32之前。
如图3A所示，第三行后级单元Mr31插入前级单元M31和前级单元M32之间。第三行后级单元Mr31包括缓冲元件Tr31和后反相器Ir31，缓冲元件Tr31具有连接到前一个前级单元M31的输出端的输入端和连接到时钟线Lclk的控制端，后反相器Ir31具有连接到缓冲元件Tr31的输出端的输入端。
即，缓冲元件Tr31控制从相邻的前级单元M31的输出端传输信号，在与E列Ur1的输入侧相邻布置的O列U1中分配有该前级单元M31。后反相器Ir31具有连接到电源线Lsv的第一电源端和连接到缓冲元件Tr31的输出端的输入端以及连接到接地电位的第二电源端。在后反相器Ir31的接地电位和输出端之间，连接有分配在后反相器Ir31中的存储电容器Cr31。
后级单元Mr31的输出端将存储在存储电容器Cr31中的信号传输到下一个前级单元M32。即，后反相器Ir31将从布置在同一行中的前级单元M31传输的经反相的信号重新反相，并且将重新经反相的信号进一步传输到与后级单元M31的输出侧相邻布置的O列U2。并且，存储电容器Cr31存储重新经反相的信号。
当第一时钟信号和第二时钟信号周期性地摆动时，第一O列U1中的耦合元件Tc31和第一E列Ur1中的缓冲元件Tr31操作，使得当耦合元件Tc31处于导通状态时，第一E列Ur1中的缓冲元件Tr31处于截止状态，反之亦然。因此，阻止了信号从前反相器I31的存储电容器C31到后反相器Ir31的多米诺传输。并且，通过一对前反相器I31和后反相器Ir31，衰减信号“1”的电压电平分别放大到电源电压的电压电平，以对失真的输入信号进行波形整形。
<第一列中的第(m-1)行>
第(m-1)行上的前级单元M(m-1)1包括耦合元件Tc(m-1)1以及前反相器I(m-1)1，该耦合元件具有连接到输入列阵列上的第(m-1)位级输入端IN(m-1)的输出端的输入端和连接到时钟线Lclk的控制端，前反相器的输入端连接到耦合元件Tc(m-1)1的输出端。前反相器I(m-1)1具有连接到电源线Lsv的第一电源端、连接到耦合元件Tc(m-1)1的输出端的输入端以及连接到接地电位的第二电源端。
由于反相器的固有性能，即使在1伏的较低电源电压下驱动前反相器I(m-1)1，前反相器I(m-1)1也可以对输入信号的脉冲波形进行整形。在前反相器I(m-1)1的接地电位和输出端之间，连接分配在前反相器I(m-1)1中的存储电容器C(m-1)1。前级单元M(m-1)1的输出端将存储在存储电容器C(m-1)1中的信号传输到后级单元Mr(m-1)1，后级单元Mr(m-1)1布置在第二O列U2中的下一个前级单元M(m-1)2之前。
如图3A所示，插入前级单元M(m-1)1和前级单元M(m-1)2之间的第(m-1)行后级单元Mr(m-1)1包括缓冲元件Tr(m-1)1和后反相器Ir(m-1)1，缓冲元件具有连接到前一个前级单元M(m-1)1的输出端的输入端和连接到时钟线Lclk的控制端，后反相器具有连接到缓冲元件Tr(m-1)1的输出端的输入端。即，缓冲元件Tr(m-1)1控制从相邻的前级单元M(m-1)1的输出端传输信号，该前级单元分配在与E列Ur1的输入侧相邻布置的O列U1中。后反相器Ir(m-1)1具有连接到电源线Lsv的第一电源端、连接到缓冲元件Tr(m-1)1的输出端的输入端以及连接到接地电位的第二电源端。
在后反相器Ir(m-1)1的接地电位和输出端之间，连接在后反相器Ir(m-1)1中分配的存储电容器Cr(m-1)1。后级单元Mr(m-1)1的输出端将存储在存储电容器Cr(m-1)1中的信号传输到下一个前级单元M(m-1)2。即，后反相器Ir(m-1)1重新反相从布置在同一行中的前级单元M(m-1)1传输的经反相的信号，并且将重新经反相的信号进一步传输到与后级单元Mr(m-1)1的输出侧相邻布置的O列U2。并且，存储电容器Cr(m-1)1存储重新经反相的信号。
当第一时钟信号和第二时钟信号周期性地摆动时，第一O列U1中的耦合元件Tc(m-1)1和第一E列Ur1中的缓冲元件Tr(m-1)1操作，使得当耦合元件Tc(m-1)1处于导通状态时，第一E列Ur1中的缓冲元件Tr(m-1)1处于截止状态，反之亦然。因此，阻止了信号从前反相器I(m-1)1的存储电容器C(m-1)1到后反相器Ir(m-1)1的多米诺传输。并且，通过这对前反相器I(m-1)1和后反相器Ir(m-1)1，衰减信号“1”的电压电平分别放大到电源电压的电压电平，以对失真的输入信号进行波形整形。
<第一列中的第m行>
第m行上的前级单元Mm1包括耦合元件Tcm1以及前反相器Im1，该耦合元件具有连接到输入列阵列上的第m位级输入端INm的输出端的输入端和连接到时钟线Lclk的控制端，前反相器的输入端连接到耦合元件Tcm1的输出端。前反相器Im1具有连接到电源线Lsv的第一电源端、连接到耦合元件Tcm1的输出端的输入端以及连接到接地电位的第二电源端。
由于反相器的固有性能，即使在1伏的较低电源电压下驱动前反相器Im1，前反相器Im1也可以对输入信号的脉冲波形进行整形。在前反相器Im1的接地电位和输出端之间，连接有在前反相器Im1中分配的存储电容器Cm1。前级单元Mm1的输出端将存储在存储电容器Cm1中的信号传输到后级单元Mrm1，后级单元Mrm1布置在第二O列U2中的下一个前级单元Mm2之前。
如图3A所示，插入前级单元Mm1和前级单元Mm2之间的第m行后级单元Mrm1包括缓冲元件Trm1和后反相器Irm1，缓冲元件具有连接到前一个前级单元Mm1的输出端的输入端和连接到时钟线Lclk的控制端，后反相器具有连接到缓冲元件Trm1的输出端的输入端。即，缓冲元件Trm1控制从相邻的前级单元Mm1的输出端传输信号，该前级单元分配在与E列Ur1的输入侧相邻布置的O列U1中。
后反相器Irm1具有连接到电源线Lsv的第一电源端、连接到缓冲元件Trm1的输出端的输入端，以及连接到接地电位的第二电源端。在后反相器Irm1的接地电位和输出端之间，连接有分配在后反相器Irm1中的存储电容器Crm1。后级单元Mrm1的输出端将存储在存储电容器Crm1中的信号传输到下一个前级单元Mm2。即，后反相器Irm1重新反相从布置在同一行中的前级单元Mm1传输的经反相的信号，并且将重新经反相的信号进一步传输到与后级单元Mrm1的输出侧相邻布置的O列U2。并且，存储电容器Crm1存储重新经反相的信号。
当第一时钟信号和第二时钟信号周期性地摆动时，第一O列U1中的耦合元件Tcm1和第一E列Ur1中的缓冲元件Trm1进行操作，使得当耦合元件Tcm1处于导通状态时，第一E列Ur1中的缓冲元件Trm1处于截止状态，反之亦然。因此，阻止了信号从前反相器Im1的存储电容器Cm1到后反相器Irm1的多米诺传输。并且，通过一对前反相器Im1和后反相器Irm1，衰减信号“1”的电压电平分别放大到电源电压的电压电平，以对失真的输入信号进行波形整形。
<第二列中的第一行>
如图3B所示，在矩阵的第二O列U2中，第一行上的前级单元M12包含耦合元件Tc12，该耦合元件Tc12具有连接到第一E列Ur1中的后级单元Mr11的输出端的输入端和连接到时钟线Lclk的控制端。前级单元M12还包括前反相器I12，前反相器的输入端连接到耦合元件Tc12的输出端。
前反相器I12具有连接到电源线Lsv的第一电源端、连接到耦合元件Tc12的输出端的输入端以及连接到接地电位的第二电源端。
即使在1伏的较低电源电压下驱动前反相器I12，前反相器I12也可以对输入信号的脉冲波形进行整形。在前反相器I12的输出端，存储电容器C12连接在输出端和接地电位123之间。存储电容器C12可以由寄生在前反相器I12中的杂散电容器实现。其他存储电容器C22、C32、……、C(m-1)2、Cm2可以分别由杂散电容实现。输出端将存储在存储电容器C12中的信号传输到后级单元Mr12，后级单元Mr12布置在第三O列U3中的下一个前级单元M13之前。
并且，如图3B所示，在矩阵中的第一E列Ur2中，第一行后级单元Mr12插入第三O列U3中的前级单元M12和前级单元M13之间。第一行后级单元Mr12包含缓冲元件或后级耦合元件Tr12，其具有连接到前一个前级单元M12的输出端的输入端和连接到时钟线Lclk的控制端以及连接到后反相器Ir12的输入端的输出端。
后反相器Ir12的输入端连接到缓冲元件Tr12的输出端。即，缓冲元件Tr12控制从分配在与第二E列Ur2的输入侧相邻布置的第二O列U1中的相邻前级单元M12的输出端传输信号。后反相器Ir12具有连接到电源线Lsv的第一电源端、连接到缓冲元件Tr12的输出端的输入端以及连接到接地电位的第二电源端。因为第一时钟信号和第二时钟信号在准互补模式下周期性地摆动，所以耦合元件Tc12和缓冲元件Tr12准互补地操作，使得当耦合元件Tc12处于导通状态时，缓冲元件Tr12处于截止状态，反之亦然。因此，阻止了无目的地从前反相器I12的存储电容器C12传输到后反相器Ir12的信号的“多米诺传输”。
因为从前反相器I12到后反相器Ir12的多米诺传输受到保护，所以前级单元M12和后级单元Mr12中的每一个都可以用作有源独立位级单元。由于数据流中连续的两个位级数据可以由相邻的位级单元M12和Mr12共享，所以可以将数据封装密度最大化，从而可以增加存储容量。在后反相器Ir12的接地电位和输出端之间，连接分配在后反相器Ir12中的存储电容器Cr12。存储电容器Cr12可以由寄生在后反相器Ir12中的杂散电容器实现。其他存储电容器Cr22、Cr32、……、Cr(m-1)2、Crm2可以分别由后反相器Ir22、Ir32、……、Ir(m-1)2、Irm2的微小结构中的杂散电容器来实现。
后级单元Mr12的输出端将存储在存储电容器Cr12中的信号传输到下一个前级单元M13。即，后反相器Ir12将从布置在同一行中的前级单元M12传输的经反相的信号重新反相，并将重新经反相的信号进一步传输到与后级单元Mr12的输出侧相邻布置的第三O列U3。并且，存储电容器Cr12存储重新经反相的信号。
<第二列中的第二行>
类似地，如图3B所示，第二行的前级单元M22包括耦合元件Tc22以及前反相器I22，该耦合元件具有连接到第一E列Ur1中的后级单元Mr21的输出端的输入端和连接到时钟线Lclk的控制端，前反相器I22的输入端连接到耦合元件Tc22的输出端。前反相器I22具有连接到电源线Lsv的第一电源端、连接到耦合元件Tc22的输出端的输入端以及连接到接地电位的第二电源端。
通过将衰减的脉冲高度放大到电源电压的电压电平，即使在1伏的较低电源电压下驱动前反相器I22，前反相器I22也可以对输入信号的脉冲波形进行整形。在前反相器I22的接地电位和输出端之间，连接分配在前反相器I22中的存储电容器C22。输出端将存储在存储电容器C22中的信号传输到后级单元Mr22，后级单元Mr22布置在第三O列U3中的下一个前级单元M23之前。
如图3B所示，插入前级单元M22和前级单元M22之间的第二行后级单元Mr22包括缓冲元件Tr22和后反相器Ir22，缓冲元件具有连接到前一个前级单元M22的输出端的输入端和连接到时钟线Lclk的控制端，后反相器具有连接到缓冲元件Tr22的输出端的输入端。即，缓冲元件Tr22控制从相邻的前级单元M22的输出端传输信号，该前级单元分配在与E列Ur1的输入侧相邻布置的O列U1中。后反相器Ir22具有连接到电源线Lsv的第一电源端、连接到缓冲元件Tr22的输出端的输入端以及连接到接地电位的第二电源端。
在后反相器Ir22的接地电位和输出端之间，连接有分配在后反相器Ir22中的存储电容器Cr22。后级单元Mr22的输出端将存储在存储电容器Cr22中的信号传输到下一个前级单元M22。即，后反相器Ir22将从布置在同一行中的前级单元M22传输的经反相的信号重新反相，并且进一步将重新经反相的信号传输到与后级单元Mr22的输出侧相邻布置的O列U3。并且，存储电容器Cr22存储重新经反相的信号。
当第一时钟信号和第二时钟信号以准互补模式周期性地摆动时，第二O列U2中的耦合元件Tc22和第二E列Ur2中的缓冲元件Tr22分别以准互补方式操作，使得当耦合元件Tc22处于导通状态时，第二E列Ur2中的缓冲元件Tr22处于截止状态，反之亦然。因此，阻止了信号从前反相器I22的存储电容器C22到后反相器Ir22的多米诺传输。并且，通过一对前反相器I22和后反相器Ir22，衰减信号“1”的电压电平分别放大到电源电压的电压电平，以对失真的输入信号进行波形整形。
<第二列中的第三行>
如图3B所示，第三行上的前级单元M32包括耦合元件Tc32和前反相器I32，耦合元件具有连接到第一E列Ur1中的后级单元Mr31的输出端的输入端和连接到时钟线Lclk的控制端，前反相器的输入端连接到耦合元件Tc32的输出端。前反相器I32具有连接到电源线Lsv的第一电源端、连接到耦合元件Tc32的输出端的输入端以及连接到接地电位的第二电源端。
即使在1伏的较低电源电压下驱动前反相器I32，前反相器I32也可以对输入信号的脉冲波形进行整形。在前反相器I32的接地电位和输出端之间，连接分配在前反相器I32中的存储电容器C32。输出端将存储在存储电容器C32中的信号传输到后级单元Mr32，后级单元Mr32布置在第三O列U3中的下一个前级单元M33之前。
如图3B所示，第三行后级单元Mr32插入前级单元M32和前级单元M33之间。第三行后级单元Mr32包括缓冲元件Tr32和后反相器Ir32，缓冲元件具有连接到前一个前级单元M32的输出端的输入端和连接到时钟线Lclk的控制端，后反相器具有连接到缓冲元件Tr32的输出端的输入端。即，缓冲元件Tr32控制从相邻的前级单元M32的输出端传输信号，该前级单元M32分配在与E列Ur2的输入侧相邻布置的O列U2中。后反相器Ir32具有连接到电源线Lsv的第一电源端、连接到缓冲元件Tr32的输出端的输入端以及连接到接地电位的第二电源端。
在后反相器Ir32的接地电位和输出端之间，连接分配在后反相器Ir32中的存储电容器Cr32。后级单元Mr32的输出端将存储在存储电容器Cr32中的信号传输到下一个前级单元M33。即，后反相器Ir32重新反相从布置在同一行中的前级单元M32传输的经反相的信号，并且将重新经反相的信号进一步传输到与后级单元Mr32的输出侧相邻布置的O列U3。并且，存储电容器Cr32存储重新经反相的信号。
当第一时钟信号和第二时钟信号周期性地摆动时，第二O列U2中的耦合元件Tc32和第二E列Ur2中的缓冲元件Tr32操作，使得当耦合元件Tc32处于导通状态时，第二E列Ur1中的缓冲元件Tr32处于截止状态，反之亦然。因此，阻止了信号从前反相器I32的存储电容器C32到后反相器Ir32的多米诺传输。并且，通过一对前反相器I32和后反相器Ir32，衰减信号“1”的电压电平分别放大到电源电压的电压电平，以对失真的输入信号进行波形整形。
<第二列中的第(m-1)行>
第(m-1)行上的前级单元M(m-1)2包括耦合元件Tc(m-1)2以及前反相器I(m-1)2，该耦合元件具有连接到第一E列Ur1中的后级单元Mr(m-1)2的输出端的输入端和连接到时钟线Lclk的控制端，前反相器I(m-1)2的输入端连接到耦合元件Tc(m-1)2的输出端。前反相器I(m-1)2具有连接到电源线Lsv2的第一电源端、连接到耦合元件Tc(m-1)2的输出端的输入端以及连接到接地电位的第二电源端。
即使在1伏的较低电源电压下驱动前反相器I(m-1)2，前反相器I(m-1)2也可以对输入信号的脉冲波形进行整形。在前反相器I(m-1)2的接地电位和输出端之间，连接有分配在前反相器I(m-1)2中的存储电容器C(m-1)2。前级单元M(m-1)2的输出端将存储在存储电容器C(m-1)2中的信号传输到后级单元Mr(m-1)2，后级单元布置在第三O列U3中的下一个前级单元M(m-1)3之前。
如图3B所示，插入在前级单元M(m-1)2和前级单元M(m-1)3之间的第(m-1)行后级单元Mr(m-1)2包括缓冲元件Tr(m-1)2和后反相器Ir(m-1)2，该缓冲元件具有连接到前一个前级单元M(m-1)2的输出端的输入端和连接到时钟线Lclk的控制端，后反相器具有连接到缓冲元件Tr(m-1)2的输出端的输入端。即，缓冲元件Tr(m-1)2控制从相邻的前级单元M(m-1)2的输出端传输信号，该前级单元分配在与E列Ur2的输入侧相邻布置的O列U2中。
后反相器Ir(m-1)2具有连接到电源线Lsv的第一电源端、连接到缓冲元件Tr(m-1)2的输出端的输入端以及连接到接地电位的第二电源端。在后反相器Ir(m-1)2的接地电位和输出端之间，连接有分配在后反相器Ir(m-1)2中的存储电容器Cr(m-1)2。后级单元Mr(m-1)2的输出端将存储在存储电容器Cr(m-1)2中的信号传输到下一个前级单元M(m-1)3。即，后反相器Ir(m-1)2将从布置在同一行中的前级单元M(m-1)2传输的经反相的信号重新反相，并且将重新经反相的信号进一步传输到与后级单元Mr(m-1)2的输出侧相邻布置的O列U3。并且，存储电容器Cr(m-1)2存储重新经反相的信号。
当第一时钟信号和第二时钟信号周期性地摆动时，第二O列U2中的耦合元件Tc(m-1)2和第二E列Ur2中的缓冲元件Tr(m-1)2操作，使得当耦合元件Tc(m-1)2处于导通状态时，缓冲元件Tr(m-1)2处于截止状态，反之亦然。因此，阻止了信号从前反相器I(m-1)2的存储电容器C(m-1)2到后反相器Ir(m-1)2的多米诺传输。并且，通过一对前反相器I(m-1)2和后反相器Ir(m-1)2，分别将衰减信号“1”的电压电平放大到电源电压的电压电平，以对失真的输入信号进行波形整形。
<第二列中的第m行>
第m行上的前级单元Mm2包括耦合元件Tcm2以及前反相器Im2，该耦合元件具有连接到第一E列Ur1中的后级单元Mrm1的输出端的输入端和连接到时钟线Lclk的控制端，前反相器的输入端连接到耦合元件Tcm2的输出端。前反相器Im2具有连接到电源线Lsv的第一电源端、连接到耦合元件Tcm2的输出端的输入端以及连接到接地电位的第二电源端。
即使在1伏的较低电源电压下驱动前反相器Im2，前反相器Im2也可以对输入信号的脉冲波形进行整形。在前反相器Im2的接地电位和输出端之间，连接有分配在前反相器Im2中的存储电容器Cm2。前级单元Mm2的输出端将存储在存储电容器Cm2中的信号传输到后级单元Mrm2，后级单元布置在第三O列U3中的下一个前级单元Mm3之前。
如图3B所示，在前级单元Mm2和前级单元Mm3之间插入第m行后级单元Mrm2。第m行后级单元Mrm2包括缓冲元件Trm2和后反相器Irm2，缓冲元件具有连接到前一个前级单元Mm2的输出端的输入端和连接到时钟线Lclk的控制端，后反相器具有连接到缓冲元件Trm2的输出端的输入端。即，缓冲元件Trm2控制从相邻的前级单元Mm2的输出端传输信号，该前级单元分配在与E列Ur1的输入侧相邻布置的O列U1中。
后反相器Irm2具有连接到电源线Lsv的第一电源端、连接到缓冲元件Trm2的输出端的输入端以及连接到接地电位的第二电源端。在后反相器Irm2的接地电位和输出端之间，连接在后反相器Irm2中分配的存储电容器Crm2。后级单元Mrm2的输出端将存储在存储电容器Crm2中的信号传输到下一个前级单元Mm2。即，后反相器Irm2重新反相从布置在同一行中的前级单元Mm2传输的经反相的信号，并且将重新经反相的信号进一步传输到与后级单元Mrm2的输出侧相邻布置的O列U3。并且，存储电容器Crm2存储重新经反相的信号。
当第一时钟信号和第二时钟信号周期性地摆动时，第二O列U2中的耦合元件Tcm2和第二E列Ur2中的缓冲元件Trm2进行操作，使得当耦合元件Tcm2处于导通状态时，缓冲元件Trm2处于截止状态，反之亦然。因此，阻止了信号从前反相器Im2的存储电容器Cm2到后反相器Irm2的多米诺传输。并且，通过一对前反相器Im2和后反相器Irm2，衰减信号“1”的电压电平分别放大到电源电压的电压电平，以对失真的输入信号进行波形整形。
<第n列中的第一行>
此外，如图3C所示，在矩阵的第n个O列Un中，第一行上的前级单元M1n包括耦合元件Tc1n2，该耦合元件具有连接到前第(n-1)个E列Ur1中的后级单元Mr1(n-1)的输出端的输入端和连接到时钟线Lclk的控制端。前级单元M1n还包括前反相器I1n，前反相器的输入端连接到耦合元件Tc1n的输出端。
前反相器I1n具有连接到电源线Lsv的第一电源端、连接到耦合元件Tc1n的输出端的输入端以及连接到接地电位的第二电源端。即使以1伏的较低电源电压驱动前反相器I1n，前反相器I1n也可以对输入信号的脉冲波形进行整形。在前反相器I1n的输出端，存储电容器C1n连接在输出端和接地电位1n3之间。存储电容器C1n可以由寄生在前反相器I1n中的杂散电容器实现。其他存储电容器C2n、C3n、……、C(m-1)n、Cmn可以分别由杂散电容实现。输出端将存储在存储电容器C1n中的信号传输到后级单元Mr1n，后级单元布置在输出列中的输出端OUT1之前。
并且，如图3C所示，在矩阵的第n个E列Urn中，第一行后级单元Mr1n插入前级单元M1n和输出列中的输出端OUT1之间。第一行后级单元Mr1n包括缓冲元件或后级耦合元件Tr1n，其具有连接到前级单元M1n的输出端的输入端和连接到时钟线Lclk的控制端以及连接到由CMOS反相器实现的后反相器Ir1n的输入端的输出端。
CMOS反相器的输入端连接到缓冲元件Tr1n的输出端。即，缓冲元件Tr1n控制从分配在与第n个E列Urn的输入侧相邻布置的第n个O列Un中的前级单元M1n的输出端传输信号。后反相器Ir1n具有连接到电源线Lsv的第一电源端、连接到缓冲元件Tr1n的输出端的输入端，以及连接到接地电位的第二电源端。因为第一时钟信号和第二时钟信号在准互补模式下周期性地摆动，所以耦合元件Tc1n和缓冲元件Tr1n准互补地操作，使得当耦合元件Tc1n处于导通状态时，缓冲元件Tr1n处于截止状态，反之亦然。
因此，信号的“多米诺传输”受到保护，并且前级单元M1n和后级单元Mr1n中的每一个都可以用作有源独立位级单元。由于数据流中连续的两个位级数据可以由相邻的位级单元M1n和Mr1n共享，所以数据封装密度可以最大化，从而可以增加存储容量。在后反相器Ir1n的接地电位和输出端之间，连接分配在后反相器Ir1n中的存储电容器Cr1n。存储电容器Cr1n可以由寄生在后反相器Ir1n中的杂散电容器实现。其他存储电容器Cr2n、Cr3n、……、Cr(m-1)n、Crmn等可以分别通过后反相器Ir2n、Ir3n、……、Ir(m-1)n、Irmn的微小结构中的杂散电容来实现。
后级单元Mr1n的输出端将存储在存储电容器Cr1n中的信号传输到输出端OUT1。即，后反相器Ir1n重新反相从布置在同一行中的前级单元M1n传输的经反相的信号，并将重新经反相的信号进一步传输到输出列中的输出端OUT1。并且，存储电容器Cr1n存储重新经反相的信号。
<第n列中的第二行>
类似地，如图3C所示，第二行上的前级单元M2n包括耦合元件Tc2n1以及前反相器I2n，该耦合元件Tc2n1具有连接到前第(n-1)列Ur(n-1)中的后级单元Mr2(n-1)的输出端的输入端和连接到时钟线Lclk的控制端，该前反相器的输入端连接到耦合元件Tc2n的输出端。前反相器I2n具有连接到电源线Lsv的第一电源端、连接到耦合元件Tc2n的输出端的输入端以及连接到接地电位的第二电源端。
通过将衰减的脉冲高度放大到电源电压的电压电平，即使以1伏的较低电源电压驱动前反相器I2n，前反相器I2n也可以对输入信号的脉冲波形进行整形。在前反相器I2n的接地电位和输出端之间，连接前反相器I2n中分配的存储电容器C2n。输出端将存储在存储电容器C2n中的信号传输到后级单元Mr2n，后级单元Mr2n布置在输出列中的输出端OUT2之前。
如图3C所示，在前级单元M2n和输出端OUT2之间插入的第二行后级单元Mr2n包括缓冲元件Tr2n以及后反相器Ir2n，缓冲元件具有连接到前级单元M2n的输出端的输入端和连接到时钟线Lclk的控制端，后反相器具有连接到缓冲元件Tr2n的输出端的输入端。即，缓冲元件Tr2n控制从分配在与E列Urn的输入侧相邻布置的O列Un中的前级单元M2n的输出端传输信号。后反相器Ir2n具有连接到电源线Lsv的第一电源端、连接到缓冲元件Tr2n的输出端的输入端以及连接到接地电位的第二电源端。
在后反相器Ir2n的接地电位和输出端之间，连接有分配在后反相器Ir2n中的存储电容器Cr2n。后级单元Mr2n的输出端将存储在存储电容器Cr2n中的信号传输到输出端OUT2。即，后反相器Ir2n重新反相从布置在同一行中的前级单元M2n传输的经反相的信号，并将重新经反相的信号进一步传输到输出列中的输出端OUT2。并且，存储电容器Cr2n存储新经反相的信号。
当第一时钟信号和第二时钟信号以准互补模式周期性地摆动时，第n个O列Un中的耦合元件Tc2n和第n个E列Urn中的缓冲元件Tr2n分别以准互补方式操作，使得当耦合元件Tc2n处于导通状态时，缓冲元件Tr2n处于截止状态，反之亦然。因此，阻止了信号从前反相器I2n的存储电容器C2n到后反相器Ir2n的多米诺传输。并且，通过一对前反相器I2n和后反相器Ir2n，衰减信号“1”的电压电平分别放大到电源电压的电压电平，以对失真的输入信号进行波形整形。
<第n列中的第三行>
如图3C所示，第三行上的前级单元M3n包括耦合元件Tc3n以及前反相器I3n，该耦合元件具有连接到前第(n-1)列Ur1中的后级单元Mr31的输出端的输入端和连接到时钟线Lclk的控制端，前反相器的输入端连接到耦合元件Tc3n的输出端。前反相器I3n具有连接到电源线Lsv的第一电源端、连接到耦合元件Tc3n的输出端的输入端以及连接到接地电位的第二电源端。
即使在1伏的较低电源电压下驱动前反相器I3n，前反相器I3n也可以对输入信号的脉冲波形进行整形。在前反相器I3n的接地电位和输出端之间，连接分配在前反相器I3n中的存储电容器C3n。输出端将存储在存储电容器C3n中的信号传输到后级单元Mr3n，后级单元布置在输出列中的输出端OUT3之前。
如图3C所示，第三行后级单元Mr3n插入前级单元M3n和前级单元M33之间。第三行后级单元Mr3n包括缓冲元件Tr3n和后反相器Ir3n，缓冲元件具有连接到前级单元M3n的输出端的输入端和连接到时钟线Lclk的控制端，后反相器具有连接到缓冲元件Tr3n的输出端的输入端。即，缓冲元件Tr3n控制从分配在与E列Ur2的输入侧相邻布置的O列U2中的前级单元M3n的输出端传输信号。
后反相器Ir3n具有连接到电源线Lsv的第一电源端、连接到缓冲元件Tr3n的输出端的输入端以及连接到接地电位的第二电源端。在后反相器Ir3n的接地电位和输出端之间，连接分配在后反相器Ir3n中的存储电容器Cr3n。后级单元Mr3n的输出端将存储在存储电容器Cr3n中的信号传输到输出端OUT3。即，后反相器Ir3n将从布置在同一行中的前级单元M3n传输的经反相的信号重新反相，并且将重新经反相的信号进一步传输到输出列中的输出端OUT3。并且，存储电容器Cr3n存储重新经反相的信号。
当第一时钟信号和第二时钟信号周期性地摆动时，第n个O列U2中的耦合元件Tc3n和第n个E列Ur2中的缓冲元件Tr3n操作，使得当耦合元件Tc3n处于导通状态时，第n个E列Ur1中的缓冲元件Tr3n处于截止状态，反之亦然。因此，阻止了信号从前反相器I3n的存储电容器C3n到后反相器Ir3n的多米诺传输。并且，通过一对前反相器I3n和后反相器Ir3n，衰减信号“1”的电压电平分别放大到电源电压的电压电平，以对失真的输入信号进行波形整形。
<第n列中的第(m-1)行>
第(m-1)行上的前级单元M(m-1)n包括耦合元件Tc(m-1)n以及前反相器I(m-1)n，该耦合元件具有连接到前第(n-1)E列Ur1中的后级单元Mr(m-1)n的输出端的输入端和连接到时钟线Lclk的控制端，前反相器的输入端连接到耦合元件Tc(m-1)n的输出端。前反相器I(m-1)n具有连接到电源线Lsv的第一电源端、连接到耦合元件Tc(m-1)n的输出端的输入端以及连接到接地电位的第二电源端。
即使以1伏的较低电源电压驱动前反相器I(m-1)n，前反相器I(m-1)n也可以对输入信号的脉冲波形进行整形。在前反相器I(m-1)n的接地电位和输出端之间，连接有分配在前反相器I(m-1)n中的存储电容器C(m-1)n。前级单元M(m-1)n的输出端将存储在存储电容器C(m-1)n中的信号传输到后级单元Mr(m-1)n，后级单元布置在输出列中的输出端OUT(m-1)之前。
如图3C所示，插入在前级单元M(m-1)n和前级单元M(m-1)3之间的第(m-1)行后级单元Mr(m-1)n包括缓冲元件Tr(m-1)n和后反相器Ir(m-1)n，缓冲元件具有连接到前级单元M(m-1)n的输出端的输入端和连接到时钟线Lclk的控制端，后反相器具有连接到缓冲元件Tr(m-1)n的输出端的输入端。即，缓冲元件Tr(m-1)n控制从分配在与E列Ur2的输入侧相邻布置的O列U2中的前级单元M(m-1)n的输出端传输信号。
后反相器Ir(m-1)n具有连接到电源线Lsv的第一电源端、连接到缓冲元件Tr(m-1)n的输出端的输入端以及连接到接地电位的第二电源端。在后反相器Ir(m-1)n的接地电位和输出端之间，连接后反相器Ir(m-1)n中分配的存储电容器Cr(m-1)n。后级单元Mr(m-1)n的输出端将存储在存储电容器Cr(m-1)n中的信号传输到输出端OUT(m-1)。即，后反相器Ir(m-1)n将从布置在同一行中的前级单元M(m-1)n传输的经反相的信号重新反相，并将重新经反相的信号进一步传输到输出列中的输出端OUT(m-1)。并且，存储电容器Cr(m-1)n存储重新经反相的信号。
当第一时钟信号和第二时钟信号周期性地摆动时，第n个O列U2中的耦合元件Tc(m-1)n和第n个E列Ur2中的缓冲元件Tr(m-1)n进行操作，使得当耦合元件Tc(m-1)n处于导通状态时，缓冲元件Tr(m-1)n处于截止状态，反之亦然。因此，阻止了信号从前反相器I(m-1)n的存储电容器C(m-1)n到后反相器Ir(m-1)n的多米诺传输。并且，通过一对前反相器I(m-1)n和后反相器Ir(m-1)n，衰减信号“1”的电压电平分别放大到电源电压的电压电平，以对失真的输入信号进行波形整形。
<第n列中的第m行>
第m行上的前级单元Mmn包括耦合元件Tcmn以及前反相器Imn，该耦合元件具有连接到前第(n-1)E列Ur1中的后级单元Mrm1的输出端的输入端和连接到时钟线Lclk的控制端，前反相器的输入端连接到耦合元件Tcmn的输出端。前反相器Imn具有连接到电源线Lsv的第一电源端、连接到耦合元件Tcmn的输出端的输入端以及连接到接地电位的第二电源端。
即使以1伏的较低电源电压驱动前反相器Imn，前反相器Imn也可以对输入信号的脉冲波形进行整形。在前反相器Imn的接地电位和输出端之间，连接前反相器Imn中分配的存储电容器Cmn。前级单元Mmn的输出端将存储在存储电容器Cmn中的信号传输到后级单元Mrmn，后级单元布置在输出列中的输出端OUTm之前。
如图3C所示，将第m行后级单元Mrmn插入前级单元Mmn和前级单元Mm3之间。第m行后级单元Mrmn包括缓冲元件Trmn和后反相器Irmn，缓冲元件具有连接到前级单元Mmn的输出端的输入端和连接到时钟线Lclk的控制端，后反相器具有连接到缓冲元件Trmn的输出端的输入端。即，缓冲元件Trmn控制从分配在与E列Ur1的输入侧相邻布置的O列U1中的前级单元Mmn的输出端传输信号。
后反相器Irmn具有连接到电源线Lsv的第一电源端、连接到缓冲元件Trmn的输出端的输入端以及连接到接地电位的第二电源端。在后反相器Irmn的接地电位和输出端之间，连接后反相器Irmn中分配的存储电容器Crmn。后级单元Mrmn的输出端将存储在存储电容器Crmn中的信号传输到输出端OUTm。即，后反相器Irmn将从布置在同一行中的前级单元Mmn传输的经反相的信号重新反相，并将重新经反相的信号进一步传输到输出列中的输出端OUTm。并且，存储电容器Crmn存储重新经反相的信号。
当第一时钟信号和第二时钟信号周期性地摆动时，第n个O列U2中的耦合元件Tcmn和第n个E列Ur2中的缓冲元件Trmn操作，使得当耦合元件Tcmn处于导通状态时，缓冲元件Trmn处于截止状态，反之亦然。因此，阻止了信号从前反相器Imn的存储电容器Cmn到后反相器Irmn的多米诺传输。并且，通过一对前反相器Imn和后反相器Irmn，衰减信号“1”的电压电平分别放大到电源电压的电压电平，以对失真的输入信号进行波形整形。
在图3A至图3C中，示出了耦合元件Tcij(i＝1至m；j＝1至n)和缓冲元件Trij，每个元件都具有单个控制端。然而，图3A至图3C所示的电路拓扑仅仅是示例，耦合元件Tcij和缓冲元件Trij可以具有双控制端，例如，互补传输晶体管逻辑或CMOS传输门。
例如，可以将第一时钟信号施加到CMOS传输门的第一控制端，而将作为第一时钟信号的经反相的信号的第二时钟信号施加到CMOS传输门的第二控制端，使得耦合元件Tcij和缓冲元件Trij的双控制端以互补的方式偏置。即使在耦合元件Tcij和缓冲元件Trij中的每一个都具有双控制端的情况下，图3A至图3C所示的单个时钟线也可用于提供第一时钟信号和第二时钟信号，因为如果反相器插入在第一控制端和第二控制端之间，则第一时钟信号容易反相，以获得第二时钟信号。
(第一实施方式：三TR单元方案)
图4A和图4B示出了包括后级单元阵列的MM单元的代表性2×2阵列的晶体管级表示的示例，用于与第一实施方式相关的MM计算机系统中。在图4A和图4B所示的电路配置中，尽管用于MOS场效应晶体管(FET)的晶体管符号用作有源元件，但是MOSFET可以被MOS静态感应晶体管(SIT)代替。
此外，MOSFET和MOSSIT可以分别被具有除氧化硅膜(SiO2膜)之外的栅绝缘膜的金属-绝缘体-半导体(MIS)FET和MISSIT代替。实现MM的晶体管级配置的有源元件的相同替换可以应用于第二和第三实施方式。
因此，第一至第三实施方式中提到的“MOS晶体管”将称为“MIS晶体管”。例如，用于MIS晶体管的绝缘膜可以是具有三层结构的ONO膜，包括氧化硅膜(SiO2膜)、氮化硅膜(Si3N4膜)和二氧化硅膜(SiO2膜)。此外，用于MIS晶体管的栅绝缘膜可以包括含有选自锶(Sr)、铝(Al)、镁(Mg)、钇(Y)、铪(Hf)、锆(Zr)、钽(Ta)和铋(Bi)中的至少一种元素的氧化物或者含有选自上述元素的至少一种元素的氮化硅。
在图4A的左上位置，示出了MM矩阵的第i行上的第j个前级单元Mij(i＝1至m；j＝1至n)。前级单元Mij包括由nMOS晶体管Qij1实现的耦合元件和前反相器Iij，耦合元件具有连接到插入在前一个前级单元Mi(j-1)之间的后级单元Mri(j-1)的输出端的第一主电极和连接到第一时钟线Lclk1的栅电极，前反相器具有连接到耦合元件Qij1的第二主电极的输入端。
即，耦合元件Qij1控制从分配在与O列Uj的输入侧相邻布置的E列Ur(j-1)中的相邻后级单元Mri(j-1)的输出端传输信号。前反相器Iij由包含pMOS晶体管Qij2和nMOS晶体管Qij3的CMOS反相器实现，pMOS晶体管具有连接到电源线Lsv的第一主电极和连接到耦合元件Qij1的第二主电极的栅电极，nMOS晶体管具有连接到pMOS晶体管Qij2的第二主电极的第一主电极、连接到耦合元件Qij1的第二主电极的栅电极和连接到接地电位的第二主电极。
分配在前反相器Iij中的存储电容器Cij与nMOS晶体管Qij3并联连接到前反相器Iij的输出端。连接pMOS晶体管Qij2的第二主电极和nMOS晶体管Qij3的第一主电极的输出节点用作前级单元Mij的内部输出端。
前级单元Mij的内部输出端将存储在存储电容器Cij中的信号传输到后级单元Mrij，后级单元布置在下一个前级单元Mi(j+1)之前。即，前反相器Iij反相通过耦合元件Qij1传输的信号，并且进一步将经反相的信号传输到与前级单元Mij的输出侧相邻布置的E列Urj。前级存储电容器Cij存储经反相的信号。
并且，插入在前级单元Mij和前级单元Mi(j+1)之间的后级单元Mrij包括由nMOS晶体管Qrij1实现的缓冲元件以及后反相器Irij，该缓冲元件具有连接到前一个前级单元Mij的内部输出端的第一主电极和连接到第二时钟线Lclk2的栅电极，后反相器具有连接到缓冲元件Qrij1的第二主电极的输入端。如已经讨论的，第一时钟线Lclk1和第二时钟线Lclk2 CLK2可以合并成单个公共时钟线Lclk，如图2所示。
即，缓冲元件Qrij1控制从分配在与E列Urj的输入侧相邻布置的O列Uj中的相邻前级单元Mij的输出端传输信号。后反相器Irij由包含pMOS晶体管Qrij2以及nMOS晶体管Qrij3的CMOS反相器实现，该pMOS晶体管具有连接到电源线Lsv的第一主电极和连接到缓冲元件Qrij1的第二主电极的栅电极，nMOS晶体管具有连接到pMOS晶体管Qrij2的第二主电极的第一主电极、连接到缓冲元件Qrij1的第二主电极的栅电极和连接到接地电位的第二主电极。
分配在后反相器Irij中的存储电容器Crij与nMOS晶体管Qrij3并联连接到后反相器Irij的输出端。并且连接pMOS晶体管Qrij2的第二主电极和nMOS晶体管Qrij3的第一主电极的输出节点用作后级单元Mrij的输出端。后级单元Mrij的输出端将存储在存储电容器Crij中的信号传输到下一个前级单元Mi(j+1)。即，后反相器Irij将从布置在同一行中的前级单元Mij传输的经反相的信号重新反相，并且将重新经反相的信号进一步传输到与后级单元Mrij的输出侧相邻布置的O列U(j+1)。并且，存储电容器Crij存储经重新反相的信号。
并且，如图4A所示，第(i+1)行上的第j个前级单元M(i+1)j包括由nMOS晶体管Q(i+1)j1实现的耦合元件和前反相器I(i+1)j，耦合元件具有连接到插入在前一个前级单元M(i+1)(j-1)之间的后级单元Mr(i+1)(j-1)的输出端的第一主电极和连接到第一时钟线Lclk1的栅电极，前反相器具有连接到耦合元件Q(i+1)j1的第二主电极的输入端。
即，耦合元件Q(i+1)j1控制从相邻后级单元Mri(j-1),Mr(i+1)(j-1)的输出端传输信号，该后级单元被分配在与O列Uj的输入侧相邻布置的E列Ur(j-1)中。前反相器I(i+1)j由包括pMOS晶体管Q(i+1)j2以及nMOS晶体管Q(i+1)j3的CMOS反相器实现，pMOS晶体管具有连接到电源线Lsv的第一主电极和连接到耦合元件Q(i+1)j1的第二主电极的栅电极，nMOS晶体管具有连接到pMOS晶体管Q(i+1)j2的第二主电极的第一主电极、连接到耦合元件Q(i+1)j1的第二主电极的栅电极以及连接到接地电位的第二电源端。
分配在前反相器I(i+1)j中的存储电容器C(i+1)j与nMOS晶体管Q(i+1)j3并联连接到前反相器I(i+1)j的输出端。并且连接pMOS晶体管Q(i+1)j2的第二主电极和nMOS晶体管Q(i+1)j3的第一主电极的输出节点用作前级单元M(i+1)j的内部输出端。前级单元M(i+1)j的内部输出端将存储在存储电容器C(i+1)j中的信号传输到布置在下一个前级单元M(i+1)(j+1)之前的后级单元Mr(i+1)j。即，前反相器I(i+1)j将通过耦合元件Q(i+1)j1传输的信号进行反相，并且进一步将经反相的信号传输到与前级单元M(i+1)j的输出侧相邻布置的E列Urj。并且前级存储电容器C(i+1)j存储经反相的信号。
并且，插入在前级单元M(i+1)j和前级单元M(i+1)(j+1)之间的后级单元Mr(i+1)j包含由nMOS晶体管Qr(i+1)j1实现的缓冲元件以及后反相器Ir(i+1)j，缓冲元件具有连接到前一个前级单元M(i+1)j的内部输出端的第一主电极和连接到第二时钟线Lclk2的栅电极，后反相器具有连接到缓冲元件Qr(i+1)j1的第二主电极的输入端。
即，缓冲元件Qr(i+1)j1控制从分配在与E列Urj的输入侧相邻布置的O列Uj中的相邻前级单元M(i+1)j的输出端传输信号。后反相器Ir(i+1)j由CMOS反相器实现，该反相器包括pMOS晶体管Qr(i+1)j2以及nMOS晶体管Qr(i+1)j3，该pMOS晶体管具有连接到电源线Lsv的第一主电极和连接到缓冲元件Qr(i+1)j1的第二主电极的栅电极，该nMOS晶体管具有连接到pMOS晶体管Qr(i+1)j2的第二主电极的第一主电极、连接到缓冲元件Qr(i+1)j1的第二主电极的栅电极以及连接到接地电位的第二主电极。
分配在后反相器Ir(i+1)j中的存储电容器Cr(i+1)j与nMOS晶体管Qr(i+1)j3并联连接到后反相器Ir(i+1)j的输出端。并且连接pMOS晶体管Qr(i+1)j2的第二主电极和nMOS晶体管Qr(i+1)j3的第一主电极的输出节点用作后级单元Mr(i+1)j的输出端。后级单元Mr(i+1)j的输出端将存储在存储电容器Cr(i+1)j中的信号传输到下一个前级单元M(i+1)(j+1)。即，后反相器Ir(i+1)j将从布置在同一行中的前级单元M(i+1)j传输的经反相的信号重新反相，并且将重新经反相的信号进一步传输到与后级单元Mr(i+1)j的输出侧相邻布置的O列U(j+1)。并且前级存储电容器Cr(i+1)j存储重新经反相的信号。
如图4B所示，第i行上的第(j+1)个前级单元Mi(j+1)包括由nMOS晶体管Qi(j+1)1实现的耦合元件以及前反相器Ii(j+1)，耦合元件具有连接到插入前一个前级单元Mij之间的后级单元Mrij的输出端的第一主电极和连接到第一时钟线Lclk1的栅电极，前反相器具有连接到耦合元件Qi(j+1)1的第二主电极的输入端。即，耦合元件Qi(j+1)1控制从分配在与O列U(j+1)的输入侧相邻布置的E列Urj中的相邻后级单元Mrij的输出端传输信号。
前反相器Ii(j+1)由包含pMOS晶体管Qi(j+1)2和nMOS晶体管Qi(j+1)3的CMOS反相器实现，所述pMOS晶体管具有连接到电源线Lsv的第一主电极和连接到耦合元件Qi(j+1)1的第二主电极的栅电极，所述nMOS晶体管具有连接到pMOS晶体管Qi(j+1)2的第二主电极的第一主电极、连接到耦合元件Qi(j+1)1的第二主电极的栅电极以及连接到接地电位的第二主电极。前反相器Ii(j+1)中分配的存储电容器Ci(j+1)与nMOS晶体管Qi(j+1)3并联连接到前反相器Ii(j+1)的输出端。
并且连接pMOS晶体管Qi(j+1)2的第二主电极和nMOS晶体管Qi(j+1)3的第一主电极的输出节点用作前级单元Mi(j+1)的内部输出端。前级单元Mi(j+1)的内部输出端将存储在存储电容器Ci(j+1)中的信号传输到布置在下一个前级单元Mi(j+2)之前的后级单元Mri(j+1)。即，前反相器Ii(j+1)将通过耦合元件Qi(j+1)1传输的信号反相，并将经反相的信号进一步传输到与前级单元Mi(j+1)的输出侧相邻布置的E列Ur(j+1)。并且前级存储电容器Ci(j+1)存储经反相的信号。
并且，插入在前级单元Mi(j+1)和前级单元Mi(j+2)之间的后级单元Mri(j+1)包含由nMOS晶体管Qri(j+1)1以及后反相器Iri(j+1)实现的缓冲元件，缓冲元件具有连接到前一个前级单元Mi(j+1)的内部输出端的第一主电极和连接到第二时钟线Lclk2的栅电极，后反相器具有连接到缓冲元件Qri(j+1)1的第二主电极的输入端。即，缓冲元件Qri(j+1)1控制从分配在与E列Ur(j+1)的输入侧相邻布置的O列U(j+1)中的相邻前级单元Mi(j+1)的输出端传输信号。
后反相器Iri(j+1)由CMOS反相器实现，该反相器包括pMOS晶体管Qri(j+1)2和nMOS晶体管Qri(j+1)3，该pMOS晶体管具有连接到电源线Lsv的第一主电极和连接到缓冲元件Qri(j+1)1的第二主电极的栅电极，该nMOS晶体管具有连接到pMOS晶体管Qri(j+1)2的第二主电极的第一主电极、连接到缓冲元件Qri(j+1)1的第二主电极的栅电极以及连接到接地电位的第二主电极。分配在后反相器Iri(j+1)中的存储电容器Cri(j+1)与nMOS晶体管Qri(j+1)3并联连接到后反相器Iri(j+1)的输出端。并且连接pMOS晶体管Qri(j+1)2的第二主电极和nMOS晶体管Qri(j+1)3的第一主电极的输出节点用作后级单元Mri(j+1)的输出端。
后级单元Mri(j+1)的输出端将存储在存储电容器Cri(j+1)中的信号传输到下一个前级单元Mi(j+2)。即，后反相器Iri(j+1)将从布置在同一行中的前级单元Mi(j+1)传输的经反相的信号重新反相，并且将经重新反相的信号进一步传输到与后级单元Mri(j+1)的输出侧相邻布置的O列U(j+2)。并且，存储电容器Cri(j+1)存储经重新反相的信号。
此外，如图4B所示，第(i+1)行上的第(j+1)个前级单元M(i+1)(j+1)包括由nMOS晶体管Q(i+1)(j+1)1实现的耦合元件以及前反相器I(i+1)(j+1)，该耦合元件具有连接到插入在前一个前级单元M(i+1)j之间的后级单元Mr(i+1)j的输出端的第一主电极和连接到第一时钟线Lclk1的栅电极，前反相器具有连接到耦合元件Q(i+1)(j+1)1的第二主电极的输入端。
即，耦合元件Q(i+1)(j+1)1控制从相邻后级单元Mr(i+1)j的输出端传输信号，该后级单元被分配在与O列U(j+1)的输入侧相邻布置的E列Urj中。前反相器I(i+1)(j+1)由包括pMOS晶体管Q(i+1)(j+1)2以及nMOS晶体管Q(i+1)(j+1)3的CMOS反相器实现，pMOS晶体管具有连接到电源线Lsv的第一主电极和连接到耦合元件Q(i+1)(j+1)1的第二主电极的栅电极，nMOS晶体管具有连接到pMOS晶体管Q(i+1)(j+1)2的第二主电极的第一主电极、连接到耦合元件Q(i+1)(j+1)1的第二主电极的栅电极以及连接到接地电位的第二主电极。
分配在前反相器I(i+1)(j+1)中的存储电容器C(i+1)(j+1)与nMOS晶体管Q(i+1)(j+1)3并联连接到前反相器I(i+1)(j+1)的输出端。并且连接pMOS晶体管Q(i+1)(j+1)2的第二主电极和nMOS晶体管Q(i+1)(j+1)3的第一主电极的输出节点用作前级单元M(i+1)(j+1)的内部输出端。前级单元M(i+1)(j+1)的内部输出端将存储在存储电容器C(i+1)(j+1)中的信号传输到布置在下一个前级单元M(i+1)(j+2)之前的后级单元Mr(i+1)(j+1)。即，前反相器I(i+1)(j+1)将通过耦合元件Q(i+1)(j+1)1传输的信号反相，并且进一步将经反相的信号传输到与前级单元M(i+1)(j+1)的输出侧相邻布置的E列Ur(j+1)。并且前级存储电容器C(i+1)(j+1)存储经反相的信号。
并且，插入在前级单元M(i+1)(j+1)和前级单元M(i+1)(j+2)之间的后级单元Mr(i+1)(j+1)包含由nMOS晶体管Qr(i+1)(j+1)1实现的缓冲元件以及后反相器Ir(i+1)(j+1)，缓冲元件具有连接到前一个前级单元M(i+1)(j+1)的内部输出端的第一主电极和连接到第二时钟线Lclk2的栅电极，后反相器具有连接到缓冲元件Qr(i+1)(j+1)1的第二主电极的输入端。
即，缓冲元件Qr(i+1)(j+1)1控制从分配在与E列Ur(j+1)的输入侧相邻布置的O列U(j+1)中的相邻前级单元M(i+1)j M(i+1)(j+1)的输出端传输信号。后反相器Ir(i+1)(j+1)由CMOS反相器实现，该反相器包括pMOS晶体管Qr(i+1)(j+1)2以及nMOS晶体管Qr(i+1)(j+1)3，该pMOS晶体管具有连接到电源线Lsv的第一主电极和连接到缓冲元件Qr(i+1)(j+1)1的第二主电极的栅电极，该nMOS晶体管具有连接到pMOS晶体管Qr(i+1)(j+1)1的第二主电极的第一主电极、连接到缓冲元件Qr(i+1)(j+1)1的第二主电极的栅电极以及连接到接地电位的第二主电极。
分配在后反相器Ir(i+1)(j+1)中的存储电容器Cr(i+1)(j+1)与nMOS晶体管Qr(i+1)(j+1)3并联连接到后反相器Ir(i+1)(j+1)的输出端。并且连接pMOS晶体管Qr(i+1)(j+1)2的第二主电极和nMOS晶体管Qr(i+1)(j+1)3的第一主电极的输出节点用作后级单元Mr(i+1)(j+1)的输出端。后级单元Mr(i+1)(j+1)的输出端将存储在存储电容器Cr(i+1)(j+1)中的信号传输到下一个前级单元M(i+1)(j+2)。即，后反相器Ir(i+1)(j+1)将从布置在同一行中的前级单元M(i+1)(j+1)传输的经反相的信号重新反相，并且将经重新反相的信号进一步传输到与后级单元Mr(i+1)(j+1)的输出侧相邻布置的O列U(j+2)。并且前级存储电容器Cr(i+1)(j+1)存储经重新反相的信号。
<第一实施方式的时钟信号>
图5A-图5E示出了晶体管级中的前级单元和后级单元的时序图。即，对于第一时钟信号CLK1和第二时钟信号CLK2的波形，图5A-图5E中示出的波形对应于与由图4A表示的前级单元Mij和后级单元Mrij的操作相关联的时间变化，作为由前级单元和后级单元实现的周期性拓扑中的结构的示例。如图5A所示，因为第一时钟信号CLK1和第二时钟信号CLK2中的每一个在时钟周期Tau[Greek]clock的周期内周期性地在逻辑电平“1”和逻辑电平“0”之间摆动。
例如，第一时钟信号CLK1在Tau[Greek]clock/3的周期内保持逻辑电平“1”。然后，在Tau[Greek]clock/3的周期内保持逻辑电平“1”之后，第一时钟信号CLK1在2Tau[Greek]clock/3的周期内变为逻辑电平“0”。相反，对于Tau[Greek]clock/2的周期，第二时钟信号CLK2保持逻辑电平“0”。然后，在Tau[Greek]clock/2的周期内保持逻辑电平“0”之后，第二时钟信号CLK2在Tau[Greek]clock/3的周期内变为逻辑电平“1”。
第一时钟信号CLK1和第二时钟信号CLK2是彼此暂时分开的Tau[Greek]clock/2。因此，第二时钟信号CLK2在从第一时钟信号CLK1的下降沿开始的预定时间Tau[Greek]clock/6之后上升，并且在从第一时钟信号CLK1的上升沿开始的预定时间Tau[Greek]clock/6之前下降。在图5A-图5E中，t1-t0和t3-t2被定义为Tau[Greek]clock/3，t2-t1和t4-t3被定义为Tau[Greek]clock/6。
然而，图6A中所示的方波是空载条件下的理想波形，并且注入MM的半导体芯片中的第一时钟信号CLK1和第二时钟信号CLK2的实际波形将如图7B中所示失真，这将在下面描述。考虑到由于杂散电容和杂散电阻导致的延迟时间Tau[Greek]d1、Tau[Greek]d2导致的第一时钟信号CLK1和第二时钟信号CLK2的波形失真，第一时钟信号CLK1和第二时钟信号CLK2可以从单个公共时钟线Lclk传输，如图2所示
<时间“t0”到“t2”之间的NAND/AND运算>
如图5A所示，对于图4A所示的前级单元Mij，如果前一个后级单元Mri(j-1)的存储电容器Cri(j-1)的逻辑电平假设为“1”，或者前一个后级单元Mri(j-1)的输出端假设为逻辑电平“1”，则在时间“t0”，当第一时钟信号CLK1变为高电平，并且当将高电平信号施加到耦合元件Qij1的栅电极时，前级单元Mij的前反相器Iij的输入端变为逻辑电平“1”。耦合元件Qij1建立后级单元Mri(j-1)的输出端和前级单元Mij的前反相器Iij的输入端之间的导通状态，并保持导通状态，直到第一时钟信号CLK1在时间“t1”变为低电平。
然后，存储在前一个后级单元Mri(j-1)的存储电容器Cri(j-1)中的信号被从存储电容器Cri(j-1)传输到前级单元Mij的前反相器Iij的输入端。当存储在前一个后级单元Mri(j-1)的存储电容器Cri(j-1)中的信号传输到前级单元Mij的前反相器Iij的输入端时，前反相器Iij开始将存储在后级单元Mri(j-1)的存储电容器Cri(j-1)中的信号进行反相，如图5B和图5C所示，滞后于图5B和图5C所示的延迟时间Tau[Greek]d1、Tau[Greek]d2。
如图5B所示，延迟时间Tau[Greek]d1被定义为第一时钟信号CLK1的上升沿和信号电平下降到阈值电压Vth(＝0.4伏)的时间之间的周期。并且，如图5C所示，延迟时间Tau[Greek]d2被定义为第一时钟信号CLK1的上升沿和信号电平上升到阈值电压Vth的时间之间的周期。由存储电容器Cij和杂散电阻决定延迟时间Tau[Greek]d1、Tau[Greek]d2。在此处，寄生在前级单元Mij中的杂散电容可用于存储电容器Cij。并且经反相的信号传输到前级单元Mij的存储电容器Cij处的节点。
例如，如果逻辑电平“1”从前一个后级单元Mri(j-1)传输到前级单元Mij的前反相器Iij的输入端，即，如果逻辑电平“1”施加到pMOS晶体管Qij2的栅电极和nMOS晶体管Qij3的栅电极，则pMOS晶体管Qij2变为截止状态，而nMOS晶体管Qij3变为导通。结果，逻辑电平“0”被临时存储在存储电容器Cij中。
以这种方式，前级单元Mij开始将存储在前一个后级单元Mri(j-1)中的逻辑电平“1”的信号反相为逻辑电平“0”，并将逻辑电平“0”的经反相的信号传输到存储电容器Cij，以执行如图5B所示的NAND运算。
即，利用由第一时钟信号CLK1提供的输入信号“1”和由前一个后级单元Mri(j-1)提供的另一输入信号“1”，可以执行传统的双输入NAND运算：
1+1＝0……(1)
在图5B的示例中，由实线表示存储电容器Cij的理想逻辑电平，存储电容器Cij的实际电位变化由单点划线表示，表示从时间“t0”开始的时间段内逻辑电平“0”临时存储在存储电容器Cij中时的转变。
在逻辑电平“0”暂时存储在前级单元Mij的存储电容器Cij中之后，逻辑电平“0”从前级单元Mij传输到图4A中后级单元Mrij的后反相器Irij的输入端。即，因为逻辑电平“0”被施加到pMOS晶体管Qrij2的栅电极和nMOS晶体管Qrij3的栅电极，所以pMOS晶体管Qrij2变为导通，并且在nMOS晶体管Qrij3的第一主电极和第二主电极之间变为截止状态。结果，逻辑电平“1”被存储在存储电容器Crij中。
以这种方式，后级单元Mrij将存储在前级单元Mij处的逻辑电平“0”的信号反相为逻辑电平“1”，并且经反相的信号“1”传输到存储电容器Crij处的节点，以执行如图5E所示的NAND运算。即，利用由第二时钟信号CLK2提供的输入信号“1”和通过前级单元Mij的输入端提供的另一输入信号“0”，可以执行传统的双输入NAND运算：
0+1＝1……(2)。
在图5E的示例中，由实线表示存储电容器Crij处的理想逻辑电平，存储电容器Crij的实际电位变化由单点划线表示，而逻辑电平“0”在时间“t0”到“t2”之间的时间段内存储在存储电容器Crij中。连接pMOS晶体管Qrij2的第二主电极和nMOS晶体管Qrij3的第一主电极的输出节点Nrout用作后级单元Mrij的输出端。后级单元Mrij的输出端将存储在存储电容器Crij中的信号发送到下一个前级单元Mi(j+1)。
如上所述，鉴于前级单元Mij(1+1＝0)和后级单元Mrij(0+1＝1)的整体操作，因为第j个O列Uj和第j个E列Urj的组合实现了第j个双位存储单元，所以如果将存储在第(j-1)个双位存储单元的前一个后级单元Mri(j-1)中的逻辑电平“1”的信号输入到第j个双位存储单元的前级单元Mij的输入端，则通过第j个双位存储单元中的前级单元Mij和后级单元Mrij来实现传统的双输入AND运算：
1+1＝1……(3)。
因为前级单元Mij和后级单元Mrij中的每一个分别用作独立的位级单元，所以数据流中连续的两个位级数据可以由第j个双位存储单元中的相邻位级单元Mij和Mrij共享。即，虽然双输入AND运算的结果出现在后级单元Mrij，但是在前级单元Mij中执行反相双输入AND运算的结果或双输入NAND运算的结果。
相反，如果逻辑电平“0”存储在前一个后级单元Mri(j-1)的存储电容器Cri(j-1)中，则逻辑电平“0”从前一个后级单元Mri(j-1)传输到前级单元Mij的前反相器Iij的输入端，即，逻辑电平“0”被施加到pMOS晶体管Qij2的栅电极和nMOS晶体管Qij3的栅电极，pMOS晶体管Qij2变为导通，并且nMOS晶体管Qij3变为截止状态。结果，逻辑电平“1”临时存储在存储电容器Cij中。
以这种方式，前级单元Mij开始将存储在前一个后级单元Mri(j-1)中的逻辑电平“0”的信号反相为逻辑电平“1”，并将“1”的经反相的信号传输到存储电容器Cij处的节点，以执行如图5C所示的NAND运算。即，利用由第一时钟信号CLK1提供的输入信号“1”和由前一个后级单元Mri(j-1)提供的另一输入信号“0”，可以执行传统的双输入NAND运算：
0+1＝1……(4)
在图5C的示例中，存储电容器Cij的理想逻辑电平由实线表示，存储电容器Cij的实际电位变化由单点划线表示，表示从时间“t0”开始的时间段内逻辑电平“1”临时存储在存储电容器Cij中时的转变。
连接pMOS晶体管Qij2的第二主电极和nMOS晶体管Qij3的第一主电极的输出节点Nout用作前级单元Mij的内部输出端。前级单元Mij的内部输出端将存储在存储电容器Cij中的信号发送到后级单元Mrij。
在时间“t0”和“t2”之间的周期，当将低电平第二时钟信号CLK2施加到实现缓冲元件的nMOS晶体管Qrij1的栅电极时，缓冲元件Qrij1被布置为截止状态，以将分配在前级单元Mij的存储电容器Cij处的输出端与后级单元Mrij的后反相器Irij的输入端隔离，并且在时间“t2”，缓冲元件Qrij1保持截止状态，直到第二时钟信号CLK2变为高电平。因此，可以阻止存储在前级单元Mij的存储电容器Cij中的信号无目的地传输到后反相器Irij的输入端。即，后反相器Irij自身保持存储在存储电容器Crij中的信号，直到第二时钟信号CLK2在时间“t2”变为高电平。
并且，在时间“t2”，当第二时钟信号CLK2变为高电平，并且将高电平信号施加到实现缓冲元件的nMOS晶体管Qrij1的栅电极时，使得从前级单元Mij的存储电容器Cij处分配的输出端到后级单元Mrij的后反相器Irij的输入端的信号路径变为导通。在时间“t3”，缓冲元件Qrij1变为导通并保持导通状态，直到第二时钟信号CLK2变为低电平。然后，存储在前级单元Mij的存储电容器Cij中的信号从存储电容器Cij传输到后级单元Mrij的后反相器Irij的输入端。
当存储在前级单元Mij的存储电容器Cij中的信号传输到后级单元Mrij的后反相器Irij的输入端时，后反相器Irij开始对存储在前级单元Mij的存储电容器Cij中的信号进行反相，如图5D和5E所示，滞后延迟时间Tau[Greek]d1、Tau[Greek]d2。如图5D所示，延迟时间Tau[Greek]d1被定义为第二时钟信号CLK2的上升沿和信号电平下降到阈值电压Vth(＝0.4伏)的时间之间的周期。
并且，如图5E所示，延迟时间Tau[Greek]d2被定义为第二时钟信号CLK2的上升沿和信号电平上升到阈值电压Vth的时间之间的周期。延迟时间Tau[Greek]d1、Tau[Greek]d2由存储电容器Crij和杂散电阻决定。存储电容器Crij可以由寄生在后反相器Mrij中的杂散电容器实现。并且经反相的信号传输到后级单元Mrij的存储电容器Crij处的节点。
在逻辑电平“1”暂时存储在前级单元Mij的存储电容器Cij中时，逻辑电平“1”从前级单元Mij传输到后级单元Mrij的后反相器Irij的输入端。即，因为逻辑电平“1”传输到pMOS晶体管Qrij2的栅电极和nMOS晶体管Qrij3的栅电极，所以pMOS晶体管Qrij2变为截止状态，而nMOS晶体管Qrij3的第一主电极和第二主电极被布置为导通状态。结果，逻辑电平“0”存储在存储电容器Crij中。
以这种方式，后级单元Mrij开始将存储在前级单元Mij处的逻辑电平“1”的信号反相为逻辑电平“0”，并且将经反相的信号“0”存储在存储电容器Crij中，以执行如图5D所示的NAND运算。即，利用由第二时钟信号CLK2提供的输入信号“1”和通过前级单元Mij的输入端提供的另一输入信号“1”，可以执行传统的双输入NAND运算：
1+1＝0……(5)。
在图5D的示例中，存储电容器Crij处的理想逻辑电平由实线表示，存储电容器Crij的实际电位变化由单点划线表示。
因为考虑到前级单元Mij(0+1＝1)和后级单元Mrij(1+1＝0)的整体操作，第j个O列Uj和第j个E列Urj的组合实现了第j双位存储单元，所以如果存储在第(j-1)个双位存储单元的前一个后级单元Mri(j-1)中的逻辑电平“0”的信号输入到第j个双位存储单元的前级单元Mij的输入端，则通过第j个双位存储单元中的前级单元Mij和后级单元Mrij来实现传统的双输入AND运算：
0+1＝0……(6)。
<时间“t1”和“t4”之间保持的信号>
接下来，如图5A所示，对于下一个前级单元Mi(j+1)，在时间“t1”和“t4”之间的周期，在第一时钟信号CLK1被布置为低电平，并且将低电平信号施加到实现第(j+1)个双位存储单元中的下一个耦合元件的nMOS晶体管Qi(j+1)1的栅电极时，从前级单元Mrij的存储电容器Crij处分配的输出端到前级单元Mi(j+1)的下一个前反相器Ii(j+1)的输入端的信号路径布置为截止状态。
下一个耦合元件Qi(j+1)1保持截止状态，直到第一时钟信号CLK1在时间“t4”变为高电平。因此，可以阻止存储在第j个双位存储单元中的后级单元Mrij的存储电容器Crij中的信号无目的地传输到第j+1个双位存储单元中的下一个前反相器Ii(j+1)的输入端。即，下一个前反相器Ii(j+1)自身保持存储在下一个存储电容器Ci(j+1)中的信号，直到第一时钟信号CLK1在时间“t4”变为高电平。
＝＝第一实施方式中字节/字大小信号的行进＝＝
回到图3A、图3B和图3C，让我们考虑图6A所示的第一时钟信号CLK1在时间“t0”变为高电平的情况。即，如果将高电平的第一时钟信号CLK1施加到nMOS晶体管的栅电极，每个晶体管分别实现在图3A所示的第一O列U1中的耦合元件序列Q111、Q211、Q311、……、Q(m-1)11、Qm11，则耦合元件Q111、Q211、Q311、……、Q(m-1)11、Qm11将变为导通。
此后，如图6B所示，当将字节大小或字大小的信号序列(每个信号是八位的倍数，例如，16、32和64位)施加到前反相器序列I11、I21、I31、……、I(m-1)1、Im1的输入端时，如图6C所示，前反相器序列I11、I21、I31、……、I(m-1)1、Im1分别将字节大小或字大小的信号进行反相，滞后分别由存储电容器C11、C21、C31、……、C(m-1)1、Cm1和杂散电阻确定的延迟时间Tau[Greek]d1，并将经反相的信号传输到前反相器I11、I21、I31、……、I(m-1)1、Im1中的存储电容器C11、C21、C31、……、C(m-1)1、Cm1处的节点。
在此处，图6B是示出输入到第一O列U1的前反相器I11、I21、I31、……、I(m-1)1、Im1的输入端的方波的理想输入信号的示例的波形图。图6C是示出存储电容器Ci1的逻辑电平变化的示例的波形图。在图6C的示例中，存储电容器Ci1处的理想逻辑电平由实线表示，存储电容器Ci1的实际电位变化由单点划线表示。
(a)在时间“t1”，即在Tau[Greek]clock/3的周期之后，当第一时钟信号CLK1变为低电平，使得低电平时钟信号可以施加到实现第一O列U1中的耦合元件序列Q111、Q211、Q311、……、Q(m-1)11、Qm11的nMOS晶体管的相应栅电极时，耦合元件Q111、Q211、Q311、……、Q(m-1)11、Qm11分别变为截止状态。因此，如图6B和图6C所示，即使进入耦合元件序列Q111、Q211、Q311、……、Q(m-1)11、Qm11的第一主电极的信号改变，分别保持已经存储在存储电容器C11、C21、C31、……、C(m-1)1、Cm1中的信号的电荷或逻辑电平。
(b)并且，当时间流逝到“t2”时，即，在Tau[Greek]clock/2的周期之后，随着第二时钟信号CLK2变为高电平，高电平时钟信号施加到实现图3A所示的第一E列Ur1中的缓冲元件序列Qr111、Qr211、Qr311、……、Qr(m-1)11、Qrm11的nMOS晶体管的相应栅电极，使得缓冲元件Qr111、Qr211、Qr311、……、Qr(m-1)11、Qrm11可以传输临时存储在存储电容器C11、C21、C31、……、C(m-1)1、Cm1中的字节大小和字大小的信号序列传输到图3A所示的第一E列Ur1中的后级单元Mr11、Mr21、Mr31、……、Mr(m-1)1、Mrm1的相应后反相器Ir11、Ir21、Ir31、……、Ir(m-1)1、Irm1的输入端。
当将临时存储在前级单元M11、M21、M31、……、M(m-1)1、Mm1的存储电容器C11、C21、C31、……、C(m-1)1、Cm1中的信号分别传输到后级单元Mr11、Mr21、Mr31、……、Mr(m-1)1、Mrm1的后反相器Ir11、Ir21、Ir31、……、Ir(m-1)1、Irm1的输入端时，后反相器Ir11、Ir21、Ir31、……、Ir(m-1)1、Irm1分别将临时存储在前级单元M11、M21、M31、……、M(m-1)1、Mm1的存储电容器C11、C21、C31、……、C(m-1)1、Cm1中的信号进行反相，滞后延迟时间Tau[Greek]d2，如图6D所示。延迟时间Tau[Greek]d2分别由存储电容器Cr11、Cr21、Cr31、……、Cr(m-1)1、Crm1和杂散电阻确定。
在此处，图6D是示出存储电容器Cri1的逻辑电平的示例的波形图。在图6D的示例中，存储电容器Cri1处的理想逻辑电平由实线表示，存储电容器Cri1的实际电位变化由单点划线表示。
(c)在时间“t3”，即，在5Tau[Greek]clock/6的周期之后，第二时钟信号CLK2变为低电平，然后将低电平时钟信号分别施加到实现缓冲元件序列Qr111、Qr211、Qr311、……、Qr(m-1)11、Qrm11的nMOS晶体管的栅电极，从缓冲元件Qr111、Qr211、Qr311、……、Qr(m-1)11、Qrm11的输入端INs至后反相器Ir11、Ir21、Ir31、……、Ir(m-1)1的输入端INs的信号路径变成截止状态。因此，如图6C和图6D所示，即使存储在前面的存储电容器C11、C21、C31、……、C(m-1)1、Cm1中的字节大小和字大小的信号改变，也保持已经存储在定义信号的逻辑电平的存储电容器Cr11、Cr21、Cr31、……、Cr(m-1)1、Crm1中的电荷，直到第二时钟信号CLK2在时间“t6”变为高电平。
(d)在时间“t4”，即，在Tau[Greek]clock周期之后，随着第一时钟信号CLK1变为高电平，将高电平时钟信号施加到图3B所示的第二O列U2中的耦合元件序列Q121、Q221、Q321、……、Q(m-1)21、Qm21的相应栅电极，耦合元件Q121、Q221、Q321、……、Q(m-1)21、Qm21变为导通。
此后，当由图3A所示的第一E列Ur1中的前面的存储电容器Cr11、Cr21、Cr31、……、Cr(m-1)1、Crm1提供的字节大小或字大小的信号序列输入到在第二O列U2中的耦合元件序列Q121、Q221、Q321、……、Q(m-1)21、Qm21的第一主电极时，如图6E所示，耦合元件序列Q121、Q221、Q321、……、Q(m-1)21、Qm21反相字节大小或字大小的信号，滞后由存储电容器C12、C22、C32、……、C(m-1)2、Cm2和杂散电阻确定的延迟时间Tau[Greek]d1，并将经反相的信号传输到在第二个O列U2中的前反相器I12、I22、I32、……、I(m-1)2、Im2中的存储电容器C12、C22、C32、……、C(m-1)2、Cm2处的节点。
在此处，图6E是示出第二O列U2的存储电容器Ci2的逻辑电平的示例的波形图。在图6E的示例中，存储电容器Ci2的逻辑电平由实线表示，存储电容器Ci2的实际电位变化由单点划线表示。
(e)在时间“t5”，即，在4Tau[Greek]clock/3的周期之后，随着第一时钟信号CLK1变为低电平，低电平时钟信号施加到第二O列U2中的耦合元件序列Q121、Q221、Q321、……、Q(m-1)21、Qm21的相应栅电极，耦合元件Q121、Q221、Q321、……、Q(m-1)21、Qm21变为截止状态。因此，如图7A和7B所示，即使存储在第一E列Ur1中的存储电容器Cr11、Cr21、Cr31、……、Cr(m-1)1、Crm1中的字节大小或字大小的信号改变，也保持定义已经存储在第二O列U2中的存储电容器C12、C22、C32、……、C(m-1)2、Cm2中的信号的逻辑电平的电荷。
(f)并且，在时间“t6”，即，在3Tau[Greek]clock/2的周期之后，随着第二时钟信号CLK2变为高电平，将高电平时钟信号施加到图3B所示的第二E列Ur2中的缓冲元件序列Qr121、Qr221、Qr321、……、Qr(m-1)21、Qrm21的相应栅电极，缓冲元件Qr121、Qr221、Qr321、……、Qr(m-1)21、Qrm21变为导通。此后，如图6E所示，当将存储在第二O列U2中的前面的存储电容器C12、C22、C32、……、C(m-1)2、Cm2中的字节大小或字大小的信号序列输入到第二E列Ur2中的缓冲元件序列Qr121、Qr221、Qr321、……、Qr(m-1)21、Qrm21的第一主电极时，如图6F所示，缓冲元件序列Qr121、Qr221、Qr321、……、Qr(m-1)21、Qrm21反相字节大小或字大小的信号，滞后由存储电容器Cr12、Cr22、Cr32、……、Cr(m-1)2、Crm2和杂散电阻确定的延迟时间Tau[Greek]d2，并将经反相的信号传输到在第二个E列Ur2中的存储电容器Cr12、Cr22、Cr32、……、Cr(m-1)2、Crm2处的节点。
然后，输入第一O列U1的耦合元件Q111、Q211、Q311、……、Q(m-1)11、Qm11的第一主电极的信号传输到第二个E列Ur2中的存储电容器Cr12、Cr22、Cr32、……、Cr(m-1)2、Crm2处的节点。在此处，图6F是示出第二E列Ur2中的存储电容器Cri2的逻辑电平的示例的波形图。在图6F的示例中，存储电容器Cri2处的理想逻辑电平由实线表示，存储电容器Cri2的实际电位变化由单点划线表示。
(g)并且，在时间“t7”，即，在11Tau[Greek]clock/6的周期之后，随着第二时钟信号CLK2变为低电平，低电平时钟信号施加到图3B所示的第二E列Ur2中的缓冲元件序列Qr121、Qr221、Qr321、……、Qr(m-1)21、Qrm21的相应栅电极，缓冲元件Qr121、Qr221、Qr321、……、Qr(m-1)21、Qrm21变为截止状态。此后，如图6E和图6F所示，即使存储在第二O列U2中的前面的存储电容器C12、C22、C32、……、C(m-1)2、Cm2中的字节大小或字大小的信号改变，保持定义已经存储在第二E列Ur2中的存储电容器Cr12、Cr22、Cr32、……、Cr(m-1)2、Crm2中的信号的逻辑电平的电荷。
＝＝第一实施方式中的波形整形＝＝
假设，作为从第i行的第(j-1)个后级单元Mri(j-1)发送的逻辑电平“1”的信号，例如，在根据第一实施方式的MM的配置中，经由耦合元件(nMOS晶体管)Qij1将0.7伏的电位施加到前反相器Iij的输入端，该电位略大于第i行的第j个前级单元Mij的nMOS晶体管Qij3的0.4伏的阈值电压Vth。当将0.7伏的电位施加到nMOS晶体管Qij3的栅电极时，nMOS晶体管Qij3变为导通，使得存储在存储电容器Cij中的信号的电荷可以放电，然后，存储在存储电容器Cij中的信号电荷变成逻辑电平“0”(＝0伏)。
然后，将逻辑电平“0”的信号传输到第i行上的第j个后级单元Mrij的pMOS晶体管Qrij2的栅电极，并且pMOS晶体管Qrij2变为导通。在此处，将pMOS晶体管Qrij2导致施加到pMOS晶体管Qrij2的第一主电极的电源电压(＝1伏)的电压下降，并且由于pMOS晶体管Qrij2的电压下降，存储电容器Crij的电极间电位变为降低的电压(＝0.7伏)，并且逻辑电平“1”的信号存储在存储电容器Crij中。
然后，从第j个后级单元Mrij发送到第j+1前级单元Mi(j+1)的nMOS晶体管Qi(j+1)3的第一主电极的逻辑电平“1”的电位(＝0.7伏)变得等于从第(j-1)个后级单元Mri(j-1)发送的信号的电位(＝0.7伏)。因此，当通过多级前级单元时，施加到相应nMOS晶体管的栅电极的信号电平不会衰减，并且可以阻止信号电平变得小于相应nMOS晶体管的阈值电压Vth。结果，存储的信息可以适当地传输到后续的前级单元。
＝＝最大化双位存储单元中的数据封装密度＝＝
如上所述，在根据第一实施方式的MM中，因为每个双位存储单元包括O列和E列，使得每个双位存储单元通过O列和E列的组合操作将输入信号“1”的衰减脉冲高度放大到电源电压的电压电平，即使以较低的电源电压操作，也可以对衰减的输入波形进行整形，以恢复原始脉冲高度，即使在较低的电源电压下，也可以实现字节大小或字大小的存储信息的准确行进传输。
在此处，因为O列中的前级单元和E列中的后级单元中的每一个可以分别用作有源独立位级单元，使得数据流中连续的两个位级数据可以被双位存储单元中的O列和E列共享，所以可以最大化数据封装密度，并且因此可以增加根据第一实施方式的MM的存储器容量。
使得数据流中连续的两位级数据可以被两位存储单元中的O列和E列共享的行为与主从触发器链的性能是不同的。因为主从触发器链由第一级触发器(主触发器)实现，由两个反相器和连接第一级触发器的第二级触发器(从触发器)组成，所以主从触发器链只能在两级触发器中存储单个位级数据。
在主从触发器链中，当时钟变高时，输入传输到第一级，第二级(从触发器)的输出不变。当时钟再次变低时，第二级被布置为与第一级相同的状态，改变第二级的输出。因此，包括第一实施方式的O列和E列的双位存储单元可以存档主从触发器链的双数据封装密度。
＝＝第一实施方式的其他效果＝＝
此外，根据属于第一实施方式的MM计算机系统，因为MM主动和依次以单位向处理器11发送字节大小或字大小的信息，所以处理器11可以使用依次传输的信息单位以极高的速度执行算术和逻辑运算。
因为不需要对诸如SRAM或DRAM等传统存储器中使用的单个前级单元进行随机访问，所以可以消除处理器芯片和传统存储器芯片或传统高速缓冲存储器芯片之间的瓶颈。因此，可以提供一种能够以极低的功耗实现极高速度操作的计算机系统，其以较低的电源电压操作。
(第二实施方式：四TR单元方案)
在图4A和图4B所示的配置中，第i行上的第(j-1)个后级单元Mri(j-1)的信号存储状态和第i行上的第j个前级单元Mij的信号存储状态之间的多米诺传输隔离可以通过由第i行上的第j个前级单元Mij中的单个nMOS晶体管Qij1实现的耦合元件来建立，以建立三晶体管位级单元。
并且，第i行上的第j个前级单元Mij的信号存储状态和第i行上的第j个后级单元Mrij的信号存储状态之间的多米诺传输隔离可以通过由第i行上的第j个后级单元Mrij中的单个nMOS晶体管Qrij1实现的缓冲元件来建立，从而建立另一三晶体管位级单元。
然而，在根据第二实施方式的MM中，如图7A所示，耦合元件和缓冲元件中的每一个可以由两个传输晶体管实现，以分别建立CMOS传输门。即，第i行上的第j个前级单元Mij中的耦合元件(Qij1、Qij4)包括nMOS晶体管Qij1和pMOS晶体管Qij4，以实现前传输门(Qij1、Qij4)。第i行上的第j个后级单元Mrij中的缓冲元件(Qrij1、Qrij4)包括nMOS晶体管Qrij1和pMOS晶体管Qrij4，以实现后传输门(Qrij1、Qrij4)。
然后，如图7A所示，前级单元Mij实现具有前传输门(Qij1、Qij4)和前反相器Iij的四晶体管位级单元。类似地，后级单元Mrij实现了具有后传输门(Qrij1、Qrij4)和后反相器Irij的四晶体管位级单元。
在根据第二实施方式的MM中，耦合元件(Qij1、Qij4)中的nMOS晶体管Qij1具有连接到前一个后级单元Mri(j-1)的输出端的第一主电极、连接到前级单元Mij的前反相器Iij的输入端的第二主电极以及连接到第一时钟线Lclk1的栅电极。尽管在图7A中省略了图示，但是后级单元Mri(j-1)是分配给图3A至图3C所示的E列Ur(j-1)的一个后级单元Mr1(j-1)、Mr2(j-1)、Mr3(j-1)、……,Mr(m-1)(j-1)、Mrm(j-1)。E列Ur(j-1)被布置成与图2所示的O列阵列U1、U2、U3,.....、Un-1、Un的输入侧相邻。
耦合元件(Qij1、Qij4)中的pMOS晶体管Qij4具有连接到前一个后级单元Mri(j-1)的输出端的第一主电极、连接到前级单元Mij的前反相器Iij的输入端的第二主电极以及连接到第二时钟线Lclk2的栅电极。与传统的分立MOS晶体管相反，nMOS晶体管Qij1和pMOS晶体管Qij4的基板端子(体)没有内部连接到相应的第一主电极，并且仅nMOS晶体管Qij1和pMOS晶体管Qij4的第一主电极和第二主电极并联连接。
如图7B所示，第一时钟信号CLK和第二时钟信号CLK(条)中的每一个都以时钟周期Tau[Greek]clock周期性地在高电平和低电平之间摆动，使得第一时钟信号CLK和第二时钟信号CLK(条)彼此暂时分开Tau[Greek]clock/2。作为CMOS传输门，耦合元件(Qij1、Qij4)由pMOS晶体管Qij4和nMOS晶体管Qij1实现。因为第二时钟信号CLK(条)是第一时钟信号CLK的经反相的信号，所以耦合元件(Qij1、Qij4)的控制端通过第一时钟信号CLK和第二时钟信号CLK(条)以互补的方式偏置，使得pMOS晶体管Qij4和nMOS晶体管Qij1导通或者截止。
类似于图5A所示的波形，第一时钟信号CLK和第二时钟信号CLK(条)以准互补模式摆动，使得第二时钟信号CLK(条)在从第一时钟信号CLK的下降沿开始的周期Tau[Greek]clock/6之后上升，并且在从第一时钟信号CLK的上升沿开始的周期Tau[Greek]clock/6之前下降。在此处，图7B所示的第一时钟信号CLK和第二时钟信号CLK(条)的时钟周期Tau[Greek]clock与控制ALU 112中的算术和逻辑操作的时钟周期相同。
然后，当第一时钟信号CLK为高电平，而第二时钟信号CLK(条)为低电平时，并且当连接到前一个后级单元Mri(j-1)的输出端的nMOS晶体管Qij1的第一主电极为逻辑“0”时，正栅极-源极电压(或栅极-漏极电压)将出现在nMOS晶体管Qij1处，nMOS晶体管Qij1开始导通，并且前传输门(Qij1、Qij4)导通。
当连接到前一个后级单元Mri(j-1)的输出端的第一主电极现在连续升高到逻辑“1”时，则nMOS晶体管Qij1上的栅极-源极电压会降低(或栅极-漏极电压)，并且nMOS晶体管Qij1开始截止。同时，pMOS晶体管Qij4具有负的栅极-源极电压(或栅极至漏极电压)，由此pMOS晶体管Qij4开始导通，前传输门(Qij1、Qij4)切换，使得pMOS晶体管通过强的(strong)“1”但弱的(poor)“0”，nMOS晶体管Qij1通过强的“0”但弱的“1”，尽管pMOS晶体管Qij4和nMOS晶体管Qij1同时操作。
因此，实现了前传输门(Qij1、Qij4)在整个电压范围内通过，而不受其阈值电压影响，使得耦合元件(Qij1、Qij4)可以控制从分配在与O列Uj的输入侧相邻布置的E列Ur(j-1)中的相邻后级单元Mri(j-1)的输出端传输信号，并且耦合元件(Qij1、Qij4)中的杂散电压降可以最小化。然后，将存储在第(j-1)个后级单元Mri(j-1)的存储电容器Cri(j-1)中的信号朝向前级单元Mij的前反相器Iij的输入端的多米诺传输受到保护。
即，在根据第二实施方式的MM中，与第一实施方式中所述的耦合元件Qij1类似，耦合元件(Qij1、Qij4)被布置为将第j个前级单元Mij的信号存储状态与前一双位存储单元的第j-1后级单元Mri(j-1)的信号存储状态隔离。当从第一时钟线Lclk1提供的第一时钟信号CLK变为高电平时，与从第二时钟线Lclk2提供的第二时钟信号CLK(条)变为低电平的时间同时，从第(j-1)个后级单元Mri(j-1)的输出端到第j个前级单元Mij的前反相器Iij的输入端的信号路径变为导通。
类似于第一实施方式，前反相器Iij由包含pMOS晶体管Qij2和nMOS晶体管Qij3的CMOS反相器实现，该pMOS晶体管具有连接到电源线Lsv的第一主电极和连接到耦合元件Qij1的第二主电极的栅电极，该nMOS晶体管具有连接到pMOS晶体管Qij2的第二主电极的第一主电极、连接到耦合元件Qij1的第二主电极的栅电极和连接到接地电位的第二主电极。分配在前反相器Iij中的存储电容器Cij与nMOS晶体管Qij3并联连接到前反相器Iij的输出端。并且连接pMOS晶体管Qij2的第二主电极和nMOS晶体管Qij3的第一主电极的输出节点用作前级单元Mij的内部输出端。
前级单元Mij的内部输出端将存储在存储电容器Cij中的信号传输到后级单元Mrij。即，前反相器Iij反相通过耦合元件Qij1传输的信号，并且进一步将经反相的信号传输到与前级单元Mij的输出侧相邻布置的E列Urj。前级存储电容器Cij存储经反相的信号。后级单元Mrij包括缓冲元件(Qrij1、Qrij4)，该缓冲元件包含nMOS晶体管Qrij1和pMOS晶体管Qrij4，实现后传输门(Qrij1、Qrij4)。
类似于前传输门(Qij1、Qij4)，缓冲元件(Qrij1、Qrij4)中的pMOS晶体管Qrij4具有连接到前级单元Mij的输出端的第一主电极、连接到后级单元Mrij的后反相器Irij的输入端的第二主电极以及连接到第一信号电源线Lclk1的栅电极。
缓冲元件(Qrij1、Qrij4)中的nMOS晶体管Qrij1具有连接到前级单元Mij的输出端的第一主电极、连接到后级单元Mrij的后反相器Irij的输入端的第二主电极、以及连接到第二信号电源线Lclk2的栅电极。nMOS晶体管Qrij1和pMOS晶体管Qrij4的基板端子(体)不在内部连接到第一主电极，并且只有nMOS晶体管Qrij1和pMOS晶体管Qrij4的第一主电极和第二主电极并联连接。
因为第二时钟信号CLK(条，bar)是作为CMOS传输门的第一时钟信号CLK的经反相的信号，所以缓冲元件(Qrij1、Qrij4)的控制端通过第一时钟信号CLK和第二时钟信号CLK(条)以互补方式偏置，使得pMOS晶体管Qrij4和nMOS晶体管Qrij1导通或者截止。
当第一控制端上的电压为高电平时，互补的低电平信号施加到第二控制端，允许pMOS晶体管Qrij4和nMOS晶体管Qrij1导通并将输入端处的信号传递到输出端。当第一控制端上的电压为低电平时，将互补高电平信号施加到第二控制端，截止pMOS晶体管Qrij4和nMOS晶体管Qrij1，并在输入和输出端上强制高阻抗条件。
然后，缓冲元件(Qrij1、Qrij4)控制从分配在与E列Urj的输入侧相邻布置的O列Uj中的相邻前级单元Mij的输出端传输信号。因为第一时钟信号CLK和第二时钟信号CLK(条)在如图7B所示的准互补模式下周期性地摆动，所以耦合元件(Qij1、Qij4)和缓冲元件(Qrij1、Qrij4)准互补操作，使得当耦合元件(Qij1、Qij4)处于导通状态时，缓冲元件(Qrij1、Qrij4)处于截止状态，反之亦然。因此，阻止了信号从前反相器Iij的存储电容器Cij到后反相器Irij的多米诺传输。
另一方面，当从第一时钟线Lclk1提供的第一时钟信号CLK变为高电平时，与从第二时钟线Lclk2提供的第二时钟信号CLK(条)变为低电平的时间同时，从第j个前级单元Mij的输出端到第j个后级单元Mrij的后反相器Irij的输入端的信号路径通过缓冲元件(Qrij1、Qrij4)变为截止状态。
然后，存储在前级单元Mij的存储电容器Cij中的信号向后级单元Mrij的后反相器Irij的输入端的多米诺传输受到缓冲元件(Qrij1、Qrij4)的保护，同时存储在第j个前级单元Mij的存储电容器Cij中的信号传输到后级单元Mrij的后反相器Irij的输入端。缓冲元件(Qrij1、Qrij4)中的杂散电压降可以最小化。杂散电压降可归因于pMOS晶体管Qrij4和nMOS晶体管Qrij1的阈值电压。
后反相器Irij的输入端连接到后传输门(Qrij1、Qrij4)的输出端。后反相器Irij由包含pMOS晶体管Qrij2以及nMOS晶体管Qrij3的CMOS反相器实现，该pMOS晶体管具有连接到电源线Lsv的第一主电极和连接到缓冲元件Qrij1的第二主电极的栅电极，nMOS晶体管具有连接到pMOS晶体管Qrij2的第二主电极的第一主电极、连接到缓冲元件Qrij1的第二主电极的栅电极和连接到接地电位的第二主电极。分配在后反相器Irij中的存储电容器Crij与nMOS晶体管Qrij3并联连接到后反相器Irij的输出端。
并且，连接pMOS晶体管Qrij2的第二主电极和nMOS晶体管Qrij3的第一主电极的输出节点用作后级单元Mrij的输出端。后级单元Mrij的输出端将存储在存储电容器Crij中的信号传输到下一个前级单元Mi(j+1)。即，后反相器Irij重新反相从布置在同一行中的前级单元Mij传输的经反相的信号，并且将经重新反相的信号进一步传输到与后级单元Mrij的输出侧相邻布置的O列U(j+1)。并且，存储电容器Crij存储经重新反相的信号。
然后，根据第一时钟信号CLK和第二时钟信号CLK(条)，存储在第(j-1)个后级单元Mri(j-1)的存储电容器Cri(j-1)中的信号可以传输到后级单元Mrij的存储电容器Crij处的节点。
此外，类似于第一实施方式，因为前反相器Iij和后反相器Irij的CMOS反相器分别切换nMOS晶体管Qij1、Qrij1和pMOS晶体管Qij4、Qrij4，使得前级单元Mij和后级单元Mrij的每个输出可以连接到电源线Lsv的电位，所以顺序链中的信号电压电平不会降低。
因此，根据属于第二实施方式的MM，可以实现以较低的电源电压准确地行进传输存储的字节大小或字大小的信息。
(第三实施方式：2.5-TR单元方案)
＝比较示例＝
在图4A和图4B所示的配置中，第i行上的第j个前级单元Mij具有实现单个反相器的前反相器Iij。并且，第i行的第j个后级单元Mrij具有实现单个反相器的后反相器Irij。
然而，在根据第三实施方式的比较示例的MM中，如图8所示，前级单元和后级单元中的每一个可以包括两个反相器，以建立五晶体管位级单元。即，第i行上的第j个前级单元Mij包括在第一前反相器Iij1和存储电容器Cij之间的第二前反相器Iij2。第i行上的第j个后级单元Mrij包括在第一后反相器Irij1和存储电容器Crij之间的第二后反相器Irij2。
在根据第三实施方式的比较示例的MM中，第二前反相器Iij2由CMOS反相器实现，该CMOS反相器包括pMOS晶体管Qij5以及nMOS晶体管Qij6，该pMOS晶体管具有连接到电源线Lsv的第一主电极和连接到前反相器Iij1的输出端的栅电极，该nMOS晶体管具有连接到pMOS晶体管Qij5的第二主电极的第一主电极、连接到第一前反相器Iij1的输出端的栅电极以及连接到接地电位的第二主电极。存储电容器Cij与nMOS晶体管Qij6并联连接。
并且连接pMOS晶体管Qij5的第二主电极和nMOS晶体管Qij6的第一主电极的输出节点用作前级单元Mij的内部输出端。前级单元Mij的内部输出端将存储在存储电容器Cij中的信号传输到后级单元Mrij，后级单元布置在下一个前级单元Mi(j+1)之前。
第二后反相器Irij2由CMOS反相器实现，该CMOS反相器包括pMOS晶体管Qrij5以及nMOS晶体管Qrij6，该pMOS晶体管具有连接到电源线Lsv的第一主电极和连接到第一后反相器Irij1的输出端的栅电极，该nMOS晶体管具有连接到pMOS晶体管Qrij5的第二主电极的第一主电极、连接到第一后反相器Irij1的输出端的栅电极和连接到接地电位的第二主电极。
存储电容器Crij与nMOS晶体管Qrij6并联连接。并且连接pMOS晶体管Qrij5的第二主电极和nMOS晶体管Qrij6的第一主电极的输出节点用作后级单元Mrij的内部输出端。后级单元Mrij的内部输出端将存储在存储电容器Crij中的信号传输到布置在下一个后级单元Mri(j+1)之前的前级单元Mi(j+1)。
由于第二前反相器Iij2插入在第一前反相器Iij1和存储电容器Cij之间，所以由第一前反相器Iij1经反相的信号被前反相器Iij2再次反相并存储在存储电容器Cij中。即，与馈送到前级单元Mij的信号相同的信号存储在存储电容器Cij中。此外，由于第二后反相器Irij2插入在第一后反相器Irij1和存储电容器Crij之间，所以由第一后反相器Irij1经反相的信号再次由第二后反相器Irij2反相并存储在存储电容器Crij中。即，与馈送到后级单元Mrij的信号相同的信号存储在存储电容器Crij中。
假设，作为从第i行的第(j-1)个后级单元Mri(j-1)发送的逻辑电平“1”的信号，例如，在根据比较示例的MM的配置中，经由耦合元件(nMOS晶体管)Qij1将0.7伏的电位施加到第一前反相器Iij1的输入端，该电位略大于第i行的第j个前级单元Mij的nMOS晶体管Qij3的0.4伏的阈值电压Vth。当0.7伏的电位施加到nMOS晶体管Qij3的栅电极时，nMOS晶体管Qij3变为导通，然后，前反相器Iij2的输入端变为逻辑电平“0”(＝0伏)。
然后，逻辑电平“0”的信号传输到第二前反相器Iij2的输入端，并且pMOS晶体管Qij5变为导通。在此处，pMOS晶体管Qij5导致施加到pMOS晶体管Qij5的第一主电极的电源电压(＝1伏)的电压下降，并且由于pMOS晶体管Qij5的电压下降，存储电容器Crij的电极间电位变为降低的电压(＝0.7伏)，并且逻辑电平“1”的信号存储在存储电容器Cij中。同样的操作也在第i行的第j个后级单元Mrij中执行。
然后，从第j个后级单元Mrij发送到第j+1前级单元Mi(j+1)的nMOS晶体管Qi(j+1)3的第一主电极的逻辑电平“1”的电位(＝0.7伏)变得等于从第(j-1)个后级单元Mri(j-1)发送的信号的电位(＝0.7伏)。因此，当通过多级前级单元时，施加到相应nMOS晶体管的栅电极的信号电平不会衰减，并且可以阻止信号电平变得小于相应nMOS晶体管的阈值电压Vth。结果，存储的信息可以适当地传输到后续的前级单元。
如上所述，在根据比较例的MM中，每个双位存储单元包括O列和E列，通过将输入信号“1”的衰减脉冲高度放大到电源电压的电压电平，即使以较低的电源电压操作，O列和E列中的每一个对衰减的输入波形进行整形，以恢复原始脉冲高度，即使在较低的电源电压下，也可以实现字节大小或字大小的存储信息的准确行进传输。
＝第三实施方式的2.5-TR单元＝
在图8所示的配置中，第i行上的第j个前级单元Mij包括双前反相器Iij1、Iij2和存储电容器Cij。第i行上的第j个后级单元Mrij包括双后反相器Irij1、Irij2和存储电容器Crij。然而，在根据第三实施方式的MM中，如图9所示，前级单元和后级单元中的每一个都可以包括寄生低通滤波器，以划分第三实施方式中列举的五晶体管位级单元，实现2.5晶体管位级单元。
即，第i行上的第j个前级单元Mij包括第一前反相器Iij1和第二前反相器Iij2之间的寄生低通滤波器LPFij。第i行上的第j个后级单元Mrij包括反相器Irij1和Irij2之间的寄生低通滤波器LPFrij。
在根据第三实施方式的MM中，寄生低通滤波器LPFij包括杂散电阻器Rlpfij和杂散电容器Clpfij，杂散电阻器的一端连接到第一前反相器Iij1的输出端，另一端连接到第二前反相器Iij2的输入端，杂散电容器的一端连接在杂散电阻器Rlpfij和第二前反相器Iij2之间，另一端接地。
寄生低通滤波器LPFrij包括杂散电阻器Rlpfrij以及杂散电容器Crlpfij，杂散电阻器的一端连接到第一后反相器Irij1的输出端，另一端连接到第二后反相器Irij2的输入端，杂散电容器的一端连接在杂散电阻器Rlpfrij和后反相器Irij2之间，另一端接地。
然而，图9所示的杂散电阻器Rlpfij、杂散电容器Clpfij、杂散电阻器Rlpfrij和杂散电容器Crlpfij可以通过诸如物理电阻元件、物理电容元件等实际电子元件来实现，以获得更大的电阻值或电容值。如果需要更大的物理电容器Crlpfij值，作为物理电容器Crlpfij的电容器介电膜，可以使用除SiO2膜之外的介电膜，例如，Si3N4膜或者具有包括二氧化硅膜(SiO2膜)的三层结构的ONO膜。此外，电容器介电膜可以包括含有选自Sr、Al、Mg、Y、Hf、Zr、Ta和Bi的至少一种元素的氧化物或者含有选自上述元素的至少一种元素的氮化硅。
如图3A、3B和3C所示，该MM由m*2n矩阵实现。由于寄生低通滤波器LPFij插入在第一前反相器Iij1和第二前反相器Iij2之间，即使耦合元件Qij1被第一时钟信号CLK高速切换到截止状态和导通状态，并且高频噪声出现在耦合元件Qij1的输出端，高频噪声也可以被寄生低通滤波器LPFij截止，也可以阻止第二前反相器Iij2由于高频噪声而发生故障。
另外，由于寄生低通滤波器LPFrij插入在第一后反相器Irij1和第二后反相器Irij2之间，即使耦合元件Qrij1被第一时钟信号CLK高速切换到截止状态和导通状态，并且高频噪声出现在耦合元件Qrij1的输出端，高频噪声也可以被寄生低通滤波器LPFrij截止，也可以阻止后反相器Irij2由于高频噪声而发生故障。
此外，类似于第一和第二实施方式，因为前反相器Iij1、Iij2和后反相器Irij1、Irij2的CMOS反相器分别切换nMOS晶体管Qij3、Qij6、Qrij3、Qrij6和pMOS晶体管Qij2、Qij5、Qrij2、Qrij5，使得前级单元Mij和后级单元Mrij的每个输出可以连接到电源线Lsv的电位，所以顺序链中的信号电压电平不会降低。
(反向MM)
尽管图2示出了包括MMM31的MM，MMM31在每个O列U1、U2、U3、……、Un-1、Un和E列Ur1、Ur2、Ur3、……、Ur(n-1)、Urn中临时存储字节大小数据、字大小数据、字节大小指令或字大小指令的信息，从输入端INs向输出端逐步地与时钟信号同步地依次传输信息。
图10示出了根据本发明的另一实施方式的反向MM。如图10所示，另一实施方式的反向MM由m*2n矩阵实现，该矩阵包括O列阵列U1、U2、U3、……、Un-1、Un和交替插入在相邻的O列U1、U2、U3、……、Un-1、Un之间的E列阵列Ur1、Ur2、Ur3、……、Urn-1、Urn。
即，E列Ur1、Ur2、Ur3、……、Urn-1、Urn沿流方向布置在与O列U1、U2、U3、……、Un-1、Un周期交替的位置处。通过O列U1、U2、U3、……、Un-1、Un，信息经由E列Ur1、Ur2、Ur3、……、Ur(n-1)、Urn与第一时钟信号同步地逐步从输出端向输入端传输，如图10所示。在此处，“m”是由字节大小或字大小确定的整数。尽管字节大小或字大小的选择是可选的，但在设计计算机架构时，字节大小或字大小自然是8位的倍数，通常使用16、32和64位。
即，如图10所示，第一E列Ur1分配在m*2n矩阵的左侧，并且第一O列U1插入在第一E列Ur1和第二O列U2之间。第一O列U1和第一E列Ur1的组合实现了第一双位存储单元。
并且，如图10所示，第二E列Ur2插入在第二O列U2和第三O列U3之间。第二O列U2和第二E列Ur2的组合实现了第二双位存储单元。类似地，第三E列Ur3插入在第三O列U3和第四O列U4之间。第三O列U3和第三E列U3的组合实现了第三双位存储单元。
并且，如图10所示，第n个O列Un布置在第n个E形柱Urn之后。第n个O列Un和第n个E列Urn的组合实现了第n个双位存储单元。因此，如果我们聚焦于双位存储单元的阵列，则另一实施方式的反向MM由m*n矩阵实现。
图11A和11B示出了在图10所示的另一MM的单元级表示中的m*2n矩阵的第i行的阵列(在此处，“m”是由字节大小或字大小确定的整数)，其存储每个前级单元Mi1、Mi2、Mi3、……、Mi(n-1)、Min中的位级的反相信息，并经由后级单元Mri1、Mri2、Mri3、……、Mri(n-1)、Mrin与第一时钟信号同步地在与图2-5所示的MM相反的方向上逐步反相和传输信息，即，在图2-5的表示中，从输出端Oi向输入端Ii传输。
m*2n矩阵中左侧的第一列由后级单元Mr11、Mr21、Mr31、……、Mr(m-1)1、Mrm1的垂直阵列实现，后级单元表示如图11A所示的第一E列Ur1。尽管相应后级单元Mr11、Mr21、Mr31、……、Mr(m-1)1、Mrm1的图示由Mrj1(j＝1至m)的一般概念符号表示。每个后级单元Mr11、Mr21、Mr31、……、Mr(m-1)1、Mrm1是位级单元，其被配置为存储一位数据。
m*2n矩阵中左侧的第二列由前级单元M11、M21、M31、……、M(m-1)1、Mm1的垂直阵列实现，前级单元表示第一个O列U1。尽管相应前级单元M11、M21、M31、……、M(m-1)1、Mm1的图示由Mj1(j＝1至m)的一般概念符号表示。每个前级单元M11、M21、M31、……、M(m-1)1、Mm1是位级单元，其被配置为存储一位数据。
类似地，m*2n矩阵中的第三列由后级单元Mr12、Mr22、Mr32、……、Mr(m-1)2、Mrm2的垂直阵列实现，后级单元表示第二个E列Ur2。尽管相应后级单元Mr12、Mr22、Mr32、……、Mr(m-1)2、Mrm2的图示由Mrj2(j＝1至m)的一般概念符号表示。每个后级单元Mr12、Mr22、Mr32、……、Mr(m-1)2、Mrm2是位级单元，其被配置为存储一位数据。
m*2n矩阵中的第四列由前级单元M12、M22、M32、……、M(m-1)2、Mm2的垂直阵列实现，前级单元表示第二个O列U2。尽管前级单元M12、M22、M32、……、M(m-1)2、Mm2的图示由Mj2(j＝1至m)的通用概念符号表示。每个前级单元M12、M22、M32、……、M(m-1)2、Mm2是位级单元，其被配置为存储一位数据。
m*2n矩阵中右侧的第二列由后级单元Mr1n、Mr2n、Mr3n、……、Mr(m-1)n、Mrmn的垂直阵列实现，后级单元表示如图11B所示的第n个E列Urn。尽管后级单元Mr1n、Mr2n、Mr3n、……、Mr(m-1)n、Mrmn的图示由Mrjn(j＝1到m)的一般概念符号表示。每个后级单元Mr1n、Mr2n、Mr3n、……、Mr(m-1)n、Mrmn是位级单元，其被配置为存储一位数据。
m*2n矩阵中右侧的第一列由前级单元M1n、M2n、M3n、……、M(m-1)n、Mmn的垂直阵列实现，前级单元表示第n个O列Un。尽管前级单元M12、M22、M32、……、M(m-1)2、Mm2的图示由Mjn(j＝1至M)的一般概念符号表示。每个前级单元M1n、M2n、M3n、……、M(m-1)n、Mmn是位级单元，其被配置为存储一位数据。
如图12所示，在根据另一实施方式的反向MM中，第i行上的第j个前级单元Mij包括耦合元件Qij1以及连接到第一时钟线Lclk1的栅电极，该耦合元件具有连接到第(j+1)个后级单元Mri(j+1)的输出端的输入端。即，后级单元Mri(j+1)分配在耦合元件Qij1的右侧。
并且，第j个前级单元Mij还包括前反相器Iij，该前反相器具有连接到耦合元件Qij1的输出端的输入端。前反相器Iij由CMOS反相器实现，该反相器包括pMOS晶体管Qij2以及nMOS晶体管Qij3，该pMOS晶体管具有连接到电源线Lsv的第一主电极和连接到耦合元件Qij1的输出端的栅电极，该nMOS晶体管具有连接到pMOS晶体管Qij2的第二主电极的第一主电极、连接到耦合元件Qij1的输入端的栅电极和连接到接地电位的第二主电极。
分配在前反相器Iij中的存储电容器Cij并联连接到前反相器Iij的内部输出端。并且连接pMOS晶体管Qij2的第二主电极和nMOS晶体管Qij3的第一主电极的输出节点用作前级单元Mij的内部输出端。内部输出端将存储在存储电容器Cij中的信号传输到分配在前级单元Mij左侧的第j个后级单元Mrij。
并且第i行上的第j个后级单元Mrij包括缓冲元件Qrij1和后反相器Irij，缓冲元件具有连接到第j个前级单元Mij的内部输出端的输入端和连接到第二时钟线Lclk2的栅电极，后反相器具有连接到缓冲元件Qrij1的输出端的输入端。后反相器Irij由包含pMOS晶体管Qrij2以及nMOS晶体管Qrij3的CMOS反相器实现，该pMOS晶体管具有连接到电源线Lsv的第一主电极和连接到缓冲元件Qrij1的输出端的栅电极，nMOS晶体管具有连接到pMOS晶体管Qrij2的第二主电极的第一主电极、连接到缓冲元件Qrij1的输出端的栅电极和连接到接地电位的第二主电极。
分配在后反相器Irij中的存储电容器Crij并联连接到后反相器Irij的输出端。并且连接pMOS晶体管Qrij2的第二主电极和nMOS晶体管Qrij3的第一主电极的输出节点用作后级单元Mrij的输出端。输出端将存储在存储电容器Crij中的信号传输到分配在后级单元Mrij左侧的第(j-1)个前级单元Mi(j-1)。
如上所述，在另一实施方式的反向MM中，因为每个双位存储单元包括O列和E列，使得每个双位存储单元通过将输入信号“1”的衰减脉冲高度放大到电源电压的电平，对衰减的输入波形进行整形，以恢复原始脉冲高度，即使在较低的电源电压下，也可以实现字节大小或字大小的存储信息的准确行进传输。
此外，根据图10、11A、11B和12所示的另一实施方式的反向MM，因为对每个O列U1、U2、U3、……、Un-1、Un和E列Ur1、Ur2、Ur3、……、Urn-1、Urn的寻址消失，所以所需的信息可以传输到其目的地单元，该目的地单元连接到具有较低电源电压的存储器芯片的边缘侧。
(双向MM)
此外，图10所示的反向MM和图2所示的正向MM可以组合，以实现双向MM，使得字节或字大小信息在输入和输出列之间双向传输。实现双向MM的一个可选方案是在美国专利第8949650号和第9361957号中描述的拓扑中，在单个半导体芯片上描绘正向和反向MM的模式
实现双向MM的另一可选方案是在第二半导体芯片2上堆叠第一半导体芯片1，在第一半导体芯片1上描绘正向MM的模式，在第二半导体芯片2上描绘反向MM的模式，如图13和14所示。在图14所示的倒装芯片配置中，为了互连第一半导体芯片1和第二半导体芯片2，多个焊料凸块Bij分别沉积在第二半导体芯片2上的多个芯片焊盘P2ij上(i＝1至m；j＝1至n)。
为了将第一半导体芯片1安装到第二半导体芯片2上，第一半导体芯片1翻转，使得其顶侧朝下，并且对准，使得其焊盘与第二半导体芯片2上的匹配焊盘对准，然后焊料凸块Bij回流，以完成互连。
类似于图12所示的电路拓扑，在图13的下部所示的半导体芯片2的顶表面的右侧，第j个前级单元Mij(2)分配在第i行上，第j个前级单元Mij(2)具有由nMOS晶体管实现的横向耦合元件Qij1。横向耦合元件Qij1具有连接到第(j+1)个后级单元的输出端的输入端以及连接到第一时钟线Lclk1的栅电极。尽管省略了图示，但是第(j+1)个后级单元分配在横向耦合元件Qij1的右侧。并且，第j个前级单元Mij(2)还具有前CMOS反相器，其输入端连接到横向耦合元件Qij1的输出端。
前CMOS反相器具有pMOS晶体管Qij2和nMOS晶体管Qij3，pMOS晶体管具有连接到电源线Lsv的第一主电极和连接到横向耦合元件Qij1的输出端的栅电极，nMOS晶体管具有连接到pMOS晶体管Qij2的第二主电极的第一主电极、连接到横向耦合元件Qij1的输入端的栅电极和连接到接地电位的第二主电极。分配给前CMOS反相器的存储电容器Cij并联连接到前CMOS反相器的内部输出端。
并且连接pMOS晶体管Qij2的第二主电极和nMOS晶体管Qij3的第一主电极的输出节点用作前级单元Mij(2)的内部输出端。通过第i行的列间线，内部输出端将存储在存储电容器Cij中的信号传输到分配在前级单元Mij(2)左侧的第j个后级单元Mrij(2)。
在第j个前级单元Mij(2)和第j个后级单元Mrij(2)之间的第i行的列间线上的中点，连接由nMOS晶体管实现的芯片间耦合元件Qij4的输入端。芯片间耦合元件Qij4具有连接到芯片焊盘P2ij的输出端和连接到芯片间时钟线Lint-1的栅电极。
第i行上的第j个后级单元Mrij(2)具有由nMOS晶体管实现的缓冲元件Qrij1。缓冲元件Qrij1具有连接到第j个前级单元Mrij(2)的内部输出端的输入端和连接到第二时钟线Lclk2的栅电极，后CMOS反相器具有连接到缓冲元件Qrij1的输出端的输入端。
后CMOS反相器具有pMOS晶体管Qrij2以及nMOS晶体管Qrij3，该pMOS晶体管具有连接到电源线Lsv的第一主电极和连接到缓冲元件Qrij1的输出端的栅电极，该nMOS晶体管具有连接到pMOS晶体管Qrij2的第二主电极的第一主电极、连接到缓冲元件Qrij1的输出端的栅电极和连接到接地电位的第二主电极。
分配给后CMOS反相器的存储电容器Crij并联连接到后CMOS反相器的输出端。并且连接pMOS晶体管Qrij2的第二主电极和nMOS晶体管Qrij3的第一主电极的输出节点用作后级单元Mrij(2)的输出端。输出端将存储在存储电容器Crij中的信号传输到分配在后级单元Mrij(2)左侧的第(j-1)个前级单元。
尽管省略了倒装芯片表面上的详细电路配置的图示，类似于图4A所示的电路拓扑，但是在图13上部所示的半导体芯片1的倒装芯片表面的左侧位置，在MM矩阵的第i行上分配第j个前级单元Mij(1)。前级单元Mij(1)包括由nMOS晶体管以及前CMOS反相器实现的横向耦合元件，nMOS晶体管具有连接到第(j-1)个后级单元的输出端的第一主电极和连接到第一时钟线的栅电极，前CMOS反相器具有连接到横向耦合元件的第二主电极的输入端。即，横向耦合元件控制从第(j-1)个后级单元的输出端传输信号。
前CMOS反相器具有pMOS晶体管和nMOS晶体管，该pMOS晶体管具有连接到电源线的第一主电极和连接到横向耦合元件的第二主电极的栅电极，该nMOS晶体管具有连接到pMOS晶体管的第二主电极的第一主电极、连接到横向耦合元件的第二主电极的栅电极和连接到接地电位的第二主电极。
分配给前CMOS反相器的存储电容器Cij与nMOS晶体管并联连接到前CMOS反相器的输出端。前CMOS反相器的输出节点用作前级单元Mij(1)的内部输出端。通过第i行的列间线，前级单元Mij(1)的内部输出端将存储在存储电容器Cij中的信号传输到布置在第(j+1)个前级单元之前的后级单元Mrij(1)。
在第j个前级单元Mij(1)和第j个后级单元Mrij(1)之间的第i行的列间线上的中点，连接芯片焊盘P1ij。并且，后级单元Mrij(1)具有由nMOS晶体管以及后CMOS反相器实现的缓冲元件，该nMOS晶体管具有连接到前一个前级单元Mij(1)的内部输出端的第一主电极和连接到第二时钟线的栅电极，后CMOS反相器具有连接到由nMOS晶体管实现的缓冲元件的第二主电极的输入端。
后CMOS反相器具有pMOS晶体管以及nMOS晶体管，该pMOS晶体管具有连接到电源线的第一主电极和连接到缓冲元件的第二主电极的栅电极，该nMOS晶体管具有连接到pMOS晶体管的第二主电极的第一主电极、连接到缓冲元件的第二主电极的栅电极和连接到接地电位的第二主电极。
分配给后CMOS反相器的存储电容器与nMOS晶体管并联连接到后CMOS反相器的输出端。并且后CMOS反相器的输出节点用作后级单元Mrij(1)的输出端。后级单元Mrij(1)的输出端将存储在存储电容器中的信号传输到第(j+1)个前级单元。
在倒装芯片配置中，当第一半导体芯片1和第二半导体芯片2通过布置在中间节点处的特定焊料凸块Bij互连时，使得第一半导体芯片1上的特定内部输出节点连接到第二半导体芯片2上的对应内部输入节点，第二半导体芯片2上的特定内部输出节点通过芯片间耦合元件Qij4连接到第一半导体芯片1上的对应内部输入节点。
通过经由芯片间时钟线Lint-1提供的时钟信号，因为第一半导体芯片1上的特定内部输出节点可以连接到第二半导体芯片2上的对应内部输入节点，并且第二半导体芯片2上的特定内部输出节点可以连接到第一半导体芯片1上的对应内部输入节点，所以较短的矢量数据可以以循环方式在第一半导体芯片1和第二半导体芯片2之间滚动通过特定中间节点。
将在第一半导体芯片1和第二半导体芯片2之间滚动旋转方向的最短矢量数据可以通过存储在相邻两列中的两位数据来实现。连续邻接的任意数量的双列组可以实现期望长度的矢量数据，并且期望长度的矢量数据可以以传输带的连续移动带的方式在第一半导体芯片1和第二半导体芯片2之间滚动旋转方向。
(MM辅助随机访问存储器)
图15示出了半导体芯片的示意性平面图，在该半导体芯片上描绘了支持MM辅助随机访问的存储器(MM-ARACM)的模式。特别地，作为MM-ARACM的一个示例，图15示出了动态随机访问存储器(DRAM)或双数据速率(DDR)同步动态随机访问存储器(SDRAM)的模式和DDRSDRAM的输出接口22a。输出接口22a可以分配在DDR SDRAM和计算机系统的处理器之间的路径上，或者输出接口22a可以被布置在DDR SDRAM和分配在朝向处理器的路径上的另一存储器装置之间。
输出接口22a包括内部总线221、连接到内部总线221的接口存储器222以及连接到接口存储器222的输出总线223。输出接口22a包括数据分配器224和MM高速缓存(BLB1、……、BLB13、BLB14、BLB15和BLB16)。尽管该DDR SDRAM仅仅是DRAM的一个示例，但是图15所示的DDR SDRAM中的数据作为电荷存储在存储矩阵20中排列的位级单元中的存储电容器中。
例如，存储器矩阵20分成16个存储器阵列块，即，第一存储器阵列块DB1、第二存储器阵列块DB2、第三存储器阵列块DB3、……和第16存储器阵列块DB16，并且根据设计规范，在图15所示的示例中，这16个存储器阵列块可以分成四组。第一存储器阵列块DB1、第二存储器阵列块DB2、第三存储器阵列块DB3、……和第16存储器阵列块DB16包括例如128条位线，并且128条位线分别连接到由电压差分放大器实现的相应感测放大器。
分配给每个存储器阵列块DB1、DB2、DB3，……、DB16的感测放大器的输出连接到相应的输出缓冲器，并且在图15所示的示例中，该组感测放大器和输出缓冲器示意性地示为“感测放大器和缓冲器(SAB)21”。
读取操作耗尽位级单元中的电荷，破坏数据，因此在读取数据之后，SAB 21必须通过向其施加电压、对存储电容器再充电而立即将其写回到位级单元中，这称为“存储器刷新”。例如，十六个存储器阵列块可以实现一个存储体的一部分，并且多个存储体的3D堆叠结构实现DDR SDRAM。因为多个存储体提供并行性，并且SDRAM具有独立的数据和命令总线，所以到不同存储体的命令可以流水线化，多个存储体中的“激活”、“预充电”和“传输数据”的过程可以并行执行。
DRAM中的位级单元在存储器矩阵20的第一存储器阵列块DB1、第二存储器阵列块DB2、第三存储器阵列块DB3、……和第16存储器阵列块DB16中的每一个中排列成行和列，每条线连接到行中的每个位级单元，沿着行延伸的线称为“字线”，其通过在其上施加电压来激活。
沿着列延伸的线在DRAM中称为“位线”，并且两条这样的互补位线连接到电压差分放大器，该电压差分放大器在阵列边缘的SAB 21中实现感测放大器。每个位级单元位于特定字线和位线的交叉点，可以用来对其“寻址”。位级单元中的数据由沿着行和列顶部延伸的相同位线读取或写入。
因为DRAM的访问等待时间从根本上受到存储矩阵20的限制，为了获得更高的潜在带宽，开发了一种DDR方案，该方案允许在时钟脉冲的上升沿和下降沿传输数据。DDR方案使用相同的命令，在每个周期接受一次，但是在每个时钟周期读取或写入两个字的数据。
在突发模式中，突发长度的数据传输到连接到每个存储器阵列块DB1、DB2、DB3，……、DB16的对应感测放大器。对应于存储在第一存储器阵列块DB1、第二存储器阵列块DB2、第三存储器阵列块DB3、……和第16存储器阵列块DB16中的数据的来自SAB 21的输出馈送到例如具有16位突发长度的内部总线221，并且128位并行数据通过内部总线221传输到接口存储器222。
因为突发长度是由DDR SDRAM组织决定的，而突发长度的值直接决定最小访问粒度，所以突发长度可以解释为“最小高速缓存行大小”。MM高速缓存(BLB1、……,BLB13、BLB14、BLB15和BLB16)包括第一突发长度块BLB1、……、第十三突发长度块BLB13、第十四突发长度块BLB14、第十五突发长度块BLB15和第十六突发长度块BLB16。
如图16所示，第k突发长度块BLBk(k＝1至16)具有多个奇数列U1、U2、U3、……、U7、U8以及在沿着图16所示的8×16矩阵中的行方向布置在与奇数列U1、U2、U3、……、U7、U8周期交替的位置处的多个偶数列Ur1、Ur2、Ur3、……、Ur7、Ur8。每个奇数列U1、U2、U3、……、U7、U8具有在8×16矩阵中沿列方向排列的前级单元的序列，以反相并存储一组8位移动信息。
并且，每个偶数列Ur1、Ur2、Ur3、……、Ur7、Ur8具有沿列方向排列的后级单元的序列，以将由相邻奇数列反相的一组8位移动信息进行重新反相并存储。然后，在第k个突发长度块BLBk的8×16矩阵的每一行中，存储16位突发长度的串行信息。
即，通过内部总线221传输的128位并行数据被数据分配器224分成16位突发长度的八组并行串行信息，并且16位突发长度的串行信息传输到第一突发长度块BLB1，并且第一突发长度块BLB1存储具有16位突发长度的八个并行数据流。然后，第一突发长度块BLB1沿着流的方向，以计算机系统中处理器的时钟频率同步地向第二突发长度块(图15中省略了第二突发长度块的图示)传输具有16位突发长度的八个并行数据流。
类似地，具有16位突发长度的八个并行数据流沿着流的方向以处理器的时钟频率同步地向第三突发长度块(省略图示)依次传输。最后，具有16位突发长度的8个并行数据流以处理器的时钟频率同步地沿着流的方向从第15个突发长度块BLB15向第16个突发长度块BLB16传输，并且具有16位突发长度的8个并行数据流作为来自第16个突发长度块BLB16的8位并行信息提供给计算机系统中的处理器。
图17示出了MM辅助DRAM的另一示例的示意性平面图，该DRAM包括DDR SDRAM和该DDR SDRAM的输出接口22b。输出接口22b可以分配在DDR SDRAM和计算机系统的处理器之间的路径上，或者输出接口22b可以布置在DDR SDRAM和分配在朝向处理器的路径上的另一存储器装置之间。输出接口22b包括第一MM高速缓存MMC1、第二MM高速缓存MMC2、第三MM高速缓存MMC3，……以及第16个MM高速缓存MMC16。与图15所示的输出接口22a相反，输出接口22b不包括内部总线221，并且第一MM高速缓存MMC1、第二MM高速缓存MMC2、第三MM高速缓存MMC3，……以及第16个MM高速缓存MMC16直接连接到存储器矩阵20，存储器矩阵20分成16个存储器阵列块，即，第一存储器阵列块DB1、第二存储器阵列块DB2、第三存储器阵列块DB3、……和第16存储器阵列块DB16。
因为第一存储器阵列块DB1、第二存储器阵列块DB2、第三存储器阵列块DB3、……和第16存储器阵列块DB16均包括128条位线，128条位线连接到相应的感测放大器，分配给每个存储器阵列块DB1、DB2、DB3，……、DB16的感测放大器的输出连接到相应的输出缓冲器，第一MM高速缓存MMC1、第二MM高速缓存MMC2、第三MM高速缓存MMC3，……以及第16个MM高速缓存MMC16分别直接连接到第一存储器阵列块DB1、第二存储器阵列块DB2、第三存储器阵列块DB3、……和第16存储器阵列块DB16的相应输出缓冲器。在图17所示的示例中，该组感测放大器和输出缓冲器示器意性地示为“感测放大和缓冲器(SAB)21”。类似于图15所示的拓扑，图17中的16个存储器阵列块可以实现一个存储体的一部分，并且多个存储体的3D堆叠结构实现DDR SDRAM。
因为多个存储体提供并行性，并且SDRAM具有独立的数据和命令总线，所以到不同存储体的命令可以流水线化。此外，从第一存储器阵列块DB1、第二存储器阵列块DB2、第三存储器阵列块DB3、……和第16存储器阵列块DB16到第一MM高速缓存MMC1、第二MM高速缓存MMC2、第三MM高速缓存MMC3，……以及第16个MM高速缓存MMC16的数据流可以并行执行。因为突发长度由DDR SDRAM架构决定，并且突发长度的值直接决定最小访问粒度，所以突发长度可以被解释为最小高速缓存行大小。
类似于图16所示的结构，第k个MM高速缓存MMCk(k＝1至16)具有多个奇数列U1、U2、U3、……、U7、U8以及.在128×16矩阵中沿着行方向布置在与奇数列U1、U2、U3、……、U7、U8周期交替的位置处的多个偶数列Ur1、Ur2、Ur3、……、Ur7、Ur8。每个奇数列U1、U2、U3、……、U7、U8具有在128×16矩阵中沿列方向排列的前级单元的序列，以将一组8位移动信息进行反相并存储。
并且，每个偶数列Ur1、Ur2、Ur3、……、Ur7、Ur8具有沿列方向排列的后级单元的序列，以将由相邻奇数列反相的一组8位移动信息进行重新反相并存储。然后，在第k个MM高速缓存MMCk的128×16矩阵的每一行中，存储高速缓存行大小的串行信息。并且，具有高速缓存行大小的128个并行数据流分别通过第一MM高速缓存MMC1、第二MM高速缓存MMC2、第三MM高速缓存MMC3，……以及第16个MM高速缓存MMC16朝向计算机系统中的处理器存储并传输。
类似于图15所示的接口存储器222的串联结构，如果分别实现图17所示的MM高速缓存MMC1、MMC2、MMC3，……、MMC16的多个存储器矩阵沿着列方向串联连接，则可以实现更大尺寸的MM高速缓存。例如，如果八个128*16矩阵沿着列方向串联连接，则可以实现具有128*128矩阵大小的MM高速缓存，并且如果十六个128*16矩阵沿着列方向串联连接，则可以实现具有128*256矩阵大小的MM高速缓存，并且更大的矩阵大小将用作图18所示的MM L3高速缓存22b。
然后，DDR4 DRAM的存储器矩阵20和MM L3高速缓存22b实现MM辅助DRAM(20、22b)，其将用作计算机系统的主存储器。在图18所示的计算机系统中，由硬盘驱动器(HDD)或闪存实现的辅助存储器41通过接口26连接到MM辅助DRAM(20、22b)，MM L3高速缓存22b通过接口27连接到SRAM-L2高速缓存23。此外，通过接口28，SRAM-L2高速缓存23连接到第一SRAM-L1高速缓存24-1、第二SRAM-L1高速缓存24-2、……。并且第一SRAM-L1高速缓存24-1连接到第一CPU 25-1，而第二SRAM-L1高速缓存24-2连接到第二CPU 25-2。
MM L3高速缓存22b的特征在于所有CPUs 25-1、25-2、…共有的快速存储器池，并且MM L3高速缓存22b通常独立于CPU内核的其余部分进行门控，并且可以动态分区，以平衡访问速度、功耗和存储容量。在早期技术中，众所周知，SRAM L3高速缓存不如SRAM-L1高速缓存或SRAM-L2高速缓存快，MM L3高速缓存22b的运行速度比SRAM-L1高速缓存或SRAM L2高速缓存快。因此，MM L3高速缓存22b更加灵活，并且在管理高速计算机系统中起着至关重要的作用。
在图18所示的计算机组织中，SRAM-L2高速缓存23可以改变为MM L2高速缓存，第一SRAM-L1高速缓存24-1、第二SRAM-L1高速缓存24-2、……可以改变为多个MM L1高速缓存，因为由行进存储器架构制成的MM高速缓存比SRAM高速缓存快。
(其他实施方式)
在不脱离本公开的范围的情况下，在接收到本公开的教导之后，本领域技术人员可以进行各种修改。
在图4A、图4B、图7A、图8、图9、图11A、图11B、图12和图13所示的电路表示中，尽管为了方便起见，使用了MOSFET的晶体管符号，但是实现图4A、图4B、图7A、图8、图9、图11A、图11B、图12和图13所示的电路配置的有源元件不限于MOSFET，并且例如可以用MOSSIT代替MOSFET。
因为MOSSIT是穿通电流模式下短沟道MOSFET的终极和极端情况，表示类似于三极管的漏极电流与漏极电压的特性，所以在MOSSIT中无法定义MOSFET中固有的阈值电压。因此，如果用MOSSIT代替MOSFET，则可以向第一至第三实施方式中解释的MM施加越来越低的电源电压，因为消除了由于MOSFET中的阈值电压Vth而导致的位级单元的输出端处的杂散电压下降。
此外，MOSFET和MOSSIT可以分别由绝缘栅(IG)晶体管代替，例如，MISFET或MISSIT，该晶体管具有不同于二氧化硅膜(SiO2膜)的栅绝缘膜。作为IG晶体管的另一示例，高电子迁移率晶体管(HEMT)、异质结FET或异质结SIT可以用于实现图4A、4B、7A、8、9、11A、11B、12和13所示的电路配置的有源元件。
在属于第一至第三实施方式的MM的示例中，为了方便起见，解释了将CMOS反相器用于前反相器和后反相器的电路配置。然而，前反相器和后反相器不限于CMOS反相器，并且可以使用nMOS反相器或pMOS反相器，其可以包括静态电阻负载。如果具有静态电阻负载的nMOS反相器分别用于前反相器和后反相器，则上述三晶体管单元将变成双晶体管单元，并且上述四晶体管单元将变成三晶体管单元，这将使位级单元越来越小。
此外，另一nMOS反相器(包括作为上拉的耗尽型晶体管)可以用于前反相器和后反相器。此外，双极模式结型SIT(BSIT)可以实现可用于本发明的前反相器和后反相器的反相器，其配置类似于由双极结型晶体管(BJT)实现的TTL反相器。
如果具有常开型SIT的反向偏置p-n结结构以为信号电荷提供势垒的可变电阻器分别用作前级耦合元件和后级耦合元件，则位级单元中晶体管的数量将进一步减少。
尽管图15已经示出了作为一个示例的DDR SDRAM模式，但是MM-ARACM的架构可以应用于NAND闪存或或NOR闪存的各种存储器阵列。如果图15所示的存储器阵列块DB1、DB2、DB3，……、DB16分别被由电可擦除可编程只读存储器(EEPROM)方案实现的闪存单元阵列代替，则可以使用图15和16解释的相同的技术概念。
例如，每个闪存单元可以包括半导体基板、堆叠在半导体基板上的栅绝缘体、堆叠在栅绝缘体上的浮栅电极、堆叠在包括正电荷层的浮栅电极上的电极间电介质以及堆叠在电极间电介质上的控制栅电极。栅绝缘体被配置为允许电子隧穿通过栅绝缘体，并且浮动栅极累积电子电荷。
如果NAND闪存或NOR闪存的存储器阵列实现流水线存储器阵列块，则流水线存储器阵列块可以存储字节大小或字大小的并行数据或指令的流，并且流水线存储器阵列块将并行数据或指令的流从多个存储器阵列块传输到由MM实现的输出接口，输出接口分配在闪存和计算机系统的处理器之间的路径上。
在闪存的突发模式中，突发长度的数据传输到连接到每个存储器阵列块的相应感测放大器，并且感测放大器的输出传输到输出缓冲器。然后，来自输出缓冲器的输出可以馈送到内部总线。并且来自内部总线的输出传输到由MM实现的接口存储器。然后，存储在闪存的存储器阵列块中的并行数据可以沿着流的方向朝着计算机系统中的处理器传输。
如果并行数据或指令的流从处理器向闪存反向，则在闪存和处理器之间的路径上分配的输出接口将变为在处理器和闪存之间的路径上分配的输入接口。
如上所述，输入/输出接口可以在闪存和另一存储装置之间互连，或者输入/输出接口可以在闪存和计算机系统的处理器之间互连。类似于图15和16所示的配置，闪存的输入/输出接口可以包括内部总线和由MM实现的接口存储器。
或者，闪存的输入/输出接口可以不包括内部总线，但是由MM实现的接口存储器直接连接到闪存的流水线存储器阵列块，类似于图17所示的配置。如果来自闪存的输出缓冲器的输出直接馈送到MM高速缓冲存储器，则图18所示的计算机系统的类似组织可以通过闪存或除DRAM之外的随机存取存储器来实现。
因此，本发明当然包括上面没有详细描述的各种实施方式和修改等。因此，将在以下权利要求中限定本发明的范围。

Claims (9)

1.一种行进存储器，被配置为存储字节大小或字大小的并行数据或指令的流，用于以处理器的时钟频率来同步地沿着所述流的方向朝着计算机系统中的处理器传输所述并行数据或指令的流，所述行进存储器包括：
多个奇数列，每个所述奇数列具有沿矩阵中的列方向排列的前级单元的序列，以将所述字节大小或所述字大小的一组移动信息进行反相并存储；
多个偶数列，沿所述流的方向布置在与所述奇数列周期交替的位置处，每个所述偶数列都具有沿所述列方向排列的后级单元的序列，以将由相邻奇数列反相的所述一组移动信息进行重新反相并存储；
第一时钟线，用于向所述前级单元提供第一时钟信号；和
第二时钟线，用于向所述后级单元提供第二时钟信号，
其中，所述第二时钟信号被设置为与所述第一时钟信号分开半个周期，并且所述第二时钟信号在从所述第一时钟信号的下降沿开始的预定时段之后上升，并且所述第二时钟信号在所述第一时钟信号的上升沿的预定时段之前下降。
2.根据权利要求1所述的行进存储器，其中，每个所述前级单元包括：
前级耦合元件，被配置为控制从分配在与所述奇数列的输入侧相邻布置的所述偶数列中的一个中的相邻后级单元的输出端传输所述一组移动信息中的信号中的一个；以及
前反相器，被配置为对通过所述前级耦合元件传输的信号中的一个进行反相，并且进一步朝着与所述前级单元的输出侧相邻布置的偶数列中的一个来传输经反相的信号中的一个。
3.根据权利要求2所述的行进存储器，其中，每个所述前级单元还包括被配置为存储所述经反相的信号的前级存储电容器。
4.根据权利要求1所述的行进存储器，其中，每个所述后级单元包括：
后反相器，被配置为对从布置在同一行中的所述前级单元传输的所述经反相的信号中的一个进行重新反相，并且进一步朝着与所述后级单元的输出侧相邻布置的所述奇数列中的一个传输经重新反相的信号；以及
后级存储电容器，被配置为存储所述经重新反相的信号。
5.根据权利要求4所述的行进存储器，其中，每个所述后级单元还包括后级耦合元件，所述后级耦合元件被配置为控制从分配在与所述偶数列的输入侧相邻布置的所述奇数列中的一个中的相邻前级单元的输出端传输所述一组移动信息中的信号中的一个。
6.一种行进存储器，适用于具有多个流水线存储器阵列块的随机存取存储器，所述行进存储器被配置为存储字节大小或字大小的并行数据或指令的流，用于以处理器的时钟频率来同步地沿着所述流的方向朝着计算机系统中的处理器传输所述并行数据或指令的流，所述行进存储器包括：
多个奇数列，每个所述奇数列具有沿矩阵中的列方向排列的前级单元的序列，以将所述字节大小或所述字大小的一组移动信息进行反相并存储；
多个偶数列，沿所述流的方向布置在与所述奇数列周期交替的位置处，每个所述偶数列都具有沿所述列方向排列的后级单元的序列，以将由相邻奇数列反相的所述一组移动信息进行重新反相并存储；
第一时钟线，用于向所述前级单元提供第一时钟信号；和
第二时钟线，用于向所述后级单元提供第二时钟信号，
其中，所述第二时钟信号被设置为与所述第一时钟信号分开半个周期，并且所述第二时钟信号在从所述第一时钟信号的下降沿开始的预定时段之后上升，并且所述第二时钟信号在所述第一时钟信号的上升沿的预定时段之前下降。
7.一种计算机系统，包括：
处理器；以及
用作主存储器的行进存储器，所述行进存储器被配置为存储字节大小或字大小的并行数据或指令的流，用于以驱动所述计算机系统中的所述处理器的时钟频率来同步地沿着所述流的方向传输所述并行数据或指令的流，并且主动且依次向所述处理器提供所述并行数据或指令的流，使得所述处理器能够利用存储的并行数据或指令的流来执行算术和逻辑操作，所述行进存储器包括：
多个奇数列，每个所述奇数列具有沿矩阵中的列方向排列的前级单元的序列，以将所述字节大小或所述字大小的一组移动信息进行反相并存储；
多个偶数列，沿所述流的方向布置在与所述奇数列周期交替的位置处，每个所述偶数列都具有沿所述列方向排列的后级单元的序列，以将由相邻奇数列反相的所述一组移动信息进行重新反相并存储；
第一时钟线，用于向所述前级单元提供第一时钟信号；和
第二时钟线，用于向所述后级单元提供第二时钟信号，
其中，所述第二时钟信号被设置为与所述第一时钟信号分开半个周期，并且所述第二时钟信号在从所述第一时钟信号的下降沿开始的预定时段之后上升，并且所述第二时钟信号在所述第一时钟信号的上升沿的预定时段之前下降。
8.一种计算机系统，包括：
处理器；以及
主存储器，包括具有多个流水线存储器阵列块的随机存取存储器，以及作为分配在所述随机存取存储器和所述处理器之间的路径上的接口的行进存储器，所述行进存储器存储字节大小或字大小的并行数据或指令的流，用于以驱动所述计算机系统中的所述处理器的时钟频率来同步地沿着所述流的方向传输所述并行数据或指令的流，并且主动且依次向所述处理器提供来自多个存储器阵列块的所述并行数据或指令的流，使得所述处理器能够利用存储的并行数据或指令的流来执行算术和逻辑操作，所述行进存储器包括：
多个奇数列，每个所述奇数列具有沿矩阵中的列方向排列的前级单元的序列，以将所述字节大小或所述字大小的一组移动信息进行反相并存储；
多个偶数列，沿所述流的方向布置在与所述奇数列周期交替的位置处，每个所述偶数列都具有沿所述列方向排列的后级单元的序列，以将由相邻奇数列反相的所述一组移动信息进行重新反相并存储；
第一时钟线，用于向所述前级单元提供第一时钟信号；和
第二时钟线，用于向所述后级单元提供第二时钟信号，
其中，所述第二时钟信号被设置为与所述第一时钟信号分开半个周期，并且所述第二时钟信号在从所述第一时钟信号的下降沿开始的预定时段之后上升，并且所述第二时钟信号在所述第一时钟信号的上升沿的预定时段之前下降。
9.一种计算机系统，包括：
处理器；以及
主存储器，包括具有多个流水线存储器阵列块的随机存取存储器，以及由行进存储器实现的高速缓冲存储器，所述行进存储器存储字节大小或字大小的并行数据或指令的流，用于以驱动所述计算机系统中的所述处理器的时钟频率来同步地沿着所述流的方向传输所述并行数据或指令的流，并且主动且依次向所述处理器提供来自多个所述存储器阵列块的所述并行数据或指令的流，使得所述处理器能够利用存储的并行数据或指令的流来执行算术和逻辑操作，所述行进存储器包括：
多个奇数列，每个所述奇数列具有沿矩阵中的列方向排列的前级单元的序列，以将所述字节大小或所述字大小的一组移动信息进行反相并存储；
多个偶数列，沿所述流的方向布置在与所述奇数列周期交替的位置处，每个所述偶数列都具有沿所述列方向排列的后级单元的序列，以将由相邻奇数列反相的所述一组移动信息进行重新反相并存储；
第一时钟线，用于向所述前级单元提供第一时钟信号；和
第二时钟线，用于向所述后级单元提供第二时钟信号，
其中，所述第二时钟信号被设置为与所述第一时钟信号分开半个周期，并且所述第二时钟信号在从所述第一时钟信号的下降沿开始的预定时段之后上升，并且所述第二时钟信号在所述第一时钟信号的上升沿的预定时段之前下降。
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