KR102294108B1 - 마칭 메모리 및 컴퓨터 시스템 - Google Patents

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Abstract

마칭 메모리(31)는 홀수 열들(U1, U2, ........, Un-1, Un) 및 짝수 열들(Ur1, Ur2, ........, Urn-1, Urn)의 교호의 주기적인 어레이를 포함한다. 홀수 열들(U1, U2, ........, Un-1, Un) 각각은 바이트 크기 또는 워드 크기의 이동 정보 세트를 저장하기 위해 열 방향을 따라 정렬된 전단 셀들의 시퀀스를 갖는다. 그리고, 짝수 열들(Ur1, Ur2, ........, Urn-1, Urn) 각각은 이동 정보 세트를 저장하기 위해 열 방향을 따라 정렬된 후단 셀들의 시퀀스를 가지며, 이동 정보 세트는 열 방향에 직교하는 방향을 따라 동기적, 단계적으로 전달될 수 있다.

Description

마칭 메모리 및 컴퓨터 시스템
본 발명은 더 낮은 에너지 소비 및 더 높은 속도로 동작하는 마칭 메모리들(MM들)의 새로운 구성들 및 MM들의 이러한 새로운 구성들을 이용하는 새로운 컴퓨터 시스템들에 관한 것이다.
특허 문헌들(PTL들) 1-3에서, 나카무라 다다오(T. Nakamura)와 플린 마이클 제이(M. J. Flynn)는 메모리 유닛들의 어레이를 포함하는 마칭 메인 메모리(MMM)에 의해 구현되는 MM 컴퓨터 시스템을 이미 제안하였다. PTL들 1-3에서, "마칭"이라는 용어가 사용되는데, 이는 각각의 메모리 유닛이 이동 무리들의 정렬된 매트릭스 형성과 같이 바이트 크기 또는 워드 크기의 이동 병렬 데이터를 저장하여 MMM의 동작을 특징화하기 때문이다. MMM은 바이트 크기 또는 워드 크기의 저장된 병렬 데이터의 연속 스트림을 MM 컴퓨터 시스템 내의 프로세서를 구동하기 위한 클록 신호와 동기하여, MMM의 출력 단자들을 향해 "마칭"하는 방식으로 단계적으로 전달한다. MMM은 프로세서가 저장된 병렬 데이터의 스트림으로 산술 및 논리 연산들을 실행할 수 있도록 프로세서에게 저장된 병렬 데이터의 연속 스트림을 능동적 및 순차적으로 제공한다.
MM 컴퓨터 아키텍처에서, PTL들 1-3에 인용된 바와 같이, 바이트 크기 또는 워드 크기의 병렬 데이터가 프로세서를 구동하기 위한 클록 신호와 동기적으로 전달되기 때문에, 개별 비트 레벨 셀들의 랜덤 액세스 동작이 요구되지 않는다. 이어서, 프로세서와 종래의 메모리 사이의, 종래의 폰 노이만형 컴퓨터 시스템들에 본질적으로 존재하는 폰 노이만 병목현상을 제거할 수 있으므로, MM 컴퓨터 아키텍처에 의해 전력 소비가 매우 낮은 초고속 동작이 달성될 수 있다.
도 19는 PTL 3에 인용된 이전 MM에서의 m*2n 매트릭스의 i번째 행의 j번째 비트 레벨 셀(Mij*)을 도시한다. 비트 레벨 셀(Mij*)은 제1 nMOS 트랜지스터(Qij1*), nMOS 트랜지스터(Qij2*), 및 nMOS 트랜지스터(Qij2*)와 병렬로 연결된 커패시터(Cij*)를 포함한다. 제1 nMOS 트랜지스터(Qij1*)는 제1 지연 요소(Dij1*)를 통해 클록 라인(Lclk)에 연결된 드레인 전극 및 제2 지연 요소(Dij2*)를 통해 선행 비트 레벨 셀의 출력 단자에 연결된 게이트 전극을 갖는다. nMOS 트랜지스터(Qij2*)는 제1 nMOS 트랜지스터(Qij1*)의 소스 전극에 연결된 드레인 전극, 클록 라인(Lclk)에 연결된 게이트 전극, 및 접지 전위에 연결된 소스 전극을 갖는다. 도 19에서, 제1 nMOS 트랜지스터(Qij1*)의 소스 전극과 nMOS 트랜지스터(Qij2*)의 드레인 전극을 연결하는 출력 노드(Nout*)는 비트 레벨 셀(Mij*)의 출력 단자로서 기능하며, 출력 노드(Nout*)는 커패시터(Cij*)에 저장된 신호를 다음 비트 레벨 셀(Mi(j+1)*)로 전달한다.
PTL 3에 인용된 이전 MM이 1.1 볼트 레벨들과 같은 더 낮은 공급 전압에서 동작하는 상황에서, 제1 nMOS 트랜지스터(Qij1*)의 임계 전압(Vth)보다 약간 큰 게이트 전위가 제1 nMOS 트랜지스터(Qij1*)를 턴 온하기 위해 제1 nMOS 트랜지스터(Qij1*)의 게이트 전극에 인가될 때, 제1 nMOS 트랜지스터(Qij1*)가 1.1 볼트 레벨들의 공급 전압에 비해 비교적 큰 전압 강하를 생성하기 때문에, 다음 비트 레벨 셀(Mi(j+1)*)의 제1 nMOS 트랜지스터(Qi(j+1)1*)의 게이트 전극에 인가되는 게이트 전위는 크게 떨어진다.
따라서, 공급 전압과 임계 전압(Vth) 사이의 차이가 작으면, 제1 nMOS 트랜지스터(Qij1*)의 소스 전극에서의 전위가 다음 비트 레벨 셀(Mi(j+1)*)의 제1 nMOS 트랜지스터(Qi(j+1)1*)의 게이트 전극에 인가될 게이트 전위보다 낮을 가능성이 있다. 따라서, 전파 경로에서 직렬로 묶인 복수의 단들의 비트 레벨 셀들(Mij1*, Mi(j+1)1*, Mi(j+2)1*, ........)을 거칠 때, 직렬의 비트 레벨 셀들(Mij1*, Mi(j+1)1*, Mi(j+2)1*, ........) 각각이 그 입력에서 보다 그 출력에서 덜 포화되기 때문에, 제1 nMOS 트랜지스터(Qij1*, Qi(j+1)1*, Qi(j+2)1*, ........)의 소스 전극들에서의 전위들은 각각의 단의 비트 레벨 셀들(Mij1*, Mi(j+1)1*, Mi(j+2)1*, ........)이 신호 전압을 전체 값으로 복원하는데 요구되더라도 점차 감쇠된다. 즉, 비트 레벨 셀들의 출력 단자들의 전위들은 결국 임계 전압(Vth)보다 작아질 수 있다. 그 결과, 저장된 정보는 다음 비트 레벨 셀에 전달될 수 없다.
US -8949650 B2 US -9361957 B2 EP -2815403 B1
이러한 문제점들을 고려하여, 본 발명의 목적은 더 낮은 공급 전압들로 저장된 정보의 정확한 전달을 용이하게 하는, 마칭 메모리 및 이러한 마칭 메모리를 이용하는 마칭 메모리 컴퓨터 시스템을 제공하는 것이다.
본 발명의 제1 양태는 컴퓨터 시스템 내의 프로세서의 클록 주파수에서 동기적으로, 병렬 데이터 또는 명령어들의 스트림의 방향을 따라 프로세서를 향해 스트림을 전달하기 위해, 바이트 크기 또는 워드 크기의 병렬 데이터 또는 명령어들의 스트림을 저장하도록 구성된 마칭 메모리에 내재한다. 마칭 메모리는 홀수 열들(이하, "O-열들"이라고 함) 및 짝수 열들(이하, "E-열들"이라고 함)의 교호의 주기적인 어레이를 포함한다. O-열들 각각은 바이트 크기 또는 워드 크기의 이동 정보 세트를 반전시키고 저장하기 위해 매트릭스에서 열 방향을 따라 정렬된 전단 셀들의 시퀀스를 갖는다. 그리고, E-열들 각각은 인접한 홀수 열들에 의해 반전된 이동 정보 세트를 재반전시키고 저장하기 위해 열 방향을 따라 정렬된 후단 셀들의 시퀀스를 갖는다.
본 발명의 제2 양태는 복수의 파이프라이닝된 메모리 어레이 블록을 갖는 랜덤 액세스 가능 메모리에 적응되고, 컴퓨터 시스템 내의 프로세서의 클록 주파수에서 동기적으로, 병렬 데이터 또는 명령어들의 스트림의 방향을 따라 복수의 메모리 어레이 블록으로부터 프로세서를 향해 스트림을 전달하기 위해, 바이트 크기 또는 워드 크기의 병렬 데이터 또는 명령어들의 스트림을 저장하도록 구성된 마칭 메모리에 내재한다. 여기서, 마칭 메모리는 본 발명의 제1 양태에 의해 규정된 구조를 갖는다.
본 발명의 제3 양태는 본 발명의 제1 양태에 의해 규정된 프로세서 및 마칭 메모리를 포함하는 컴퓨터 시스템에 내재한다.
본 발명의 제4 양태는 프로세서 및 메인 메모리를 포함하는 컴퓨터 시스템에 내재한다. 메인 메모리는 복수의 파이프라이닝된 메모리 어레이 블록을 갖는 랜덤 액세스 가능 메모리 및 랜덤 액세스 가능 메모리와 프로세서 사이의 경로에 할당된 인터페이스로서의 마칭 메모리를 포함한다. 마칭 메모리는 컴퓨터 시스템 내의 프로세서를 구동하도록 클록 주파수에서 병렬 데이터 또는 명령어들의 스트림의 방향을 따라 동기적으로 스트림을 전달하기 위해, 바이트 크기 또는 워드 크기의 병렬 데이터 또는 명령어들의 스트림을 저장하고, 마칭 메모리는 프로세서가 복수의 메모리 어레이 블록으로부터의 병렬 데이터 또는 명령어들의 저장된 스트림으로 산술 및 논리 연산들을 실행할 수 있도록 프로세서에게 병렬 데이터 또는 명령어들의 스트림을 능동적 및 순차적으로 제공한다. 여기서, 마칭 메모리는 본 발명의 제1 양태에 의해 규정된 구조를 갖는다.
본 발명의 제5 양태는 프로세서 및 메인 메모리를 포함하는 컴퓨터 시스템에 내재한다. 메인 메모리는 복수의 파이프라이닝된 메모리 어레이 블록을 갖는 랜덤 액세스 가능 메모리 및 마칭 메모리에 의해 구현되는 캐시 메모리를 포함한다. 마칭 메모리는 컴퓨터 시스템 내의 프로세서를 구동하도록 클록 주파수에서 병렬 데이터 또는 명령어들의 스트림의 방향을 따라 동기적으로 스트림을 전달하기 위해, 바이트 크기 또는 워드 크기의 병렬 데이터 또는 명령어들의 스트림을 저장하고, 마칭 메모리는 프로세서가 복수의 메모리 어레이 블록으로부터의 병렬 데이터 또는 명령어들의 저장된 스트림으로 산술 및 논리 연산들을 실행할 수 있도록 프로세서에게 병렬 데이터 또는 명령어들의 스트림을 능동적 및 순차적으로 제공한다. 여기서, 마칭 메모리는 본 발명의 제1 양태에 의해 규정된 구조를 갖는다.
도 1은 본 발명의 제1 내지 제3 실시예들에 관한 컴퓨터 시스템의 기본 구성을 도시하는 개략적인 블록도이다.
도 2는 제1, 제2 및 제3 실시예들과 관련하여, 도 1에 도시된 컴퓨터 시스템에서 이용되는 마칭 메모리(MM)를 구현하는 메모리 유닛들의 어레이에서의 정보의 전달 거동을 도시한다.
도 3a는 예로서 제1 실시예에서 이용된 구성에 초점을 두어 컴퓨터 시스템에서 이용된 MM의 매트릭스에서의 제1 열의 상세한 구조의 예를 도시한다.
도 3b는 도 3a에 도시된 제1 열 옆에 정렬된 MM의 매트릭스에서의 제2 열의 상세한 구조를 도시한다.
도 3c는 출력 단자측에 정렬된 MM의 매트릭스에서의 n번째 열의 상세한 구조를 도시한다.
도 4a는 4개의 이웃 비트 레벨 셀에 초점을 두어 제1 실시예에 관한 MM의 일부에서의 셀 어레이의 트랜지스터 레벨 표현을 도시한다.
도 4b는 4개의 이웃 비트 레벨 셀에 초점을 두어 제1 실시예에 관한 MM의 다른 부분에서의 셀 어레이의 트랜지스터 레벨 표현을 도시한다.
도 5a는 제1 실시예의 MM에 인가되는 클록 신호들의 파형들에 대한 비트 레벨 셀의 과도 응답의 개략적인 예들을 도시한다.
도 5b는 제1 실시예의 MM에 인가되는 클록 신호들에 대한 비트 레벨 셀의 과도 응답의 개략적인 예들을 도시한다.
도 5c는 제1 실시예에 관한 MM의 동작을 설명하기 위해 클록 신호들에 대한 비트 레벨 셀의 과도 응답의 개략적인 예들을 도시한다.
도 5d는 제1 실시예에 관한 MM의 동작을 설명하기 위해 클록 신호들에 대한 비트 레벨 셀의 과도 응답의 개략적인 예들을 도시한다.
도 5e는 제1 실시예에 관한 MM의 동작을 설명하기 위해 클록 신호들에 대한 비트 레벨 셀의 과도 응답의 개략적인 예들을 도시한다.
도 6a는 제1 실시예의 MM에 인가되는 클록 신호들의 파형들의 예를 도시한다.
도 6b는 제1 실시예의 MM에서 비트 레벨 셀에 인가되는 입력 신호의 논리 레벨을 도시한다.
도 6c는 제1 실시예의 MM에 인가되는 클록 신호들의 파형들에 대한 비트 레벨 셀의 실제 응답들을 도시한다.
도 6d는 제1 실시예의 MM에 인가되는 클록 신호들의 파형들에 대한 비트 레벨 셀의 실제 응답들을 도시한다.
도 6e는 제1 실시예의 MM에 인가되는 클록 신호들의 파형들에 대한 비트 레벨 셀의 실제 응답들을 도시한다.
도 6f는 제1 실시예의 MM에 인가되는 클록 신호들의 파형들에 대한 비트 레벨 셀의 실제 응답들을 도시한다.
도 7a는 본 발명의 제2 실시예에 관한 컴퓨터 시스템에 적응된 MM에서의 비트 레벨 셀들의 트랜지스터 레벨 표현을 도시한다.
도 7b는 도 7a에 도시된 비트 레벨 셀들에 인가되는 클록 신호들의 파형들을 도시한다.
도 8은 본 발명의 제3 실시예의 비교예에 관한 컴퓨터 시스템에 적응된 MM에서의 비트 레벨 셀들의 트랜지스터 레벨 표현을 도시한다.
도 9는 본 발명의 제3 실시예에 관한 컴퓨터 시스템에 적응된 MM에서의 비트 레벨 셀들의 트랜지스터 레벨 표현을 도시한다.
도 10은 본 발명의 추가 실시예에 관한 컴퓨터 시스템에 적응된, 역방향 MM을 구현하는 메모리 유닛들의 어레이에서 정보의 "역방향 전달"의 거동을 도시한다.
도 11a는 추가 실시예와 관련하여 도 10에 도시된 역방향 MM의 출력 단자측으로서 기능하는, 순방향 MM의 입력 단자측에서의 셀 어레이의 트랜지스터 레벨 회로 구성의 예를 도시한다.
도 11b는 도 10에 도시된 역방향 MM의 입력 단자측으로서 기능하는, 순방향 MM의 출력 단자측의 셀 어레이에서의 트랜지스터 레벨 회로 구성을 도시한다.
도 12는 추가 실시예에 관한 컴퓨터 시스템에 적응된 역방향 MM에서의 비트 레벨 셀들의 트랜지스터 레벨 표현을 도시한다.
도 13은 본 발명의 다른 추가 실시예에 관한 제1 및 제2 반도체 칩들을 갖는 적층 구조에 의해 구현되는 양방향 MM의 조감도를 도시한다.
도 14는 도 13에 도시된 제1 및 제2 반도체 칩들 사이의 전기적 연결의 측면도를 도시한다.
도 15는 본 발명의 또 다른 추가 실시예에 관한 마칭 메모리(MM) 보조 동적 랜덤 액세스 메모리(DRAM)의 개략적인 평면도를 도시한다.
도 16은 버스트 길이 블록들 각각이 마칭 메모리 아키텍처에 의해 구현되는, 도 15에 도시된 버스트 길이 블록들 중 하나의 개략적인 평면도를 도시한다.
도 17은 본 발명의 또 다른 추가 실시예에 관한 MM 보조 DRAM의 다른 예의 개략적인 평면도를 도시한다.
도 18은 본 발명의 또 다른 추가 실시예에 관한 컴퓨터 시스템의 메모리 계층구조의 예를 도시한다.
도 19는 이전 MM 컴퓨터 시스템에서 이용된 MM에서의 이전 단일 비트 레벨 셀의 트랜지스터 레벨 표현을 도시한다.
본 발명의 다양한 실시예들은 첨부 도면들을 참조하여 설명될 것이다. 동일하거나 유사한 참조 번호들이 도면들 전체에 걸쳐 동일하거나 유사한 부분들 및 요소들에 적용되고, 동일하거나 유사한 부분들 및 요소들의 설명이 생략되거나 간략화될 것이라는 점에 유의한다. 일반적이며 또한 반도체 디바이스들의 표현에서 통상적인 바와 같이, 다양한 도면들은 하나 도면으로부터 다른 도면으로 또는 주어진 도면 내에서 축척대로 그려지지 않는다는 것이 이해될 것이다.
본 발명의 완전한 이해를 제공하기 위해 특정한 재료들, 프로세스들 및 장비와 같은 특정한 상세들이 이하의 설명에 개시되어 있다. 그러나, 본 발명이 이러한 특정한 상세들 없이도 실시될 수 있다는 것은 관련 기술분야의 통상의 기술자에게 명백할 것이다. 다른 경우들에서, 잘 알려진 제조 재료들, 프로세스들 및 장비는 본 발명을 불필요하게 모호하게 하지 않기 위해 상세히 개시되지는 않는다.
(MMM 및 MM 컴퓨터 시스템의 개요)
도 1에 도시된 바와 같이, 본 발명의 제1 내지 제3 실시예들에서 이용될 컴퓨터 시스템은 프로세서(11) 및 마칭 메인 메모리(MMM)(31)를 포함한다. 프로세서(11)는 클록 신호를 생성하도록 구성된 클록 생성기(113) 및 클록 신호와 동기화된 산술 및 논리 연산들을 실행하도록 구성된 산술 논리 유닛(ALU)(112)을 갖는 제어 유닛(111)을 포함한다.
예를 들어, 제1, 제2 및 제3 실시예들에서 설명될 MMM(31)은 도 2에 도시된 바와 같이 홀수 열들(O-열들)(U1, U2, U3, ........, Un-1, Un)의 어레이를 포함할 수 있다. O-열들(U1, U2, U3, ........, Un-1, Un) 각각은 이동 정보 세트를 병렬로 저장 및 전달하며, 이동 정보 세트는 바이트 크기 데이터, 워드 크기 데이터, 바이트 크기 명령어들 또는 워드 크기 명령어들의 반전된 데이터를 연속적으로 포함한다.
즉, O-열들(U1, U2, U3, ........, Un-1, Un) 각각은 바이트 크기 또는 워드 크기의 병렬 데이터 또는 명령어들의 연속 스트림을 저장한다. MMM(31)은 그 어레이의 입력 단자들 및 그 어레이의 출력 단자들을 추가로 포함한다. O-열들(U1, U2, U3, ........, Un-1, Un) 각각은 더 낮은 공급 전압들에서도 입력된 정보의 대응하는 펄스 파형을 성형한다.
또한, 좌측에서 우측으로, 짝수 열들(E-열들)(Ur1, Ur2, Ur3, ........, Urn-1, Urn)은 또한 인접한 O-열들(U1, U2, U3, ........, Un-1) 사이에 차례로 교호로 삽입된다. 그리고, 최우측 E-열(Urn)은 도 2에 도시된 바와 같이 마지막 단 O-열(Un) 이후에 추가로 부착된다. 즉, E-열들(Ur1, Ur2, Ur3, ........, Urn-1, Urn)은 병렬 데이터 또는 명령어들의 스트림의 방향을 따라 O-열들(U1, U2, U3, ........, Un-1, Un)에 대해 교호의 주기적인 위치들에 배열된다.
도 2에 도시된 바와 같이, E-열들(Ur1, Ur2, Ur3, ........, Urn-1, Urn) 각각은 대응하는 인접한 O-열들(U1, U2, U3, ........, Un-1, Un)의 반전된 바이트 크기 데이터, 반전된 워드 크기 데이터, 반전된 바이트 크기 명령어들 또는 반전된 워드 크기 명령어들을 연속적으로 포함하는 이동 정보 세트를 병렬로 재반전시키고 저장한다. 즉, E-열들(Ur1, Ur2, Ur3, ........, Urn-1, Urn) 각각은 바이트 크기 또는 워드 크기의 병렬 데이터 또는 명령어들의 연속 스트림을 저장한다.
이어서, O-열 및 대응하는 E-열(U1 및 Ur1; U2 및 Ur2; U3 및 Ur3; ........, Un-1 및 Urn-1; Un 및 Urn)의 쌍들 각각은 O-열들(U1, U2, U3, ........, Un-1, Un) 및 대응하는 E-열들(Ur1, Ur2, Ur3, ........, Urn-1, Urn)의 결합된 동작들 각각을 통해 신호 "1"의 감쇠된 펄스 높이들이 공급 전압의 전압 레벨로 증폭될 수 있기 때문에 감쇠된 입력 파형들을 성형하여 원래 펄스 높이를 복원할 수 있다.
각각의 O-열들(U1, U2, U3, ........, Un-1, Un)에 저장된 반전된 정보 세트가 E-열들(Ur1, Ur2, Ur3, ........, Urn-1, Urn)을 통해, 클록 신호와 동기하여, 출력 단자를 향한 방향을 따라 병렬로 순차적으로 재반전되고 전달되기 때문에, 저장된 정보는 ALU(112)에 병렬로 능동적 및 순차적으로 전달된다.
즉, MMM(31)은 프로세서(11)의 클록 주파수에서 동기적으로, 스트림의 방향을 따라 컴퓨터 시스템 내의 프로세서(11)를 향해 병렬 데이터 또는 명령어들의 스트림을 전달하기 위해, 바이트 크기 또는 워드 크기의 병렬 데이터 또는 명령어들의 연속 스트림을 저장한다. 그 후, ALU(112)는 MMM(31)으로부터 순차적으로 전달된 정보에 따라 클록 신호와 동기하여 산술 및 논리 연산을 실행한다.
도 1에 도시된 바와 같이, MMM(31) 및 프로세서(11)는 복수의 연결 부재(54)에 의해 전기적으로 연결된다. 예를 들어, 연결 부재들(54) 각각은 MMM(31)에 부착된 제1 단자 핀, 프로세서(11)에 부착된 제2 단자 핀, 및 제1 단자 핀과 제2 단자 핀 사이에 개재된 전기 전도성 범프에 의해 구현될 수 있다. 전기 전도성 범프들의 재료에 있어서, 솔더 볼들, 금(Au) 범프들, 은(Ag) 범프들, 구리(Cu) 범프들, 니켈-금(Ni-Au) 합금 범프들 또는 니켈-금-인듐(Ni-Au-In) 합금 범프들 등이 허용가능하다.
ALU(112)에서의 처리의 결과 데이터는 연결 부재들(54)을 통해 MMM(31)로 전달된다. 따라서, 도 1에서 양방향 화살표 Φ12에 의해 나타낸 바와 같이, 데이터는 연결 부재(54)를 통해 MMM(31)과 프로세서(11) 사이에서 양방향으로 전달된다. 반대로, 도 1에서 단방향 화살표 η11에 의해 나타낸 바와 같이, 명령어들 이동에 관해서는, MMM(31)으로부터 프로세서(11)로의 명령어 흐름의 한 가지 방식만이 존재한다.
도 1에 도시된 바와 같이, 제1 내지 제3 실시예들에 관한 MM 컴퓨터 시스템의 구성은 보조 메모리(41), 예컨대 디스크, 입력 유닛(61), 출력 유닛(62) 및 입/출력(I/O) 인터페이스 회로(63)를 더 포함한다. 종래의 폰 노이만형 컴퓨터와 유사하게, 신호들 또는 데이터는 입력 유닛(61)에 의해 수신되고, 신호들 또는 데이터는 출력 유닛(62)을 향해 전송된다. 예를 들어, 알려진 키보드들 및 알려진 마우스들이 입력 유닛(61)으로서 고려될 수 있는 반면, 알려진 모니터들 및 프린터들은 출력 유닛(62)으로서 고려될 수 있다. 모뎀들 및 네트워크 카드들과 같은, 컴퓨터들 간의 통신을 위한 알려진 디바이스들은 일반적으로 입력 유닛(61) 및 출력 유닛(62) 둘 다를 위해 제공된다.
입력 유닛(61) 또는 출력 유닛(62)으로서의 디바이스의 지정은 관점에 의존한다는 점에 유의한다. 입력 유닛(61)은 인간 사용자가 제공하는 입력 물리적 움직임을 취하여 이를 제1 내지 제3 실시예들에 관한 MM 컴퓨터 시스템이 이해할 수 있는 신호들로 변환한다. 예를 들어, 입력 유닛(61)은 인입 데이터 및 명령어들을 제1 내지 제3 실시예에 관한 MM 컴퓨터 시스템에 이해할 수 있는 이진 코드의 전기 신호들의 패턴으로 변환하고, 입력 유닛(61)으로부터의 출력은 I/O 인터페이스 회로(63)를 통해 MMM(31)에 공급된다.
출력 유닛(62)은 MMM(31)이 I/O 인터페이스 회로(63)를 통해 제공하는 입력 신호들을 취한다. 그 후, 출력 유닛(62)은 이러한 신호들을 인간 사용자들이 보거나 읽을 수 있는 표현들로 변환하고, 입력 유닛(61)의 프로세스를 반전시키며 디지털화된 신호들을 사용자에게 알기 쉬운 형태로 번역한다. I/O 인터페이스 회로(63)는 프로세서(11)가 입력 유닛(61) 및 출력 유닛(62)을 구동할 때마다 필요하다. 프로세서(11)는 I/O 인터페이스 회로(63)를 통해 입력 유닛(61) 및 출력 유닛(62)과 통신할 수 있다. 상이한 형식의 데이터가 교환되는 경우, I/O 인터페이스 회로(63)는 직렬 데이터를 병렬 형태로 변환하고, 그 반대는 필요한 경우 프로세서(11)에 의한 추가 처리를 위한 인터럽트들 및 대응하는 타입 번호들을 생성하도록 제공하는 것이다.
보조 메모리(41)는 MMM(31)보다 더 장기적으로 데이터 및 정보를 저장한다. MMM(31)은 현재 실행 중인 프로그램들 및 현재 이용되고 있는 데이터를 저장하는 것과 주로 관련이 있지만, 보조 메모리(41)는 일반적으로 컴퓨터가 꺼져 있거나 현재 실행 중인 프로그램들이 없는 경우에도 유지해야 하는 무언가를 저장하기 위한 것이다. 보조 메모리(41)의 예들은 알려진 하드 디스크들(또는 하드 드라이브들) 및 알려진 외부 매체 드라이브들(예컨대 CD-ROM 드라이브들)이다.
이러한 저장소 아키텍처들은 컴퓨터의 운영 체제, 사용자의 소프트웨어의 수집 및 임의의 다른 데이터 사용자 바람들을 저장하는데 가장 흔하게 이용된다. 하드 드라이브가 데이터 및 소프트웨어를 반영구적으로 저장하는데 이용되고, 외부 매체 드라이브들이 다른 데이터를 보유하는데 이용되지만, 이 설정은 이용가능한 상이한 저장 형태들 및 각각을 이용하는 편의성에 따라 크게 변한다. 도 1에서 양방향 화살표 Φ1로 나타낸 바와 같이, 데이터는 종래의 와이어 연결(53)을 통해 보조 메모리(41)와 MMM(31)과 프로세서(11) 사이에서 양방향으로 전달된다.
도시는 생략되었지만, 도 1에 도시된 제1 내지 제3 실시예들의 MM 컴퓨터 시스템에서, 프로세서(11)는 MMM(31)으로부터 출력 단자들을 통해 저장된 정보(데이터)를 수신하도록 구성된 복수의 산술 파이프라인을 포함할 수 있고, 도 1에서 양방향 화살표 Φ12로 나타낸 바와 같이, 데이터는 연결 부재들(54)을 통해 MMM(31)과 복수의 산술 파이프라인 사이에서 양방향으로 전달된다.
도 1에 도시된 제1 내지 제3 실시예들의 MM 컴퓨터 시스템에서, 전체 컴퓨터 시스템은 프로세서(11)와 MMM(31) 사이의 임의의 데이터 교환에서도 전역 와이어들을 갖지 않기 때문에 데이터 버스 및 주소 버스로 구성되는 버스들이 없지만, 와이어들 또는 버스들은 종래의 컴퓨터 시스템에서 병목현상을 구현한다. 대응하는 ALU(112)와의 MMM(31)의 연결 부분들 또는 MMM(31) 내에 쇼트 로컬 와이어들만이 있다. 이들 와이어들 사이에 시간 지연 및 표류 커패시터들을 생성하는 전역 와이어들이 없기 때문에, 제1 내지 제3 실시예들의 MM 컴퓨터 시스템은 훨씬 더 높은 처리 속도 및 더 낮은 전력 소비를 달성할 수 있다.
(MM의 전체 매트릭스 구성)
종래의 폰 노이만형 컴퓨터들에서, 주소 해결의 단위는 캐릭터(예를 들어, 바이트) 또는 워드이다. 단위가 워드이면, 주어진 크기의 주소를 이용하여 메모리의 더 큰 양이 액세스될 수 있다. 반면, 단위가 바이트이면, 개개의 캐릭터들이 주소지정될 수 있다(즉, 메모리 동작 동안에 선택될 수 있다). 기계 명령어들은 보통 아키텍처의 바이트 크기 또는 워드 크기의 분수들 또는 배수들이다. 이것은 명령어들과 데이터가 대개는 동일한 메모리 서브시스템을 공유하기 때문에 자연스런 선택이다.
편의상 MMM(31)이 도 1에 도시되어 있지만, 본 발명의 마칭 메모리(MM)는 도 1에 도시된 MMM(31)에 제한되지 않으며, MM은 더 작은 크기들의 저장 매체들, 예컨대 종래의 캐시 메모리 및 종래의 레지스터 파일 등에 적용가능하다.
본 발명의 MM들을 각각 구현하는 3중 트랜지스터 셀(제1 실시예), 4중 트랜지스터 셀(제2 실시예) 및 2.5 트랜지스터 셀(제3 실시예)의 상세한 트랜지스터 레벨 표현들을 설명하기 전에, 도 3a, 도 3b 및 도 3c를 참조하여 도 2에 도시된 MM의 전체 구조의 개요를 설명할 것이다.
도 3a, 도 3b 및 도 3c에 도시된 바와 같이, MM은 O-열들(U1, U2, U3, ........, Un-1, Un)의 어레이 및 인접한 O-열들(U1, U2, U3, ........, Un-1, Un) 사이에 교호로 삽입되는 E-열들(Ur1, Ur2, Ur3, ........, Urn-1, Urn)의 어레이를 포함하는 m*2n 매트릭스에 의해 구현된다. 여기서, "m"은 바이트 크기 또는 워드 크기에 의해 결정된 정수이다. 바이트 크기 또는 워드 크기의 선택은 임의적이므로, 컴퓨터 아키텍처를 설계할 때 바이트 크기 또는 워드 크기는 자연스럽게 8 비트의 배수들이며, 16, 32 및 64 비트가 일반적으로 이용된다.
즉, 도 3a에 도시된 바와 같이, 제1 E-열(Ur1)은 제1 O-열(U1)과 제2 O-열(U2) 사이에 삽입된다. 제1 O-열(U1)과 제1 E-열(Ur1)의 조합은 제1 이중 비트 메모리 유닛을 구현한다. 이중 비트 메모리 유닛에서, 수평으로 인접한 비트 레벨 셀들의 쌍들은 수직으로 어레이되어 이중 열들을 구현한다. 따라서, 데이터 스트림에서의 연속적인 2개의 비트 레벨 데이터는 이중 비트 메모리 유닛 내의 2개의 이웃하는 비트 레벨 셀에 의해 공유된다.
그리고, 도 3b에 도시된 바와 같이, 제2 E-열(Ur2)은 제2 O-열(U2)과 제3 O-열(U3) 사이에 삽입된다. 제2 O-열(U2) 및 제2 E-열(Ur2)의 조합은 제2 이중 비트 메모리 유닛을 구현한다. 유사하게, 제3 E-열(Ur3)이 제3 O-열(U3)과 제4 O-열(U4) 사이에 삽입된다. 제3 O-열(U3) 및 제3 E-열(Ur3)의 조합은 제3 이중 비트 메모리 유닛을 구현한다. 그리고, 도 3c에 도시된 바와 같이, n번째 E-열(Urn)이 n번째 O-열(Un) 뒤에 배열된다. n번째 O-열(Un)과 n번째 E-열(Urn)의 조합은 n번째 이중 비트 메모리 유닛을 구현한다.
따라서, 본 발명자들이 이중 비트 메모리 유닛들의 어레이에 초점을 맞추면, MM은 m*n 매트릭스로 구현된다. m*n 매트릭스에서, O-열 및 대응하는 E-열의 쌍들 각각(U1 및 Ur1; U2 및 Ur2; U3 및 Ur3; ........; Un-1 및 Urn-1; Un 및 Urn)은 O-열들(U1, U2, U3, ........, Un-1, Un) 및 대응하는 E-열들(Ur1, Ur2, Ur3, ........, Urn-1, Urn)의 조합된 동작들을 통해 신호 "1"의 감쇠 전압 레벨들을 공급 전압의 전압 레벨로 증폭함으로써 각각의 왜곡된 입력 파형들을 성형한다.
m*2n 매트릭스의 좌측으로부터의 제1 열은 도 2에 도시된 제1 O-열(U1)을 나타내는 도 3a에 도시된 바와 같이, 전단 셀들(M11, M21, M31, ........, M(m-1)1, Mm1)의 수직 어레이로 구현된다. 즉, 전단 셀들(M11, M21, M31, ........, M(m-1)1, Mm1)은 m*2n 매트릭스에서 열 방향을 따라 정렬된다. 전단 셀들(M11, M21, M31, ........, M(m-1)1, Mm1) 각각은 단일 비트의 데이터를 저장하도록 구성된 비트 레벨 셀이다.
m*2n 매트릭스의 좌측으로부터의 제2 열은 도 2에 도시된 제1 E-열(Ur1)을 나타내는 도 3a에 도시된 바와 같이, 후단 셀들(Mr11, Mr21, Mr31, ........, Mr(m-1)1, Mrm1)의 수직 어레이로 구현된다. 즉, 후단 셀들(Mr11, Mr21, Mr31, ........, Mr(m-1)1, Mrm1)은 m*2n 매트릭스에서 열 방향을 따라 정렬된다. 후단 셀들(Mr11, Mr21, Mr31, ........, Mr(m-1)1, Mrm1) 각각은 단일 비트의 데이터를 저장하도록 구성된 비트 레벨 셀이다.
유사하게, m*2n 매트릭스의 좌측으로부터의 제3 열은 도 2에 도시된 제2 O-열(U2)을 나타내는 도 3b에 도시된 바와 같이, 전단 셀들(M12, M22, M32, ........, M(m-1)2, Mm2)의 수직 어레이로 구현된다. 전단 셀들(M12, M22, M32, ........, M(m-1)2, Mm2) 각각은 단일 비트의 데이터를 저장하도록 구성된 비트 레벨 셀이다. m*2n 매트릭스에서의 제4 열은 제2 E-열(Ur2)을 나타내는 후단 셀들(Mr12, Mr22, Mr32, ........, Mr(m-1)2, Mrm2)의 수직 어레이로 구현된다. 후단 셀들(Mr12, Mr22, Mr32, ........, Mr(m-1)2, Mrm2) 각각은 단일 비트의 데이터를 저장하도록 구성된 비트 레벨 셀이다.
도시가 생략되었지만, m*2n 매트릭스의 좌측으로부터의 제5 열은 도 3a 및 도 3b의 도시에 의해 이해될 수 있는 전단 셀들(M13, M23, M33, ........, M(m-1)3, Mm3)의 수직 어레이로 구현될 것이다. m*2n 매트릭스에서 좌측으로부터의 제5 열은 도 2에 도시된 제3 O-열(U3)을 나타낸다.
전단 셀들(M13, M23, M33, ........, M(m-1)3, Mm3) 각각은 단일 비트의 데이터를 저장하도록 구성된 비트 레벨 셀이다. 도시가 생략되었지만, m*2n 매트릭스에서의 제6 열은 도 3a 및 도 3b의 도시에 의해 이해될 수 있는 후단 셀들(Mr13, Mr23, Mr33, ........, Mr(m-1)3, Mrm3)의 수직 어레이로 구현될 것이다. m*2n 매트릭스에서 좌측으로부터의 제6 열은 도 2에 도시된 제3 E-열(Ur3)을 나타낸다. 후단 셀들(Mr13, Mr23, Mr33, ........, Mr(m-1)3, Mrm3) 각각은 단일 비트의 데이터를 저장하도록 구성된 비트 레벨 셀이다.
유사하게, 도시가 생략되었지만, m*2n 매트릭스의 우측으로부터의 제4 열은 도 2에 도시된 (n-1)번째 O-열(U(n-1))을 나타내는 전단 셀들(M1(n-1), M2(n-1), M3(n-1), ........, M(m-1)(n-1), Mm(n-1))의 수직 어레이에 의해 구현될 것이다. 전단 셀들(M1(n-1), M2(n-1), M3(n-1), ........, M(m-1)(n-1), Mm(n-1)) 각각은 단일 비트의 데이터를 저장하도록 구성된 비트 레벨 셀이다.
유사하게, 도시가 생략되었지만, m*2n 매트릭스의 우측으로부터의 제3 열은 (n-1)번째 E-열(Ur(n-1))을 나타내는 후단 셀들(Mr1(n-1), Mr2(n-1), Mr3(n-1), ........, Mr(m-1)(n-1), Mrm(n-1))의 수직 어레이에 의해 구현될 것이다. 후단 셀들(Mr1(n-1), Mr2(n-1), Mr3(n-1), ........, Mr(m-1)(n-1), Mrm(n-1)) 각각은 단일 비트의 데이터를 저장하도록 구성된 비트 레벨 셀이다.
m*2n 매트릭스의 우측으로부터의 제2 열은 도 2에 도시된 n번째 O-열(Un)을 나타내는 도 3c에 도시된 바와 같은 전단 셀들(M1n, M2n, M3n, ........, M(m-1)n, Mmn)의 수직 어레이에 의해 구현된다. 전단 셀들(M1n, M2n, M3n, ........, M(m-1)n, Mmn) 각각은 단일 비트의 데이터를 저장하도록 구성된 비트 레벨 셀이다. m*2n 매트릭스의 우측으로부터의 제1 열은 도 2에 도시된 n번째 E-열(Urn)을 나타내는 도 3c에 도시된 바와 같은 후단 셀들(Mr1n, Mr2n, Mr3n, ........, Mr(m-1)n, Mrmn)의 수직 어레이에 의해 구현된다. 후단 셀들(Mr1n, Mr2n, Mr3n, ........, Mr(m-1)n, Mrmn) 각각은 단일 비트의 데이터를 저장하도록 구성된 비트 레벨 셀이다.
<제1 열에서의 제1 행>:
즉, 도 3a에 도시된 바와 같이, 매트릭스에서의 제1 O-열(U1)에서, 제1 행 상의 전단 셀(M11)은 입력 열의 어레이 상의 제1 비트 레벨 입력 단자(IN1)의 출력 단자에 연결된 입력 단자 및 클록 라인(Lclk)에 연결된 제어 단자를 갖는 결합 요소(Ts11)를 포함한다. 도 5a에 도시된 바와 같이, 제1 클록 신호(CLK)는 논리 레벨 "1"의 하이 레벨과 논리 레벨 "0"의 로우 레벨 사이에서 스윙한다. 전단 셀(M11)은 전면-인버터(I11)를 더 포함하고, 전면-인버터의 입력 단자는 결합 요소(Tc11)의 출력 단자에 연결된다.
전면-인버터(I11)는 전력 공급 라인에 연결된 제1 전력 공급 단자, 결합 요소(Tc11)의 출력 단자에 연결된 입력 단자, 및 접지 전위로의 제2 전력 공급 단자를 갖는다. 인버터의 고유 성능으로 인해, 전면-인버터(I11)는 감쇠된 펄스 높이를 공급 전압의 전압 레벨까지 증폭시킴으로써 전면-인버터(I11)가 1 볼트의 낮은 공급 전압으로 구동되더라도, 입력된 입력 신호의 펄스 파형을 성형할 수 있다.
저장 커패시터(C11)는 출력 단자와 접지 전위 사이에 연결된다. 집적 회로의 소형화된 구조에서, 저장 커패시터(C11)는 전면-인버터(I11)에서 기생하는 표류 커패시터에 의해 구현될 수 있기 때문에, 저장 커패시터(C11)의 표현은 동등한 가상 회로 요소로 고려될 것이다. 도 3a 내지 도 3c가 저장 커패시터(C11)를 도시하고 있지만, 저장 커패시터(C11)는 전면-인버터(I11)의 물리적 구성에 의존하고, 저장 커패시터(C11)가 표류 커패시터에 의해 구현되면, 저장 커패시터(C11)는 물리적 용량성 요소 등과 같은 실제 전자 컴포넌트에 의해 실현되지 않는다.
또한, 후술되는 다른 저장 커패시터들(C21, C31, ........, C(m-1)1, Cm1) 등은 표류 커패시터들에 의해 각각 구현될 수 있고, 저장 커패시터들(C21, C31, ........, C(m-1)1, Cm1)은 또한 물리적 용량성 요소들 등과 같은 실제 전자 컴포넌트들에 의해 실현되지 않는다. 출력 단자는 저장 커패시터(C11)에 저장된 신호를 제2 O-열(U2)에서의 다음 전단 셀(M12) 전에 배열된 후단 셀(Mr11)에 전달한다.
그리고, 도 3a에 도시된 바와 같이, 매트릭스에서의 제1 E-열(Ur1)에서, 제1 행 후단 셀(Mr11)은 전단 셀(M11)과 제2 O-열(U2)에서의 전단 셀(M12) 사이에 삽입된다. 제1 행 후단 셀(Mr11)은 버퍼 요소, 또는 선행 전단 셀(M11)의 출력 단자에 연결된 입력 단자, 클록 라인(Lclk)에 연결된 제어 단자, 및 후면-인버터(Ir11)의 입력 단자에 연결된 출력 단자를 갖는 후단 결합 요소(Tr11)를 포함한다.
도 5a에 도시된 바와 같이, 제1 클록 신호(CLK) 및 제2 클록 신호(CLK) 각각은, 제1 클록 신호(CLK) 및 제2 클록 신호(CLK)가 서로 일시적으로 τclock/2만큼 떨어지는 식으로 클록 사이클 τclock으로 하이 레벨과 로우 레벨 사이에서 주기적으로 스윙한다. 따라서, 제1 및 제2 클록 신호들은 제2 클록 신호(CLK)가 제1 클록 신호(CLK)의 하강 에지로부터 τclock/6의 미리 결정된 시간 이후에 상승하고, 제1 클록 신호(CLK)의 상승 에지로부터 τclock/6의 미리 결정된 시간 전에 하강하는 식의 준-상보적 모드에서 스윙한다.
그 후, 단일 공통 클록 라인(Lclk)은 제2 클록 신호(CLK)가 제1 클록 신호(CLK)의 하강 에지로부터 τclock/6의 미리 결정된 시간 이후에 상승하고, 제1 클록 신호(CLK)의 상승 에지로부터 τclock/6의 미리 결정된 시간 전에 하강하는 식의 상보적 모드에서 스윙하는 클록 펄스를 공급할 수 있다. 여기서, 도 5a에 도시된 제1 클록 신호(CLK) 및 제2 클록 신호(CLK)의 클록 사이클 τclock은 ALU(112)에서의 산술 및 논리 연산들을 제어하는 클록 사이클과 동일하다.
전술한 바와 같이, 후면-인버터(Ir11)의 입력 단자는 버퍼 요소(Tr11)의 출력 단자에 연결된다. 즉, 버퍼 요소(Tr11)는 제1 E-열(Ur1)의 입력측에 인접하게 배열된 제1 O-열(U1) 중 하나에 할당된 인접한 전단 셀(M11)의 출력 단자로부터의 이동 정보 세트 내의 신호들 중 하나의 신호의 전달을 제어한다. 후면-인버터(Ir11)는 전력 공급 라인(Lsv)에 연결된 제1 전력 공급 단자 및 버퍼 요소(Tr11)의 출력 단자에 연결된 입력 단자 및 접지 전위로의 제2 전력 공급 단자를 포함한다.
제1 및 제2 클록 신호들이 준-상보적 모드에서 주기적으로 스윙하기 때문에, 결합 요소(Tc11) 및 버퍼 요소(Tr11)는 결합 요소(Tc11)가 전도성 상태일 때, 버퍼 요소(Tr11)가 차단 상태가 되고, 또한 그 반대가 되는 식의 준-상보적으로 동작한다. 따라서, 신호의 전달이 마치 도미노 하강과 같은, 전면-인버터(I11)의 저장 커패시터(C11)로부터 후면-인버터(Ir11)로의 의도치 않게 전달되는 신호의 "도미노 수송"이 방지된다.
전면-인버터(I11)로부터 후면-인버터(Ir11)로의 도미노 수송이 보호되기 때문에, 전단 셀(M11) 및 후단 셀(Mr11) 각각은 능동의 독립적인 비트 레벨 셀로서 역할을 할 수 있다. 데이터 스트림 내의 연속적인 2개의 비트 레벨 데이터가 제1 이중 비트 메모리 유닛에서의 이웃한 비트 레벨 셀들(M11 및 Mr11)에 의해 공유될 수 있기 때문에, 데이터 패킹 밀도가 최대화되어 메모리 용량이 증가될 수 있다.
후면-인버터(Ir11)의 접지 전위와 출력 단자 사이에, 후면-인버터(Ir11)에 할당된 저장 커패시터(Cr11)가 연결된다. 저장 커패시터(Cr11)는 후면-인버터(Ir11)에 기생하는 표류 커패시터에 의해 구현될 수 있다. 다른 저장 커패시터들(Cr21, Cr31, ........, Cr(m-1)1, Crm1)은 후면-인버터(Ir21, Ir31, ........, Ir(m-1)1, Irm1)의 미세 구조들에서 각각 표류 커패시터들에 의해 구현될 수 있다.
후단 셀(Mr11)의 출력 단자는 다음 전단 셀(M12)에 저장 커패시터(Cr11)에 저장된 신호를 전달한다. 즉, 후면-인버터(Ir11)는 동일한 행에 배열된 전단 셀(M11)로부터 전달되는 반전된 신호를 재반전시키고, 후단 셀(Mr11)의 출력측에 인접하게 배열된 제2 O-열들(U2)에 재반전된 신호를 추가로 전달한다. 그리고, 저장 커패시터(Cr11)는 재반전된 신호를 저장한다.
<제1 열에서의 제2 행>:
유사하게, 도 3a에 도시된 바와 같이, 제2 행 상의 전단 셀(M21)은 입력 열의 어레이 상에서 제2 비트 레벨 입력 단자(IN2)의 출력 단자에 연결된 입력 단자 및 클록 라인(Lclk)에 연결된 제어 단자를 갖는 결합 요소(Tc21) 및 전면-인버터(I21)를 포함하고, 전면-인버터의 입력 단자는 결합 요소(Tc21)의 출력 단자에 연결된다. 전면-인버터(I21)는 전력 공급 라인(Lsv)에 연결된 제1 전력 공급 단자 및 결합 요소(Tc21)의 출력 단자에 연결된 입력 단자 및 접지 전위로의 제2 전력 공급 단자를 포함한다.
인버터의 고유 성능으로 인해, 전면-인버터(I21)는 감쇠된 펄스 높이를 공급 전압의 전압 레벨까지 증폭함으로써 전면-인버터(I21)가 1 볼트의 낮은 공급 전압에서 구동되더라도, 입력된 입력 신호의 펄스 파형을 성형할 수 있다. 전면-인버터(I21)의 접지 전위와 출력 단자 사이에, 전면-인버터(I21)에 할당된 저장 커패시터(C21)가 연결된다. 출력 단자는 저장 커패시터(C21)에 저장된 신호를 제2 O-열(U2)에서 다음 전단 셀(M22) 이전에 배열되는 후단 셀(Mr21)에 전달한다.
도 3a에 도시된 바와 같이, 전단 셀(M21)과 전단 셀(M22) 사이에 삽입된 제2 행 후단 셀(Mr21)은 선행 전단 셀(M21)의 출력 단자에 연결된 입력 단자 및 클록 라인(Lclk)에 연결된 제어 단자를 갖는 버퍼 요소(Tr21) 및 버퍼 요소(Tr21)의 출력 단자에 연결된 입력 단자를 갖는 후면-인버터(Ir21)를 포함한다. 즉, 버퍼 요소(Tr21)는 E-열(Ur1)의 입력측에 인접하게 배열된 O-열(U1)에 할당된 인접한 전단 셀(M21)의 출력 단자로부터의 신호의 전달을 제어한다. 후면-인버터(Ir21)는 전력 공급 라인(Lsv)에 연결된 제1 전력 공급 단자 및 버퍼 요소(Tr21)의 출력 단자에 연결된 입력 단자 및 접지 전위로의 제2 전력 공급 단자를 갖는다.
후면-인버터(Ir21)의 접지 전위와 출력 단자 사이에, 후면-인버터(Ir21)에 할당된 저장 커패시터(Cr21)가 연결된다. 후단 셀(Mr21)의 출력 단자는 다음 전단 셀(M22)에 저장 커패시터(Cr21)에 저장된 신호를 전달한다. 즉, 후면-인버터(Ir21)는 동일한 행에 배열된 전단 셀(M21)로부터 전달되는 반전된 신호를 재반전시키고, 후단 셀(Mr21)의 출력측에 인접하게 배열된 O-열(U2)에 재반전된 신호를 추가로 전달한다. 그리고, 저장 커패시터(Cr21)는 재반전된 신호를 저장한다.
제1 및 제2 클록 신호들이 준-상보적 모드에서 주기적으로 스윙하기 때문에, 제1 O-열(U1)에서의 결합 요소(Tc21) 및 제1 E-열(Ur1)에서의 버퍼 요소(Tr21)는 결합 요소(Tc21)가 전도성 상태일 때, 제1 E-열(Ur1)에서의 버퍼 요소(Tr21)가 차단 상태가 되고, 또한 그 반대가 되는 식의 준-상보적으로 각각 동작한다. 따라서, 전면-인버터(I11)의 저장 커패시터(C11)로부터 후면-인버터(Ir11)로의 도미노 수송의 보호와 유사하게, 전면-인버터(I21)의 저장 커패시터(C21)로부터 후면-인버터(Ir21)로의 신호들의 도미노 수송이 방지된다. 그리고, 전면-인버터(I21) 및 후면-인버터(Ir21)의 쌍에 의해, 감쇠된 신호 "1"의 전압 레벨들이 각각 공급 전압의 전압 레벨까지 증폭되어 왜곡된 입력 신호들을 파형화한다.
<제1 열에서의 제3 행>:
도 3a에 도시된 바와 같이, 제3 행 상의 전단 셀(M31)은 입력 열의 어레이 상에서 제3 비트 레벨 입력 단자(IN3)의 출력 단자에 연결된 입력 단자 및 클록 라인(Lclk)에 연결된 제어 단자를 갖는 결합 요소(Tc31) 및 전면-인버터(I31)를 포함하고, 전면-인버터의 입력 단자는 결합 요소(Tc31)의 출력 단자에 연결된다. 전면-인버터(I31)는 전력 공급 라인(Lsv)에 연결된 제1 전력 공급 단자 및 결합 요소(Tc31)의 출력 단자에 연결된 입력 단자 및 접지 전위로의 제2 전력 공급 단자를 포함한다.
인버터의 고유 성능으로 인해, 전면-인버터(I31)는 전면-인버터(I31)가 1 볼트의 낮은 공급 전압에서 구동되더라도, 입력된 입력 신호의 펄스 파형을 성형할 수 있다. 전면-인버터(I31)의 접지 전위와 출력 단자 사이에, 전면-인버터(I31)에 할당된 저장 커패시터(C31)가 연결된다. 출력 단자는 저장 커패시터(C31)에 저장된 신호를 제2 O-열(U2)에서 다음 전단 셀(M32) 이전에 배열되는 후단 셀(Mr31)에 전달한다.
도 3a에 도시된 바와 같이, 제3 행 후단 셀(Mr31)은 전단 셀(M31)과 전단 셀(M32) 사이에 삽입된다. 제3 행 후단 셀(Mr31)은 선행 전단 셀(M31)의 출력 단자에 연결된 입력 단자 및 클록 라인(Lclk)에 연결된 제어 단자를 갖는 버퍼 요소(Tr31) 및 버퍼 요소(Tr31)의 출력 단자에 연결된 입력 단자를 갖는 후면-인버터(Ir31)를 포함한다.
즉, 버퍼 요소(Tr31)는 E-열(Ur1)의 입력측에 인접하게 배열된 O-열(U1)에 할당된 인접한 전단 셀(M31)의 출력 단자로부터의 신호의 전달을 제어한다. 후면-인버터(Ir31)는 전력 공급 라인(Lsv)에 연결된 제1 전력 공급 단자 및 버퍼 요소(Tr31)의 출력 단자에 연결된 입력 단자 및 접지 전위로의 제2 전력 공급 단자를 갖는다. 후면-인버터(Ir31)의 접지 전위와 출력 단자 사이에, 후면-인버터(Ir31)에 할당된 저장 커패시터(Cr31)가 연결된다.
후단 셀(Mr31)의 출력 단자는 다음 전단 셀(M32)에 저장 커패시터(Cr31)에 저장된 신호를 전달한다. 즉, 후면-인버터(Ir31)는 동일한 행에 배열된 전단 셀(M31)로부터 전달되는 반전된 신호를 재반전시키고, 후단 셀(Mr31)의 출력측에 인접하게 배열된 O-열(U2)에 재반전된 신호를 추가로 전달한다. 그리고, 저장 커패시터(Cr31)는 재반전된 신호를 저장한다.
제1 및 제2 클록 신호들이 주기적으로 스윙하기 때문에, 제1 O-열(U1)에서의 결합 요소(Tc31) 및 제1 E-열(Ur1)에서의 버퍼 요소(Tr31)는 결합 요소(Tc31)가 전도성 상태일 때, 제1 E-열(Ur1)에서의 버퍼 요소(Tr31)가 차단 상태가 되고, 또한 그 반대가 되는 식으로 동작한다. 따라서, 전면-인버터(I31)의 저장 커패시터(C31)로부터 후면-인버터(Ir31)로의 신호들의 도미노 수송이 방지된다. 그리고, 전면-인버터(I31) 및 후면-인버터(Ir31)의 쌍에 의해, 감쇠된 신호 "1"의 전압 레벨들이 각각 공급 전압의 전압 레벨까지 증폭되어 왜곡된 입력 신호들을 파형화한다.
<제1 열에서의 (m-1)번째 행>
(m-1)번째 행 상의 전단 셀(M(m-1)1)은 입력 열의 어레이 상에서 (m-1)번째 비트 레벨 입력 단자(IN(m-1))의 출력 단자에 연결된 입력 단자 및 클록 라인(Lclk)에 연결된 제어 단자를 갖는 결합 요소(Tc(m-1)1) 및 전면-인버터(I(m-1)1)를 포함하고, 전면-인버터의 입력 단자는 결합 요소(Tc(m-1)1)의 출력 단자에 연결된다. 전면-인버터(I(m-1)1)는 전력 공급 라인(Lsv)에 연결된 제1 전력 공급 단자, 결합 요소(Tc(m-1)1)의 출력 단자에 연결된 입력 단자 및 접지 전위로의 제2 전력 공급 단자를 갖는다.
인버터의 고유 성능으로 인해, 전면-인버터(I(m-1)1)는 전면-인버터(I(m-1)1)가 1 볼트의 낮은 공급 전압에서 구동되더라도, 입력된 입력 신호의 펄스 파형을 성형할 수 있다. 전면-인버터(I(m-1)1)의 접지 전위와 출력 단자 사이에, 전면-인버터(I(m-1)1)에 할당된 저장 커패시터(C(m-1)1)가 연결된다. 전단 셀(M(m-1)1)의 출력 단자는 저장 커패시터(C(m-1)1)에 저장된 신호를 제2 O-열(U2)에서 다음 전단 셀(M(m-1)2) 이전에 배열되는 후단 셀(Mr(m-1)1)에 전달한다.
도 3a에 도시된 바와 같이, 전단 셀(M(m-1)1)과 전단 셀(M(m-1)2) 사이에 삽입된 (m-1)번째 행 후단 셀(Mr(m-1)1)은 선행 전단 셀(M(m-1)1)의 출력 단자에 연결된 입력 단자 및 클록 라인(Lclk)에 연결된 제어 단자를 갖는 버퍼 요소(Tr(m-1)1) 및 버퍼 요소(Tr(m-1)1)의 출력 단자에 연결된 입력 단자를 갖는 후면-인버터(Ir(m-1)1)를 포함한다. 즉, 버퍼 요소(Tr(m-1)1)는 E-열(Ur1)의 입력측에 인접하게 배열된 O-열(U1)에 할당된 인접한 전단 셀(M(m-1)1)의 출력 단자로부터의 신호의 전달을 제어한다. 후면-인버터(Ir(m-1)1)는 전력 공급 라인(Lsv)에 연결된 제1 전력 공급 단자, 버퍼 요소(Tr(m-1)1)의 출력 단자에 연결된 입력 단자 및 접지 전위로의 제2 전력 공급 단자를 갖는다.
후면-인버터(Ir(m-1)1)의 접지 전위와 출력 단자 사이에, 후면-인버터(Ir(m-1)1)에 할당된 저장 커패시터(Cr(m-1)1)가 연결된다. 후단 셀(Mr(m-1)1)의 출력 단자는 다음 전단 셀(M(m-1)2)에 저장 커패시터(Cr(m-1)1)에 저장된 신호를 전달한다. 즉, 후면-인버터(Ir(m-1)1)는 동일한 행에 배열된 전단 셀(M(m-1)1)로부터 전달되는 반전된 신호를 재반전시키고, 후단 셀(Mr(m-1)1)의 출력측에 인접하게 배열된 O-열(U2)에 재반전된 신호를 추가로 전달한다. 그리고, 저장 커패시터(Cr(m-1)1)는 재반전된 신호를 저장한다.
제1 및 제2 클록 신호들이 주기적으로 스윙하기 때문에, 제1 O-열(U1)에서의 결합 요소(Tc(m-1)1) 및 제1 E-열(Ur1)에서의 버퍼 요소(Tr(m-1)1)는 결합 요소(Tc(m-1)1)가 전도성 상태일 때, 제1 E-열(Ur1)에서의 버퍼 요소(Tr(m-1)1)가 차단 상태가 되고, 또한 그 반대가 되는 식으로 동작한다. 따라서, 전면-인버터(I(m-1)1)의 저장 커패시터(C(m-1)1)로부터 후면-인버터(Ir(m-1)1)로의 신호들의 도미노 수송이 방지된다. 그리고, 전면-인버터(I(m-1)1) 및 후면-인버터(Ir(m-1)1)의 쌍에 의해, 감쇠된 신호 "1"의 전압 레벨들이 각각 공급 전압의 전압 레벨까지 증폭되어 왜곡된 입력 신호들을 파형화한다.
<제1 열에서의 m번째 행>
m번째 행 상의 전단 셀(Mm1)은 입력 열의 어레이 상에서 m번째 비트 레벨 입력 단자(INm)의 출력 단자에 연결된 입력 단자 및 클록 라인(Lclk)에 연결된 제어 단자를 갖는 결합 요소(Tcm1) 및 전면-인버터(Im1)를 포함하고, 전면-인버터의 입력 단자는 결합 요소(Tcm1)의 출력 단자에 연결된다. 전면-인버터(Im1)는 전력 공급 라인(Lsv)에 연결된 제1 전력 공급 단자, 결합 요소(Tcm1)의 출력 단자에 연결된 입력 단자 및 접지 전위로의 제2 전력 공급 단자를 갖는다.
인버터의 고유 성능으로 인해, 전면-인버터(Im1)는 전면-인버터(Im1)가 1 볼트의 낮은 공급 전압에서 구동되더라도, 입력된 입력 신호의 펄스 파형을 성형할 수 있다. 전면-인버터(Im1)의 접지 전위와 출력 단자 사이에, 전면-인버터(Im1)에 할당된 저장 커패시터(Cm1)가 연결된다. 전단 셀(Mm1)의 출력 단자는 저장 커패시터(Cm1)에 저장된 신호를 제2 O-열(U2)에서 다음 전단 셀(Mm2) 이전에 배열되는 후단 셀(Mrm1)에 전달한다.
도 3a에 도시된 바와 같이, 전단 셀(Mm1)과 전단 셀(Mm2) 사이에 삽입된 m번째 행 후단 셀(Mrm1)은 선행 전단 셀(Mm1)의 출력 단자에 연결된 입력 단자 및 클록 라인(Lclk)에 연결된 제어 단자를 갖는 버퍼 요소(Trm1) 및 버퍼 요소(Trm1)의 출력 단자에 연결된 입력 단자를 갖는 후면-인버터(Irm1)를 포함한다. 즉, 버퍼 요소(Trm1)는 E-열(Ur1)의 입력측에 인접하게 배열된 O-열(U1)에 할당된 인접한 전단 셀(Mm1)의 출력 단자로부터의 신호의 전달을 제어한다.
후면-인버터(Irm1)는 전력 공급 라인(Lsv)에 연결된 제1 전력 공급 단자, 버퍼 요소(Trm1)의 출력 단자에 연결된 입력 단자 및 접지 전위로의 제2 전력 공급 단자를 갖는다. 후면-인버터(Irm1)의 접지 전위와 출력 단자 사이에, 후면-인버터(Irm1)에 할당된 저장 커패시터(Crm1)가 연결된다. 후단 셀(Mrm1)의 출력 단자는 다음 전단 셀(Mm2)에 저장 커패시터(Crm1)에 저장된 신호를 전달한다. 즉, 후면-인버터(Irm1)는 동일한 행에 배열된 전단 셀(Mm1)로부터 전달되는 반전된 신호를 재반전시키고, 후단 셀(Mrm1)의 출력측에 인접하게 배열된 O-열(U2)에 재반전된 신호를 추가로 전달한다. 그리고, 저장 커패시터(Crm1)는 재반전된 신호를 저장한다.
제1 및 제2 클록 신호들이 주기적으로 스윙하기 때문에, 제1 O-열(U1)에서의 결합 요소(Tcm1) 및 제1 E-열(Ur1)에서의 버퍼 요소(Trm1)는 결합 요소(Tcm1)가 전도성 상태일 때, 제1 E-열(Ur1)에서의 버퍼 요소(Trm1)가 차단 상태가 되고, 또한 그 반대가 되는 식으로 동작한다. 따라서, 전면-인버터(Im1)의 저장 커패시터(Cm1)로부터 후면-인버터(Irm1)로의 신호들의 도미노 수송이 방지된다. 그리고, 전면-인버터(Im1) 및 후면-인버터(Irm1)의 쌍에 의해, 감쇠된 신호 "1"의 전압 레벨들이 각각 공급 전압의 전압 레벨까지 증폭되어 왜곡된 입력 신호들을 파형화한다.
<제2 열에서의 제1 행>
도 3b에 도시된 바와 같이, 매트릭스에서의 제2 O-열(U2)에서, 제1 행 상의 전단 셀(M12)은 제1 E-열(Ur1)에서 후단 셀(Mr11)의 출력 단자에 연결된 입력 단자 및 클록 라인(Lclk)에 연결된 제어 단자를 갖는 결합 요소(Tc12)를 포함한다. 전단 셀(M12)은 전면-인버터(I12)를 더 포함하고, 전면-인버터의 입력 단자는 결합 요소(Tc12)의 출력 단자에 연결된다.
전면-인버터(I12)는 전력 공급 라인(Lsv)에 연결된 제1 전력 공급 단자, 결합 요소(Tc12)의 출력 단자에 연결된 입력 단자, 및 접지 전위로의 제2 전력 공급 단자를 갖는다.
전면-인버터(I12)는 전면-인버터(I12)가 1 볼트의 낮은 공급 전압으로 구동되더라도, 입력된 입력 신호의 펄스 파형을 성형할 수 있다. 전면-인버터(I12)의 출력 단자에서, 저장 커패시터(C12)는 출력 단자와 접지 전위 사이에 연결된다. 저장 커패시터(C12)는 전면-인버터(I12)에 기생하는 표류 커패시터에 의해 구현될 수 있다. 다른 저장 커패시터들(C22, C32, ........, C(m-1)2, Cm2)은 각각 표류 커패시터들에 의해 구현될 수 있다. 출력 단자는 저장 커패시터(C12)에 저장된 신호를 제3 O-열(U3)에서의 다음 전단 셀(M13) 전에 배열되는 후단 셀(Mr12)에 전달한다.
그리고, 도 3b에 도시된 바와 같이, 매트릭스에서의 제1 E-열(Ur2)에서, 제1 행 후단 셀(Mr12)은 전단 셀(M12)과 제3 O-열(U3)에서의 전단 셀(M13) 사이에 삽입된다. 제1 행 후단 셀(Mr12)은 버퍼 요소, 또는 선행 전단 셀(M12)의 출력 단자에 연결된 입력 단자, 클록 라인(Lclk)에 연결된 제어 단자, 및 후면-인버터(Ir12)의 입력 단자에 연결된 출력 단자를 갖는 후단 결합 요소(Tr12)를 포함한다.
후면-인버터(Ir12)의 입력 단자는 버퍼 요소(Tr12)의 출력 단자에 연결된다. 즉, 버퍼 요소(Tr12)는 제2 E-열(Ur2)의 입력측에 인접하게 배열된 제2 O-열(U1)에 할당된 인접한 전단 셀(M12)의 출력 단자로부터의 신호의 전달을 제어한다. 후면-인버터(Ir12)는 전력 공급 라인(Lsv)에 연결된 제1 전력 공급 단자, 버퍼 요소(Tr12)의 출력 단자에 연결된 입력 단자 및 접지 전위로의 제2 전력 공급 단자를 갖는다. 제1 및 제2 클록 신호들이 준-상보적 모드에서 주기적으로 스윙하기 때문에, 결합 요소(Tc12) 및 버퍼 요소(Tr12)는 결합 요소(Tc12)가 전도성 상태일 때, 버퍼 요소(Tr12)가 차단 상태가 되고, 또한 그 반대가 되는 식의 준-상보적으로 동작한다. 따라서, 전면-인버터(I12)의 저장 커패시터(C12)로부터 후면-인버터(Ir12)로의 의도치 않게 전달되는 신호의 "도미노 수송"이 방지된다.
전면-인버터(I12)로부터 후면-인버터(Ir12)로의 도미노 수송이 보호되기 때문에, 전단 셀(M12) 및 후단 셀(Mr12) 각각은 능동의 독립적인 비트 레벨 셀로서 역할을 할 수 있다. 데이터 스트림 내의 연속적인 2개의 비트 레벨 데이터가 이웃한 비트 레벨 셀들(M12 및 Mr12)에 의해 공유될 수 있기 때문에, 데이터 패킹 밀도가 최대화되어 메모리 용량이 증가될 수 있다. 후면-인버터(Ir12)의 접지 전위와 출력 단자 사이에, 후면-인버터(Ir12)에 할당된 저장 커패시터(Cr12)가 연결된다. 저장 커패시터(Cr12)는 후면-인버터(Ir12)에 기생하는 표류 커패시터에 의해 구현될 수 있다. 다른 저장 커패시터들(Cr22, Cr32, ........, Cr(m-1)2, Crm2)은 후면-인버터(Ir22, Ir32, ........, Ir(m-1)2, Irm2)의 미세 구조들에서 각각 표류 커패시터들에 의해 구현될 수 있다.
후단 셀(Mr12)의 출력 단자는 다음 전단 셀(M13)에 저장 커패시터(Cr12)에 저장된 신호를 전달한다. 즉, 후면-인버터(Ir12)는 동일한 행에 배열된 전단 셀(M12)로부터 전달되는 반전된 신호를 재반전시키고, 후단 셀(Mr12)의 출력측에 인접하게 배열된 제3 O-열들(U3)에 재반전된 신호를 추가로 전달한다. 그리고, 저장 커패시터(Cr12)는 재반전된 신호를 저장한다.
<제2 열에서의 제2 행>
유사하게, 도 3b에 도시된 바와 같이, 제2 행 상의 전단 셀(M22)은 제1 E-열(Ur1)에서 후단 셀(Mr21)의 출력 단자에 연결된 입력 단자 및 클록 라인(Lclk)에 연결된 제어 단자를 갖는 결합 요소(Tc22) 및 전면-인버터(I22)를 포함하고, 전면-인버터(I22)의 입력 단자는 결합 요소(Tc22)의 출력 단자에 연결된다. 전면-인버터(I22)는 전력 공급 라인(Lsv)에 연결된 제1 전력 공급 단자, 결합 요소(Tc22)의 출력 단자에 연결된 입력 단자 및 접지 전위로의 제2 전력 공급 단자를 갖는다.
전면-인버터(I22)는 감쇠된 펄스 높이를 공급 전압의 전압 레벨까지 증폭함으로써 전면-인버터(I22)가 1 볼트의 낮은 공급 전압에서 구동되더라도, 입력된 입력 신호의 펄스 파형을 성형할 수 있다. 전면-인버터(I22)의 접지 전위와 출력 단자 사이에, 전면-인버터(I22)에 할당된 저장 커패시터(C22)가 연결된다. 출력 단자는 저장 커패시터(C22)에 저장된 신호를 제3 O-열(U3)에서 다음 전단 셀(M23) 이전에 배열되는 후단 셀(Mr22)에 전달한다.
도 3b에 도시된 바와 같이, 전단 셀(M22)과 전단 셀(M22) 사이에 삽입된 제2 행 후단 셀(Mr22)은 선행 전단 셀(M22)의 출력 단자에 연결된 입력 단자 및 클록 라인(Lclk)에 연결된 제어 단자를 갖는 버퍼 요소(Tr22) 및 버퍼 요소(Tr22)의 출력 단자에 연결된 입력 단자를 갖는 후면-인버터(Ir22)를 포함한다. 즉, 버퍼 요소(Tr22)는 E-열(Ur1)의 입력측에 인접하게 배열된 O-열(U1)에 할당된 인접한 전단 셀(M22)의 출력 단자로부터의 신호의 전달을 제어한다. 후면-인버터(Ir22)는 전력 공급 라인(Lsv)에 연결된 제1 전력 공급 단자, 버퍼 요소(Tr22)의 출력 단자에 연결된 입력 단자 및 접지 전위로의 제2 전력 공급 단자를 갖는다.
후면-인버터(Ir22)의 접지 전위와 출력 단자 사이에, 후면-인버터(Ir22)에 할당된 저장 커패시터(Cr22)가 연결된다. 후단 셀(Mr22)의 출력 단자는 다음 전단 셀(M22)에 저장 커패시터(Cr22)에 저장된 신호를 전달한다. 즉, 후면-인버터(Ir22)는 동일한 행에 배열된 전단 셀(M22)로부터 전달되는 반전된 신호를 재반전시키고, 후단 셀(Mr22)의 출력측에 인접하게 배열된 O-열(U3)에 재반전된 신호를 추가로 전달한다. 그리고, 저장 커패시터(Cr22)는 재반전된 신호를 저장한다.
제1 및 제2 클록 신호들이 준-상보적 모드에서 주기적으로 스윙하기 때문에, 제2 O-열(U2)에서의 결합 요소(Tc22) 및 제2 E-열(Ur2)에서의 버퍼 요소(Tr22)는 결합 요소(Tc22)가 전도성 상태일 때, 제2 E-열(Ur2)에서의 버퍼 요소(Tr22)가 차단 상태가 되고, 또한 그 반대가 되는 식의 준-상보적으로 각각 동작한다. 따라서, 전면-인버터(I22)의 저장 커패시터(C22)로부터 후면-인버터(Ir22)로의 신호들의 도미노 수송이 방지된다. 그리고, 전면-인버터(I22) 및 후면-인버터(Ir22)의 쌍에 의해, 감쇠된 신호 "1"의 전압 레벨들이 각각 공급 전압의 전압 레벨까지 증폭되어 왜곡된 입력 신호들을 파형화한다.
<제2 열에서의 제3 행>
도 3b에 도시된 바와 같이, 제3 행 상의 전단 셀(M32)은 제1 E-열(Ur1)에서 후단 셀(Mr31)의 출력 단자에 연결된 입력 단자 및 클록 라인(Lclk)에 연결된 제어 단자를 갖는 결합 요소(Tc32) 및 전면-인버터(I32)를 포함하고, 전면-인버터의 입력 단자는 결합 요소(Tc32)의 출력 단자에 연결된다. 전면-인버터(I32)는 전력 공급 라인(Lsv)에 연결된 제1 전력 공급 단자, 결합 요소(Tc32)의 출력 단자에 연결된 입력 단자 및 접지 전위로의 제2 전력 공급 단자를 갖는다.
전면-인버터(I32)는 전면-인버터(I32)가 1 볼트의 낮은 공급 전압에서 구동되더라도, 입력된 입력 신호의 펄스 파형을 성형할 수 있다. 전면-인버터(I32)의 접지 전위와 출력 단자 사이에, 전면-인버터(I32)에 할당된 저장 커패시터(C32)가 연결된다. 출력 단자는 저장 커패시터(C32)에 저장된 신호를 제3 O-열(U3)에서 다음 전단 셀(M33) 이전에 배열되는 후단 셀(Mr32)에 전달한다.
도 3b에 도시된 바와 같이, 제3 행 후단 셀(Mr32)은 전단 셀(M32)과 전단 셀(M33) 사이에 삽입된다. 제3 행 후단 셀(Mr32)은 선행 전단 셀(M32)의 출력 단자에 연결된 입력 단자 및 클록 라인(Lclk)에 연결된 제어 단자를 갖는 버퍼 요소(Tr32) 및 버퍼 요소(Tr32)의 출력 단자에 연결된 입력 단자를 갖는 후면-인버터(Ir32)를 포함한다. 즉, 버퍼 요소(Tr32)는 E-열(Ur2)의 입력측에 인접하게 배열된 O-열(U2)에 할당된 인접한 전단 셀(M32)의 출력 단자로부터의 신호의 전달을 제어한다. 후면-인버터(Ir32)는 전력 공급 라인(Lsv)에 연결된 제1 전력 공급 단자, 버퍼 요소(Tr32)의 출력 단자에 연결된 입력 단자 및 접지 전위로의 제2 전력 공급 단자를 갖는다.
후면-인버터(Ir32)의 접지 전위와 출력 단자 사이에, 후면-인버터(Ir32)에 할당된 저장 커패시터(Cr32)가 연결된다. 후단 셀(Mr32)의 출력 단자는 다음 전단 셀(M33)에 저장 커패시터(Cr32)에 저장된 신호를 전달한다. 즉, 후면-인버터(Ir32)는 동일한 행에 배열된 전단 셀(M32)로부터 전달되는 반전된 신호를 재반전시키고, 후단 셀(Mr32)의 출력측에 인접하게 배열된 O-열(U3)에 재반전된 신호를 추가로 전달한다. 그리고, 저장 커패시터(Cr32)는 재반전된 신호를 저장한다.
제1 및 제2 클록 신호들이 주기적으로 스윙하기 때문에, 제2 O-열(U2)에서의 결합 요소(Tc32) 및 제2 E-열(Ur2)에서의 버퍼 요소(Tr32)는 결합 요소(Tc32)가 전도성 상태일 때, 제2 E-열(Ur1)에서의 버퍼 요소(Tr32)가 차단 상태가 되고, 또한 그 반대가 되는 식으로 동작한다. 따라서, 전면-인버터(I32)의 저장 커패시터(C32)로부터 후면-인버터(Ir32)로의 신호들의 도미노 수송이 방지된다. 그리고, 전면-인버터(I32) 및 후면-인버터(Ir32)의 쌍에 의해, 감쇠된 신호 "1"의 전압 레벨들이 각각 공급 전압의 전압 레벨까지 증폭되어 왜곡된 입력 신호들을 파형화한다.
<제2 열에서의 (m-1)번째 행>
(m-1)번째 행 상의 전단 셀(M(m-1)2)은 제1 E-열(Ur1)에서 후단 셀(Mr(m-1)2)의 출력 단자에 연결된 입력 단자 및 클록 라인(Lclk)에 연결된 제어 단자를 갖는 결합 요소(Tc(m-1)2) 및 전면-인버터(I(m-1)2)를 포함하고, 전면-인버터(I(m-1)2)의 입력 단자는 결합 요소(Tc(m-1)2)의 출력 단자에 연결된다. 전면-인버터(I(m-1)2)는 전력 공급 라인(Lsv2)에 연결된 제1 전력 공급 단자, 결합 요소(Tc(m-1)2)의 출력 단자에 연결된 입력 단자 및 접지 전위로의 제2 전력 공급 단자를 갖는다.
전면-인버터(I(m-1)2)는 전면-인버터(I(m-1)2)가 1 볼트의 낮은 공급 전압에서 구동되더라도, 입력된 입력 신호의 펄스 파형을 성형할 수 있다. 전면-인버터(I(m-1)2)의 접지 전위와 출력 단자 사이에, 전면-인버터(I(m-1)2)에 할당된 저장 커패시터(C(m-1)2)가 연결된다. 전단 셀(M(m-1)2)의 출력 단자는 저장 커패시터(C(m-1)2)에 저장된 신호를 제3 O-열(U3)에서 다음 전단 셀(M(m-1)3) 이전에 배열되는 후단 셀(Mr(m-1)2)에 전달한다.
도 3b에 도시된 바와 같이, 전단 셀(M(m-1)2)과 전단 셀(M(m-1)3) 사이에 삽입된 (m-1)번째 행 후단 셀(Mr(m-1)2)은 선행 전단 셀(M(m-1)2)의 출력 단자에 연결된 입력 단자 및 클록 라인(Lclk)에 연결된 제어 단자를 갖는 버퍼 요소(Tr(m-1)2) 및 버퍼 요소(Tr(m-1)2)의 출력 단자에 연결된 입력 단자를 갖는 후면-인버터(Ir(m-1)2)를 포함한다. 즉, 버퍼 요소(Tr(m-1)2)는 E-열(Ur2)의 입력측에 인접하게 배열된 O-열(U2)에 할당된 인접한 전단 셀(M(m-1)2)의 출력 단자로부터의 신호의 전달을 제어한다.
후면-인버터(Ir(m-1)2)는 전력 공급 라인(Lsv)에 연결된 제1 전력 공급 단자, 버퍼 요소(Tr(m-1)2)의 출력 단자에 연결된 입력 단자 및 접지 전위로의 제2 전력 공급 단자를 갖는다. 후면-인버터(Ir(m-1)2)의 접지 전위와 출력 단자 사이에, 후면-인버터(Ir(m-1)2)에 할당된 저장 커패시터(Cr(m-1)2)가 연결된다. 후단 셀(Mr(m-1)2)의 출력 단자는 다음 전단 셀(M(m-1)3)에 저장 커패시터(Cr(m-1)2)에 저장된 신호를 전달한다. 즉, 후면-인버터(Ir(m-1)2)는 동일한 행에 배열된 전단 셀(M(m-1)2)로부터 전달되는 반전된 신호를 재반전시키고, 후단 셀(Mr(m-1)2)의 출력측에 인접하게 배열된 O-열(U3)에 재반전된 신호를 추가로 전달한다. 그리고, 저장 커패시터(Cr(m-1)2)는 재반전된 신호를 저장한다.
제1 및 제2 클록 신호들이 주기적으로 스윙하기 때문에, 제2 O-열(U2)에서의 결합 요소(Tc(m-1)2) 및 제2 E-열(Ur2)에서의 버퍼 요소(Tr(m-1)2)는 결합 요소(Tc(m-1)2)가 전도성 상태일 때, 버퍼 요소(Tr(m-1)2)가 차단 상태가 되고, 또한 그 반대가 되는 식으로 동작한다. 따라서, 전면-인버터(I(m-1)2)의 저장 커패시터(C(m-1)2)로부터 후면-인버터(Ir(m-1)2)로의 신호들의 도미노 수송이 방지된다. 그리고, 전면-인버터(I(m-1)2) 및 후면-인버터(Ir(m-1)2)의 쌍에 의해, 감쇠된 신호 "1"의 전압 레벨들이 각각 공급 전압의 전압 레벨까지 증폭되어 왜곡된 입력 신호들을 파형화한다.
<제2 열에서의 m번째 행>
m번째 행 상의 전단 셀(Mm2)은 제1 E-열(Ur1)에서 후단 셀(Mrm1)의 출력 단자에 연결된 입력 단자 및 클록 라인(Lclk)에 연결된 제어 단자를 갖는 결합 요소(Tcm2) 및 전면-인버터(Im2)를 포함하고, 전면-인버터의 입력 단자는 결합 요소(Tcm2)의 출력 단자에 연결된다. 전면-인버터(Im2)는 전력 공급 라인(Lsv)에 연결된 제1 전력 공급 단자, 결합 요소(Tcm2)의 출력 단자에 연결된 입력 단자 및 접지 전위로의 제2 전력 공급 단자를 갖는다.
전면-인버터(Im2)는 전면-인버터(Im2)가 1 볼트의 낮은 공급 전압에서 구동되더라도, 입력된 입력 신호의 펄스 파형을 성형할 수 있다. 전면-인버터(Im2)의 접지 전위와 출력 단자 사이에, 전면-인버터(Im2)에 할당된 저장 커패시터(Cm2)가 연결된다. 전단 셀(Mm2)의 출력 단자는 저장 커패시터(Cm2)에 저장된 신호를 제3 O-열(U3)에서의 다음 전단 셀(Mm3) 이전에 배열되는 후단 셀(Mrm2)에 전달한다.
도 3b에 도시된 바와 같이, m번째 행 후단 셀(Mrm2)은 전단 셀(Mm2)과 전단 셀(Mm3) 사이에 삽입된다. m번째 행 후단 셀(Mrm2)은 선행 전단 셀(Mm2)의 출력 단자에 연결된 입력 단자 및 클록 라인(Lclk)에 연결된 제어 단자를 갖는 버퍼 요소(Trm2) 및 버퍼 요소(Trm2)의 출력 단자에 연결된 입력 단자를 갖는 후면-인버터(Irm2)를 포함한다. 즉, 버퍼 요소(Trm2)는 E-열(Ur1)의 입력측에 인접하게 배열된 O-열(U1)에 할당된 인접한 전단 셀(Mm2)의 출력 단자로부터의 신호의 전달을 제어한다.
후면-인버터(Irm2)는 전력 공급 라인(Lsv)에 연결된 제1 전력 공급 단자, 버퍼 요소(Trm2)의 출력 단자에 연결된 입력 단자 및 접지 전위로의 제2 전력 공급 단자를 갖는다. 후면-인버터(Irm2)의 접지 전위와 출력 단자 사이에, 후면-인버터(Irm2)에 할당된 저장 커패시터(Crm2)가 연결된다. 후단 셀(Mrm2)의 출력 단자는 다음 전단 셀(Mm2)에 저장 커패시터(Crm2)에 저장된 신호를 전달한다. 즉, 후면-인버터(Irm2)는 동일한 행에 배열된 전단 셀(Mm2)로부터 전달되는 반전된 신호를 재반전시키고, 후단 셀(Mrm2)의 출력측에 인접하게 배열된 O-열(U3)에 재반전된 신호를 추가로 전달한다. 그리고, 저장 커패시터(Crm2)는 재반전된 신호를 저장한다.
제1 및 제2 클록 신호들이 주기적으로 스윙하기 때문에, 제2 O-열(U2)에서의 결합 요소(Tcm2) 및 제2 E-열(Ur2)에서의 버퍼 요소(Trm2)는 결합 요소(Tcm2)가 전도성 상태일 때, 버퍼 요소(Trm2)가 차단 상태가 되고, 또한 그 반대가 되는 식으로 동작한다. 따라서, 전면-인버터(Im2)의 저장 커패시터(Cm2)로부터 후면-인버터(Irm2)로의 신호들의 도미노 수송이 방지된다. 그리고, 전면-인버터(Im2) 및 후면-인버터(Irm2)의 쌍에 의해, 감쇠된 신호 "1"의 전압 레벨들이 각각 공급 전압의 전압 레벨까지 증폭되어 왜곡된 입력 신호들을 파형화한다.
<n번째 열에서의 제1 행>
또한, 도 3c에 도시된 바와 같이, 매트릭스에서의 n번째 O-열(Un)에서, 제1 행 상의 전단 셀(M1n)은 선행하는 (n-1)번째 E-열(Ur1)에서 후단 셀(Mr1(n-1))의 출력 단자에 연결된 입력 단자 및 클록 라인(Lclk)에 연결된 제어 단자를 갖는 결합 요소(Tc1n2)를 포함한다. 전단 셀(M1n)은 전면-인버터(I1n)를 더 포함하고, 전면-인버터의 입력 단자는 결합 요소(Tc1n)의 출력 단자에 연결된다.
전면-인버터(I1n)는 전력 공급 라인(Lsv)에 연결된 제1 전력 공급 단자, 결합 요소(Tc1n)의 출력 단자에 연결된 입력 단자, 및 접지 전위로의 제2 전력 공급 단자를 갖는다. 전면-인버터(I1n)는 전면-인버터(I1n)가 1 볼트의 낮은 공급 전압으로 구동되더라도, 입력된 입력 신호의 펄스 파형을 성형할 수 있다. 전면-인버터(I1n)의 출력 단자에서, 저장 커패시터(C1n)는 출력 단자와 접지 전위 사이에 연결된다. 저장 커패시터(C1n)는 전면-인버터(I1n)에 기생하는 표류 커패시터에 의해 구현될 수 있다. 다른 저장 커패시터들(C2n, C3n, ........, C(m-1)n, Cmn)은 각각 표류 커패시터들에 의해 구현될 수 있다. 출력 단자는 저장 커패시터(C1n)에 저장된 신호를 출력 열에서의 출력 단자(출력1) 전에 배열되는 후단 셀(Mr1n)에 전달한다.
그리고, 도 3c에 도시된 바와 같이, 매트릭스에서의 n번째 E-열(Urn)에서, 제1 행 후단 셀(Mr1n)은 전단 셀(M1n)과 출력 열에서의 출력 단자(출력1) 사이에 삽입된다. 제1 행 후단 셀(Mr1n)은 버퍼 요소, 또는 전단 셀(M1n)의 출력 단자에 연결된 입력 단자 및 클록 라인(Lclk)에 연결된 제어 단자, 및 CMOS 인버터에 의해 구현되는 후면-인버터(Ir1n)의 입력 단자에 연결된 출력 단자를 갖는 후단 결합 요소(Tr1n)를 포함한다.
CMOS 인버터의 입력 단자는 버퍼 요소(Tr1n)의 출력 단자에 연결된다. 즉, 버퍼 요소(Tr1n)는 n번째 E-열(Urn)의 입력측에 인접하게 배열된 n번째 O-열(Un)에 할당된 전단 셀(M1n)의 출력 단자로부터의 신호의 전달을 제어한다. 후면-인버터(Ir1n)는 전력 공급 라인(Lsv)에 연결된 제1 전력 공급 단자, 버퍼 요소(Tr1n)의 출력 단자에 연결된 입력 단자 및 접지 전위로의 제2 전력 공급 단자를 갖는다. 제1 및 제2 클록 신호들이 준-상보적 모드에서 주기적으로 스윙하기 때문에, 결합 요소(Tc1n) 및 버퍼 요소(Tr1n)는 결합 요소(Tc1n)가 전도성 상태일 때, 버퍼 요소(Tr1n)가 차단 상태가 되고, 또한 그 반대가 되는 식의 준-상보적으로 동작한다.
따라서, 신호의 "도미노 수송"이 보호되고, 전단 셀(M1n) 및 후단 셀(Mr1n) 각각은 능동의 독립적인 비트 레벨 셀로서 역할을 할 수 있다. 데이터 스트림 내의 연속적인 2개의 비트 레벨 데이터가 이웃한 비트 레벨 셀들(M1n 및 Mr1n)에 의해 공유될 수 있기 때문에, 데이터 패킹 밀도가 최대화되어 메모리 용량이 증가될 수 있다. 후면-인버터(Ir1n)의 접지 전위와 출력 단자 사이에, 후면-인버터(Ir1n)에 할당된 저장 커패시터(Cr1n)가 연결된다. 저장 커패시터(Cr1n)는 후면-인버터(Ir1n)에 기생하는 표류 커패시터에 의해 구현될 수 있다. 다른 저장 커패시터들(Cr2n, Cr3n, ........, Cr(m-1)n, Crmn)은 후면-인버터(Ir2n, Ir3n, ........, Ir(m-1)n, Irmn)의 미세 구조들에서 각각 표류 커패시터들에 의해 구현될 수 있다.
후단 셀(Mr1n)의 출력 단자는 출력 단자(출력1)에 저장 커패시터(Cr1n)에 저장된 신호를 전달한다. 즉, 후면-인버터(Ir1n)는 동일한 행에 배열된 전단 셀(M1n)로부터 전달되는 반전된 신호를 재반전시키고, 출력 열에서의 출력 단자(출력1)에 재반전된 신호를 추가로 전달한다. 그리고, 저장 커패시터(Cr1n)는 재반전된 신호를 저장한다.
<n번째 열에서의 제2 행>
유사하게, 도 3c에 도시된 바와 같이, 제2 행 상의 전단 셀(M2n)은 선행하는 (n-1)번째 E-열(Ur(n-1))에서 후단 셀(Mr2(n-1))의 출력 단자에 연결된 입력 단자 및 클록 라인(Lclk)에 연결된 제어 단자를 갖는 결합 요소(Tc2n1) 및 전면-인버터(I2n)를 포함하고, 전면-인버터(I2n)의 입력 단자는 결합 요소(Tc2n)의 출력 단자에 연결된다. 전면-인버터(I2n)는 전력 공급 라인(Lsv)에 연결된 제1 전력 공급 단자, 결합 요소(Tc2n)의 출력 단자에 연결된 입력 단자 및 접지 전위로의 제2 전력 공급 단자를 갖는다.
전면-인버터(I2n)는 감쇠된 펄스 높이를 공급 전압의 전압 레벨까지 증폭함으로써 전면-인버터(I2n)가 1 볼트의 낮은 공급 전압에서 구동되더라도, 입력된 입력 신호의 펄스 파형을 성형할 수 있다. 전면-인버터(I2n)의 접지 전위와 출력 단자 사이에, 전면-인버터(I2n)에 할당된 저장 커패시터(C2n)가 연결된다. 출력 단자는 저장 커패시터(C2n)에 저장된 신호를 출력 열에서의 출력 단자(출력2) 전에 배열되는 후단 셀(Mr2n)에 전달한다.
도 3c에 도시된 바와 같이, 전단 셀(M2n)과 출력 단자(출력2) 사이에 삽입된 제2 행 후단 셀(Mr2n)은 선행 전단 셀(M2n)의 출력 단자에 연결된 입력 단자 및 클록 라인(Lclk)에 연결된 제어 단자를 갖는 버퍼 요소(Tr2n) 및 버퍼 요소(Tr2n)의 출력 단자에 연결된 입력 단자를 갖는 후면-인버터(Ir2n)를 포함한다. 즉, 버퍼 요소(Tr2n)는 E-열(Urn)의 입력측에 인접하게 배열된 O-열(Un)에 할당된 전단 셀(M2n)의 출력 단자로부터의 신호의 전달을 제어한다. 후면-인버터(Ir2n)는 전력 공급 라인(Lsv)에 연결된 제1 전력 공급 단자, 버퍼 요소(Tr2n)의 출력 단자에 연결된 입력 단자 및 접지 전위로의 제2 전력 공급 단자를 갖는다.
후면-인버터(Ir2n)의 접지 전위와 출력 단자 사이에, 후면-인버터(Ir2n)에 할당된 저장 커패시터(Cr2n)가 연결된다. 후단 셀(Mr2n)의 출력 단자는 출력 단자(출력2)에 저장 커패시터(Cr2n)에 저장된 신호를 전달한다. 즉, 후면-인버터(Ir2n)는 동일한 행에 배열된 전단 셀(M2n)로부터 전달되는 반전된 신호를 재반전시키고, 출력 열에서의 출력 단자(출력2)에 재반전된 신호를 추가로 전달한다. 그리고, 저장 커패시터(Cr2n)는 재반전된 신호를 저장한다.
제1 및 제2 클록 신호들이 준-상보적 모드에서 주기적으로 스윙하기 때문에, n번째 O-열(Un)에서의 결합 요소(Tc2n) 및 n번째 E-열(Urn)에서의 버퍼 요소(Tr2n)는 결합 요소(Tc2n)가 전도성 상태일 때, 버퍼 요소(Tr2n)가 차단 상태가 되고, 또한 그 반대가 되는 식의 준-상보적으로 각각 동작한다. 따라서, 전면-인버터(I2n)의 저장 커패시터(C2n)로부터 후면-인버터(Ir2n)로의 신호들의 도미노 수송이 방지된다. 그리고, 전면-인버터(I2n) 및 후면-인버터(Ir2n)의 쌍에 의해, 감쇠된 신호 "1"의 전압 레벨들이 각각 공급 전압의 전압 레벨까지 증폭되어 왜곡된 입력 신호들을 파형화한다.
<n번째 열에서의 제3 행>
도 3c에 도시된 바와 같이, 제3 행 상의 전단 셀(M3n)은 선행하는 (n-1)번째 E-열(Ur1)에서 후단 셀(Mr31)의 출력 단자에 연결된 입력 단자 및 클록 라인(Lclk)에 연결된 제어 단자를 갖는 결합 요소(Tc3n) 및 전면-인버터(I3n)를 포함하고, 전면-인버터의 입력 단자는 결합 요소(Tc3n)의 출력 단자에 연결된다. 전면-인버터(I3n)는 전력 공급 라인(Lsv)에 연결된 제1 전력 공급 단자, 결합 요소(Tc3n)의 출력 단자에 연결된 입력 단자 및 접지 전위로의 제2 전력 공급 단자를 갖는다.
전면-인버터(I3n)는 전면-인버터(I3n)가 1 볼트의 낮은 공급 전압에서 구동되더라도, 입력된 입력 신호의 펄스 파형을 성형할 수 있다. 전면-인버터(I3n)의 접지 전위와 출력 단자 사이에, 전면-인버터(I3n)에 할당된 저장 커패시터(C3n)가 연결된다. 출력 단자는 저장 커패시터(C3n)에 저장된 신호를 출력 열에서의 출력 단자(출력3) 이전에 배열되는 후단 셀(Mr3n)에 전달한다.
도 3c에 도시된 바와 같이, 제3 행 후단 셀(Mr3n)은 전단 셀(M3n)과 전단 셀(M33) 사이에 삽입된다. 제3 행 후단 셀(Mr3n)은 전단 셀(M3n)의 출력 단자에 연결된 입력 단자 및 클록 라인(Lclk)에 연결된 제어 단자를 갖는 버퍼 요소(Tr3n) 및 버퍼 요소(Tr3n)의 출력 단자에 연결된 입력 단자를 갖는 후면-인버터(Ir3n)를 포함한다. 즉, 버퍼 요소(Tr3n)는 E-열(Ur2)의 입력측에 인접하게 배열된 O-열(U2)에 할당된 전단 셀(M3n)의 출력 단자로부터의 신호의 전달을 제어한다.
후면-인버터(Ir3n)는 전력 공급 라인(Lsv)에 연결된 제1 전력 공급 단자, 버퍼 요소(Tr3n)의 출력 단자에 연결된 입력 단자 및 접지 전위로의 제2 전력 공급 단자를 갖는다. 후면-인버터(Ir3n)의 접지 전위와 출력 단자 사이에, 후면-인버터(Ir3n)에 할당된 저장 커패시터(Cr3n)가 연결된다. 후단 셀(Mr3n)의 출력 단자는 출력 단자(출력3)에 저장 커패시터(Cr3n)에 저장된 신호를 전달한다. 즉, 후면-인버터(Ir3n)는 동일한 행에 배열된 전단 셀(M3n)로부터 전달되는 반전된 신호를 재반전시키고, 출력 열에서의 출력 단자(출력3)에 재반전된 신호를 추가로 전달한다. 그리고, 저장 커패시터(Cr3n)는 재반전된 신호를 저장한다.
제1 및 제2 클록 신호들이 주기적으로 스윙하기 때문에, n번째 O-열(U2)에서의 결합 요소(Tc3n) 및 n번째 E-열(Ur2)에서의 버퍼 요소(Tr3n)는 결합 요소(Tc3n)가 전도성 상태일 때, n번째 E-열(Ur1)에서의 버퍼 요소(Tr3n)가 차단 상태가 되고, 또한 그 반대가 되는 식으로 동작한다. 따라서, 전면-인버터(I3n)의 저장 커패시터(C3n)로부터 후면-인버터(Ir3n)로의 신호들의 도미노 수송이 방지된다. 그리고, 전면-인버터(I3n) 및 후면-인버터(Ir3n)의 쌍에 의해, 감쇠된 신호 "1"의 전압 레벨들이 각각 공급 전압의 전압 레벨까지 증폭되어 왜곡된 입력 신호들을 파형화한다.
<n번째 열에서의 (m-1)번째 행>
(m-1)번째 행 상의 전단 셀(M(m-1)n)은 선행하는 (n-1)번째 E-열(Ur1)에서 후단 셀(Mr(m-1)n)의 출력 단자에 연결된 입력 단자 및 클록 라인(Lclk)에 연결된 제어 단자를 갖는 결합 요소(Tc(m-1)n) 및 전면-인버터(I(m-1)n)를 포함하고, 전면-인버터의 입력 단자는 결합 요소(Tc(m-1)n)의 출력 단자에 연결된다. 전면-인버터(I(m-1)n)는 전력 공급 라인(Lsv)에 연결된 제1 전력 공급 단자, 결합 요소(Tc(m-1)n)의 출력 단자에 연결된 입력 단자 및 접지 전위로의 제2 전력 공급 단자를 갖는다.
전면-인버터(I(m-1)n)는 전면-인버터(I(m-1)n)가 1 볼트의 낮은 공급 전압에서 구동되더라도, 입력된 입력 신호의 펄스 파형을 성형할 수 있다. 전면-인버터(I(m-1)n)의 접지 전위와 출력 단자 사이에, 전면-인버터(I(m-1)n)에 할당된 저장 커패시터(C(m-1)n)가 연결된다. 전단 셀(M(m-1)n)의 출력 단자는 저장 커패시터(C(m-1)n)에 저장된 신호를 출력 열에서의 출력 단자(출력(m-1)) 이전에 배열되는 후단 셀(Mr(m-1)n)에 전달한다.
도 3c에 도시된 바와 같이, 전단 셀(M(m-1)n)과 전단 셀(M(m-1)3) 사이에 삽입된 (m-1)번째 행 후단 셀(Mr(m-1)n)은 전단 셀(M(m-1)n)의 출력 단자에 연결된 입력 단자 및 클록 라인(Lclk)에 연결된 제어 단자를 갖는 버퍼 요소(Tr(m-1)n) 및 버퍼 요소(Tr(m-1)n)의 출력 단자에 연결된 입력 단자를 갖는 후면-인버터(Ir(m-1)n)를 포함한다. 즉, 버퍼 요소(Tr(m-1)n)는 E-열(Ur2)의 입력측에 인접하게 배열된 O-열(U2)에 할당된 인접한 전단 셀(M(m-1)n)의 출력 단자로부터의 신호의 전달을 제어한다.
후면-인버터(Ir(m-1)n)는 전력 공급 라인(Lsv)에 연결된 제1 전력 공급 단자, 버퍼 요소(Tr(m-1)n)의 출력 단자에 연결된 입력 단자 및 접지 전위로의 제2 전력 공급 단자를 갖는다. 후면-인버터(Ir(m-1)n)의 접지 전위와 출력 단자 사이에, 후면-인버터(Ir(m-1)n)에 할당된 저장 커패시터(Cr(m-1)n)가 연결된다. 후단 셀(Mr(m-1)n)의 출력 단자는 출력 단자(출력(m-1))에 저장 커패시터(Cr(m-1)n)에 저장된 신호를 전달한다. 즉, 후면-인버터(Ir(m-1)n)는 동일한 행에 배열된 전단 셀(M(m-1)n)로부터 전달되는 반전된 신호를 재반전시키고, 출력 열에서의 출력 단자(출력(m-1))에 재반전된 신호를 추가로 전달한다. 그리고, 저장 커패시터(Cr(m-1)n)는 재반전된 신호를 저장한다.
제1 및 제2 클록 신호들이 주기적으로 스윙하기 때문에, n번째 O-열(U2)에서의 결합 요소(Tc(m-1)n) 및 n번째 E-열(Ur2)에서의 버퍼 요소(Tr(m-1)n)는 결합 요소(Tc(m-1)n)가 전도성 상태일 때, 버퍼 요소(Tr(m-1)n)가 차단 상태가 되고, 또한 그 반대가 되는 식으로 동작한다. 따라서, 전면-인버터(I(m-1)n)의 저장 커패시터(C(m-1)n)로부터 후면-인버터(Ir(m-1)n)로의 신호들의 도미노 수송이 방지된다. 그리고, 전면-인버터(I(m-1)n) 및 후면-인버터(Ir(m-1)n)의 쌍에 의해, 감쇠된 신호 "1"의 전압 레벨들이 각각 공급 전압의 전압 레벨까지 증폭되어 왜곡된 입력 신호들을 파형화한다.
<n번째 열에서의 m번째 행>
m번째 행 상의 전단 셀(Mmn)은 선행하는 (n-1)번째 E-열(Ur1)에서 후단 셀(Mrm1)의 출력 단자에 연결된 입력 단자 및 클록 라인(Lclk)에 연결된 제어 단자를 갖는 결합 요소(Tcmn) 및 전면-인버터(Imn)를 포함하고, 전면-인버터의 입력 단자는 결합 요소(Tcmn)의 출력 단자에 연결된다. 전면-인버터(Imn)는 전력 공급 라인(Lsv)에 연결된 제1 전력 공급 단자, 결합 요소(Tcmn)의 출력 단자에 연결된 입력 단자 및 접지 전위로의 제2 전력 공급 단자를 갖는다.
전면-인버터(Imn)는 전면-인버터(Imn)가 1 볼트의 낮은 공급 전압에서 구동되더라도, 입력된 입력 신호의 펄스 파형을 성형할 수 있다. 전면-인버터(Imn)의 접지 전위와 출력 단자 사이에, 전면-인버터(Imn)에 할당된 저장 커패시터(Cmn)가 연결된다. 전단 셀(Mmn)의 출력 단자는 저장 커패시터(Cmn)에 저장된 신호를 출력 열에서의 출력 단자(출력m) 이전에 배열되는 후단 셀(Mrmn)에 전달한다.
도 3c에 도시된 바와 같이, m번째 행 후단 셀(Mrmn)은 전단 셀(Mmn)과 전단 셀(Mm3) 사이에 삽입된다. m번째 행 후단 셀(Mrmn)은 선행 전단 셀(Mmn)의 출력 단자에 연결된 입력 단자 및 클록 라인(Lclk)에 연결된 제어 단자를 갖는 버퍼 요소(Trmn) 및 버퍼 요소(Trmn)의 출력 단자에 연결된 입력 단자를 갖는 후면-인버터(Irmn)를 포함한다. 즉, 버퍼 요소(Trmn)는 E-열(Ur1)의 입력측에 인접하게 배열된 O-열(U1)에 할당된 인접한 전단 셀(Mmn)의 출력 단자로부터의 신호의 전달을 제어한다.
후면-인버터(Irmn)는 전력 공급 라인(Lsv)에 연결된 제1 전력 공급 단자, 버퍼 요소(Trmn)의 출력 단자에 연결된 입력 단자 및 접지 전위로의 제2 전력 공급 단자를 갖는다. 후면-인버터(Irmn)의 접지 전위와 출력 단자 사이에, 후면-인버터(Irmn)에 할당된 저장 커패시터(Crmn)가 연결된다. 후단 셀(Mrmn)의 출력 단자는 출력 단자(출력m)에 저장 커패시터(Crmn)에 저장된 신호를 전달한다. 즉, 후면-인버터(Irmn)는 동일한 행에 배열된 전단 셀(Mmn)로부터 전달되는 반전된 신호를 재반전시키고, 출력 열에서의 출력 단자(출력m)에 재반전된 신호를 추가로 전달한다. 그리고, 저장 커패시터(Crmn)는 재반전된 신호를 저장한다.
제1 및 제2 클록 신호들이 주기적으로 스윙하기 때문에, n번째 O-열(U2)에서의 결합 요소(Tcmn) 및 n번째 E-열(Ur2)에서의 버퍼 요소(Trmn)는 결합 요소(Tcmn)가 전도성 상태일 때, 버퍼 요소(Trmn)가 차단 상태가 되고, 또한 그 반대가 되는 식으로 동작한다. 따라서, 전면-인버터(Imn)의 저장 커패시터(Cmn)로부터 후면-인버터(Irmn)로의 신호들의 도미노 수송이 방지된다. 그리고, 전면-인버터(Imn) 및 후면-인버터(Irmn)의 쌍에 의해, 감쇠된 신호 "1"의 전압 레벨들이 각각 공급 전압의 전압 레벨까지 증폭되어 왜곡된 입력 신호들을 파형화한다.
도 3a 내지 도 3c에는 각각 단일 제어 단자를 갖는 결합 요소(Tcij(i = 1 내지 m; j = 1 내지 n))와 버퍼 요소(Trij)가 도시되어 있다. 그러나, 도 3a 내지 도 3c에 도시된 회로 토폴로지들은 단순한 예들이며, 결합 요소(Tcij) 및 버퍼 요소(Trij)는 상보적 패스 트랜지스터 논리 또는 CMOS 전송 게이트와 같은 이중 제어 단자들을 가질 수 있다.
예를 들어, CMOS 전송 게이트의 제1 제어 단자에는 제1 클록 신호가 인가될 수 있고, CMOS 전송 게이트의 제2 제어 단자에는 제1 클록 신호의 반전된 신호인 제2 클록 신호가 인가되어, 결합 요소(Tcij) 및 버퍼 요소(Trij)의 이중 제어 단자들이 상보적인 방식으로 바이어싱된다. 결합 요소(Tcij) 및 버퍼 요소(Trij) 각각이 이중 제어 단자들을 갖는 경우에도, 도 3a 내지 도 3c에 도시된 단일 클록 라인은 인버터가 제1 제어 단자와 제2 제어 단자 사이에 삽입되는 경우, 제1 클록 신호가 쉽게 반전되어 제2 클록 신호를 획득하기 때문에 제1 및 제2 클록 신호들을 제공하는데 이용가능하다.
(제1 실시예: 3중 트랜지스터 셀 방식)
도 4a 및 도 4b는 제1 실시예에 관한 MM 컴퓨터 시스템에서 이용되는, 후단 셀들의 어레이를 포함하는 MM 셀들의 대표적인 2*2 어레이들의 트랜지스터 레벨 표현들의 예를 도시한다. 도 4a 및 도 4b에 도시된 회로 구성들에서, MOS 전계 효과 트랜지스터들(FET들)에 대한 트랜지스터 심볼들이 능동 요소들로서 이용되지만, MOSFET들은 MOS 정적 유도 트랜지스터들(SIT들)로 대체될 수 있다.
그리고, 또한, MOSFET 및 MOSSIT는 각각 산화규소 막(SiO2 막) 이외의 게이트 절연막들을 갖는, 금속-절연체-반도체(MIS) FET 및 MISSIT로 대체될 수 있다. MM의 트랜지스터 레벨 구성을 구현하는 능동 요소들의 동일한 대체가 제2 및 제3 실시예들에 적용될 수 있다.
따라서, 제1 내지 제3 실시예들에서 언급되는 "MOS 트랜지스터들"은 "MIS 트랜지스터들"로 불려야 한다. 예를 들어, MIS 트랜지스터에 대한 절연막은 산화규소 막(SiO2 막), 질화규소 막(Si3N4 막), 및 산화규소 막(SiO2 막)을 포함하는 3층 구조를 갖는 ONO 막일 수 있다. 또한, MIS 트랜지스터에 이용되는 게이트 절연막은 스트론튬(Sr), 알루미늄(Al), 마그네슘(Mg), 이트륨(Y), 하프늄(Hf), 지르코늄(Zr), 탄탈륨(Ta), 및 비스무트(Bi)로부터 선택되는 적어도 하나의 원소를 포함하는 산화물, 또는 위에 열거된 원소들로부터 선택되는 적어도 하나의 원소를 포함하는 질화규소를 포함할 수 있다.
도 4a의 좌측 상단 위치에는, MM의 매트릭스에서 i번째 행의 j번째 전단 셀(Mij)이 도시되어 있다(i = 1 내지 m; j = 1 내지 n). 전단 셀(Mij)은 제1 클록 라인(Lclk1)에 연결된 게이트 전극 및 선행 전단 셀(Mi(j-1)) 사이에 삽입된 후단 셀(Mri(j-1))의 출력 단자에 연결된 제1 메인 전극을 갖는, nMOS 트랜지스터(Qij1)에 의해 구현된 결합 요소, 및 결합 요소(Qij1)의 제2 메인 전극에 연결된 입력 단자를 갖는 전면-인버터(Iij)를 포함한다.
즉, 결합 요소(Qij1)는 O-열(Uj)의 입력측에 인접하게 배열된 E-열(Ur(j-1))에 할당된 인접한 후단 셀(Mri(j-1))의 출력 단자로부터의 신호의 전달을 제어한다. 전면-인버터(Iij)는 전력 공급 라인(Lsv)에 연결된 제1 메인 전극과 결합 요소(Qij1)의 제2 메인 전극에 연결된 게이트 전극을 갖는 pMOS 트랜지스터(Qij2), 및 pMOS 트랜지스터(Qij2)의 제2 메인 전극에 연결된 제1 메인 전극, 결합 요소(Qij1)의 제2 메인 전극에 연결된 게이트 전극, 및 접지 전위에 연결된 제2 메인 전극을 갖는 nMOS 트랜지스터(Qij3)를 포함하는 CMOS 인버터에 의해 구현된다.
전면-인버터(Iij)의 출력 단자에는, 전면-인버터(Iij)에 할당된 저장 커패시터(Cij)가 nMOS 트랜지스터(Qij3)와 병렬로 연결된다. 그리고, pMOS 트랜지스터(Qij2)의 제2 메인 전극과 nMOS 트랜지스터(Qij3)의 제1 메인 전극을 연결하는 출력 노드는 전단 셀(Mij)의 내부 출력 단자로서 기능한다.
전단 셀(Mij)의 내부 출력 단자는 저장 커패시터(Cij)에 저장된 신호를 다음 전단 셀(Mi(j+1)) 전에 배열된 후단 셀(Mrij)에 전달한다. 즉, 전면-인버터(Iij)는 결합 요소(Qij1)를 통해 전달된 신호를 반전시키고, 반전된 신호를 전단 셀(Mij)의 출력측에 인접하게 배열된 E-열(Urj)에 추가로 전달한다. 그리고, 전단 저장 커패시터(Cij)는 반전된 신호를 저장한다.
그리고, 전단 셀(Mij)과 전단 셀(Mi(j+1)) 사이에 삽입된 후단 셀(Mrij)은 선행 전단 셀(Mij)의 내부 출력 단자에 연결된 제1 메인 전극 및 제2 클록 라인(Lclk2)에 연결된 게이트 전극을 갖는, nMOS 트랜지스터(Qrij1)에 의해 구현된 버퍼 요소, 및 버퍼 요소(Qrij1)의 제2 메인 전극에 연결된 입력 단자를 갖는 후면-인버터(Irij)를 포함한다. 이미 논의된 바와 같이, 제1 클록 라인(Lclk1) 및 제2 클록 라인(Lclk2)은 도 2에 도시된 바와 같이 단일 공통 클록 라인(Lclk)으로 병합될 수 있다.
즉, 버퍼 요소(Qrij1)는 E-열(Urj)의 입력측에 인접하게 배열된 O-열(Uj)에 할당된 인접한 전단 셀(Mij)의 출력 단자로부터의 신호의 전달을 제어한다. 후면-인버터(Irij)는 전력 공급 라인(Lsv)에 연결된 제1 메인 전극과 버퍼 요소(Qrij1)의 제2 메인 전극에 연결된 게이트 전극을 갖는 pMOS 트랜지스터(Qrij2), 및 pMOS 트랜지스터(Qrij2)의 제2 메인 전극에 연결된 제1 메인 전극, 버퍼 요소(Qrij1)의 제2 메인 전극에 연결된 게이트 전극, 및 접지 전위에 연결된 제2 메인 전극을 갖는 nMOS 트랜지스터(Qrij3)를 포함하는 CMOS 인버터에 의해 구현된다.
후면-인버터(Irij)의 출력 단자에는, 후면-인버터(Irij)에 할당된 저장 커패시터(Crij)가 nMOS 트랜지스터(Qrij3)와 병렬로 연결된다. 그리고, pMOS 트랜지스터(Qrij2)의 제2 메인 전극과 nMOS 트랜지스터(Qrij3)의 제1 메인 전극을 연결하는 출력 노드는 후단 셀(Mrij)의 출력 단자로서 기능한다. 후단 셀(Mrij)의 출력 단자는 저장 커패시터(Crij)에 저장된 신호를 다음 전단 셀(Mi(j+1))에 전달한다. 즉, 후면-인버터(Irij)는 동일한 행에 배열된 전단 셀(Mij)로부터 전달되는 반전된 신호를 재반전시키고, 재반전된 신호를 후단 셀(Mrij)의 출력측에 인접하게 배열된 O-열(U(j+1))에 추가로 전달한다. 그리고, 저장 커패시터(Crij)는 재반전된 신호를 저장한다.
그리고, 도 4a에 도시된 바와 같이, (i+1)번째 행의 j번째 전단 셀(M(i+1)j)은 제1 클록 라인(Lclk1)에 연결된 게이트 전극 및 선행 전단 셀(M(i+1)(j-1)) 사이에 삽입된 후단 셀(Mr(i+1)(j-1))의 출력 단자에 연결된 제1 메인 전극을 갖는, nMOS 트랜지스터(Q(i+1)j1)에 의해 구현된 결합 요소, 및 결합 요소(Q(i+1)j1)의 제2 메인 전극에 연결된 입력 단자를 갖는 전면-인버터(I(i+1)j)를 포함한다.
즉, 결합 요소(Q(i+1)j1)는 O-열(Uj)의 입력측에 인접하게 배열된 E-열(Ur(j-1))에 할당된 인접한 후단 셀(Mri(j-1), Mr(i+1)(j-1))의 출력 단자로부터의 신호의 전달을 제어한다. 전면-인버터(I(i+1)j)는 전력 공급 라인(Lsv)에 연결된 제1 메인 전극과 결합 요소(Q(i+1)j1)의 제2 메인 전극에 연결된 게이트 전극을 갖는 pMOS 트랜지스터(Q(i+1)j2), 및 pMOS 트랜지스터(Q(i+1)j2)의 제2 메인 전극에 연결된 제1 메인 전극, 결합 요소(Q(i+1)j1)의 제2 메인 전극에 연결된 게이트 전극, 및 접지 전위에 연결된 제2 메인 전극을 갖는 nMOS 트랜지스터(Q(i+1)j3)를 포함하는 CMOS 인버터에 의해 구현된다.
전면-인버터(I(i+1)j)의 출력 단자에는, 전면-인버터(I(i+1)j)에 할당된 저장 커패시터(C(i+1)j)가 nMOS 트랜지스터(Q(i+1)j3)와 병렬로 연결된다. 그리고, pMOS 트랜지스터(Q(i+1)j2)의 제2 메인 전극과 nMOS 트랜지스터(Q(i+1)j3)의 제1 메인 전극을 연결하는 출력 노드는 전단 셀(M(i+1)j)의 내부 출력 단자로서 기능한다. 전단 셀(M(i+1)j)의 내부 출력 단자는 저장 커패시터(C(i+1)j)에 저장된 신호를 다음 전단 셀(M(i+1)(j+1)) 전에 배열된 후단 셀(Mr(i+1)j)에 전달한다. 즉, 전면-인버터(I(i+1)j)는 결합 요소(Q(i+1)j1)를 통해 전달된 신호를 반전시키고, 반전된 신호를 전단 셀(M(i+1)j)의 출력측에 인접하게 배열된 E-열(Urj)에 추가로 전달한다. 그리고, 전단 저장 커패시터(C(i+1)j)는 반전된 신호를 저장한다.
그리고, 전단 셀(M(i+1)j)과 전단 셀(M(i+1)(j+1)) 사이에 삽입된 후단 셀(Mr(i+1)j)은 선행 전단 셀(M(i+1)j)의 내부 출력 단자에 연결된 제1 메인 전극 및 제2 클록 라인(Lclk2)에 연결된 게이트 전극을 갖는, nMOS 트랜지스터(Qr(i+1)j1)에 의해 구현된 버퍼 요소, 및 버퍼 요소(Qr(i+1)j1)의 제2 메인 전극에 연결된 입력 단자를 갖는 후면-인버터(Ir(i+1)j)를 포함한다.
즉, 버퍼 요소(Qr(i+1)j1)는 E-열(Urj)의 입력측에 인접하게 배열된 O-열(Uj)에 할당된 인접한 전단 셀(M(i+1)j)의 출력 단자로부터의 신호의 전달을 제어한다. 후면-인버터(Ir(i+1)j)는 전력 공급 라인(Lsv)에 연결된 제1 메인 전극과 버퍼 요소(Qr(i+1)j1)의 제2 메인 전극에 연결된 게이트 전극을 갖는 pMOS 트랜지스터(Qr(i+1)j2), 및 pMOS 트랜지스터(Qr(i+1)j2)의 제2 메인 전극에 연결된 제1 메인 전극, 버퍼 요소(Qr(i+1)j1)의 제2 메인 전극에 연결된 게이트 전극, 및 접지 전위에 연결된 제2 메인 전극을 갖는 nMOS 트랜지스터(Qr(i+1)j3)를 포함하는 CMOS 인버터에 의해 구현된다.
후면-인버터(Ir(i+1)j)의 출력 단자에는, 후면-인버터(Ir(i+1)j)에 할당된 저장 커패시터(Cr(i+1)j)가 nMOS 트랜지스터(Qr(i+1)j3)와 병렬로 연결된다. 그리고, pMOS 트랜지스터(Qr(i+1)j2)의 제2 메인 전극과 nMOS 트랜지스터(Qr(i+1)j3)의 제1 메인 전극을 연결하는 출력 노드는 후단 셀(Mr(i+1)j)의 출력 단자로서 기능한다. 후단 셀(Mr(i+1)j)의 출력 단자는 저장 커패시터(Cr(i+1)j)에 저장된 신호를 다음 전단 셀(M(i+1)(j+1))에 전달한다. 즉, 후면-인버터(Ir(i+1)j)는 동일한 행에 배열된 전단 셀(M(i+1)j)로부터 전달되는 반전된 신호를 재반전시키고, 재반전된 신호를 후단 셀(Mr(i+1)j)의 출력측에 인접하게 배열된 O-열(U(j+1))에 추가로 전달한다. 그리고, 저장 커패시터(Cr(i+1)j)는 재반전된 신호를 저장한다.
도 4b에 도시된 바와 같이, i번째 행의 (j+1)번째 전단 셀(Mi(j+1))은 제1 클록 라인(Lclk1)에 연결된 게이트 전극 및 선행 전단 셀(Mij) 사이에 삽입된 후단 셀(Mrij)의 출력 단자에 연결된 제1 메인 전극을 갖는, nMOS 트랜지스터(Qi(j+1)1)에 의해 구현된 결합 요소, 및 결합 요소(Qi(j+1)1)의 제2 메인 전극에 연결된 입력 단자를 갖는 전면-인버터(Ii(j+1))를 포함한다. 즉, 결합 요소(Qi(j+1)1)는 O-열(U(j+1))의 입력측에 인접하게 배열된 E-열(Urj)에 할당된 인접한 후단 셀(Mrij)의 출력 단자로부터의 신호의 전달을 제어한다.
전면-인버터(Ii(j+1))는 전력 공급 라인(Lsv)에 연결된 제1 메인 전극과 결합 요소(Qi(j+1)1)의 제2 메인 전극에 연결된 게이트 전극을 갖는 pMOS 트랜지스터(Qi(j+1)2), 및 pMOS 트랜지스터(Qi(j+1)2)의 제2 메인 전극에 연결된 제1 메인 전극, 결합 요소(Qi(j+1)1)의 제2 메인 전극에 연결된 게이트 전극, 및 접지 전위에 연결된 제2 메인 전극을 갖는 nMOS 트랜지스터(Qi(j+1)3)를 포함하는 CMOS 인버터에 의해 구현된다. 전면-인버터(Ii(j+1))의 출력 단자에는, 전면-인버터(Ii(j+1))에 할당된 저장 커패시터(Ci(j+1))가 nMOS 트랜지스터(Qi(j+1)3)와 병렬로 연결된다.
그리고, pMOS 트랜지스터(Qi(j+1)2)의 제2 메인 전극과 nMOS 트랜지스터(Qi(j+1)3)의 제1 메인 전극을 연결하는 출력 노드는 전단 셀(Mi(j+1))의 내부 출력 단자로서 기능한다. 전단 셀(Mi(j+1))의 내부 출력 단자는 저장 커패시터(Ci(j+1))에 저장된 신호를 다음 전단 셀(Mi(j+2)) 전에 배열된 후단 셀(Mri(j+1))에 전달한다. 즉, 전면-인버터(Ii(j+1))는 결합 요소(Qi(j+1)1)를 통해 전달된 신호를 반전시키고, 반전된 신호를 전단 셀(Mi(j+1))의 출력측에 인접하게 배열된 E-열(Ur(j+1))에 추가로 전달한다. 그리고, 전단 저장 커패시터(Ci(j+1))는 반전된 신호를 저장한다.
그리고, 전단 셀(Mi(j+1))과 전단 셀(Mi(j+2)) 사이에 삽입된 후단 셀(Mri(j+1))은 선행 전단 셀(Mi(j+1))의 내부 출력 단자에 연결된 제1 메인 전극 및 제2 클록 라인(Lclk2)에 연결된 게이트 전극을 갖는, nMOS 트랜지스터(Qri(j+1)1)에 의해 구현된 버퍼 요소, 및 버퍼 요소(Qri(j+1)1)의 제2 메인 전극에 연결된 입력 단자를 갖는 후면-인버터(Iri(j+1))를 포함한다. 즉, 버퍼 요소(Qri(j+1)1)는 E-열(Ur(j+1))의 입력측에 인접하게 배열된 O-열(U(j+1))에 할당된 인접한 전단 셀(Mi(j+1))의 출력 단자로부터의 신호의 전달을 제어한다.
후면-인버터(Iri(j+1))는 전력 공급 라인(Lsv)에 연결된 제1 메인 전극과 버퍼 요소(Qri(j+1)1)의 제2 메인 전극에 연결된 게이트 전극을 갖는 pMOS 트랜지스터(Qri(j+1)2), 및 pMOS 트랜지스터(Qri(j+1)2)의 제2 메인 전극에 연결된 제1 메인 전극, 버퍼 요소(Qri(j+1)1)의 제2 메인 전극에 연결된 게이트 전극, 및 접지 전위에 연결된 제2 메인 전극을 갖는 nMOS 트랜지스터(Qri(j+1)3)를 포함하는 CMOS 인버터에 의해 구현된다. 후면-인버터(Iri(j+1))의 출력 단자에는, 후면-인버터(Iri(j+1))에 할당된 저장 커패시터(Cri(j+1))가 nMOS 트랜지스터(Qri(j+1)3)와 병렬로 연결된다. 그리고, pMOS 트랜지스터(Qri(j+1)2)의 제2 메인 전극과 nMOS 트랜지스터(Qri(j+1)3)의 제1 메인 전극을 연결하는 출력 노드는 후단 셀(Mri(j+1))의 출력 단자로서 기능한다.
후단 셀(Mri(j+1))의 출력 단자는 저장 커패시터(Cri(j+1))에 저장된 신호를 다음 전단 셀(Mi(j+2))에 전달한다. 즉, 후면-인버터(Iri(j+1))는 동일한 행에 배열된 전단 셀(Mi(j+1))로부터 전달되는 반전된 신호를 재반전시키고, 재반전된 신호를 후단 셀(Mri(j+1))의 출력측에 인접하게 배열된 O-열(U(j+2))에 추가로 전달한다. 그리고, 저장 커패시터(Cri(j+1))는 재반전된 신호를 저장한다.
또한, 도 4b에 도시된 바와 같이, (i+1)번째 행 상의 (j+1)번째 전단 셀(M(i+1)(j+1))은 제1 클록 라인(Lclk1)에 연결된 게이트 전극 및 선행 전단 셀(M(i+1)j) 사이에 삽입된 후단 셀(Mr(i+1)j)의 출력 단자에 연결된 제1 메인 전극을 갖는, nMOS 트랜지스터(Q(i+1)(j+1)1)에 의해 구현된 결합 요소, 및 결합 요소(Q(i+1)(j+1)1)의 제2 메인 전극에 연결된 입력 단자를 갖는 전면-인버터(I(i+1)(j+1))를 포함한다.
즉, 결합 요소(Q(i+1)(j+1)1)는 O-열(U(j+1))의 입력측에 인접하게 배열된 E-열(Urj)에 할당된 인접한 후단 셀(Mr(i+1)j)의 출력 단자로부터의 신호의 전달을 제어한다. 전면-인버터(I(i+1)(j+1))는 전력 공급 라인(Lsv)에 연결된 제1 메인 전극과 결합 요소(Q(i+1)(j+1)1)의 제2 메인 전극에 연결된 게이트 전극을 갖는 pMOS 트랜지스터(Q(i+1)(j+1)2), 및 pMOS 트랜지스터(Q(i+1)(j+1)2)의 제2 메인 전극에 연결된 제1 메인 전극, 결합 요소(Q(i+1)(j+1)1)의 제2 메인 전극에 연결된 게이트 전극, 및 접지 전위에 연결된 제2 메인 전극을 갖는 nMOS 트랜지스터(Q(i+1)(j+1)3)를 포함하는 CMOS 인버터에 의해 구현된다.
전면-인버터(I(i+1)(j+1))의 출력 단자에는, 전면-인버터(I(i+1)(j+1))에 할당된 저장 커패시터(C(i+1)(j+1))가 nMOS 트랜지스터(Q(i+1)(j+1)3)와 병렬로 연결된다. 그리고, pMOS 트랜지스터(Q(i+1)(j+1)2)의 제2 메인 전극과 nMOS 트랜지스터(Q(i+1)(j+1)3)의 제1 메인 전극을 연결하는 출력 노드는 전단 셀(M(i+1)(j+1))의 내부 출력 단자로서 기능한다. 전단 셀(M(i+1)(j+1))의 내부 출력 단자는 저장 커패시터(C(i+1)(j+1))에 저장된 신호를 다음 전단 셀(M(i+1)(j+2)) 전에 배열된 후단 셀(Mr(i+1)(j+1))에 전달한다. 즉, 전면-인버터(I(i+1)(j+1))는 결합 요소(Q(i+1)(j+1)1)를 통해 전달된 신호를 반전시키고, 반전된 신호를 전단 셀(M(i+1)(j+1))의 출력측에 인접하게 배열된 E-열(Ur(j+1))에 추가로 전달한다. 그리고, 전단 저장 커패시터(C(i+1)(j+1))는 반전된 신호를 저장한다.
그리고, 전단 셀(M(i+1)(j+1))과 전단 셀(M(i+1)(j+2)) 사이에 삽입된 후단 셀(Mr(i+1)(j+1))은 선행 전단 셀(M(i+1)(j+1))의 내부 출력 단자에 연결된 제1 메인 전극 및 제2 클록 라인(Lclk2)에 연결된 게이트 전극을 갖는, nMOS 트랜지스터(Qr(i+1)(j+1)1)에 의해 구현된 버퍼 요소, 및 버퍼 요소(Qr(i+1)(j+1)1)의 제2 메인 전극에 연결된 입력 단자를 갖는 후면-인버터(Ir(i+1)(j+1))를 포함한다.
즉, 버퍼 요소(Qr(i+1)(j+1)1)는 E-열(Ur(j+1))의 입력측에 인접하게 배열된 O-열(U(j+1))에 할당된 인접한 전단 셀(M(i+1)(j+1))의 출력 단자로부터의 신호의 전달을 제어한다. 후면-인버터(Ir(i+1)(j+1))는 전력 공급 라인(Lsv)에 연결된 제1 메인 전극과 버퍼 요소(Qr(i+1)(j+1)1)의 제2 메인 전극에 연결된 게이트 전극을 갖는 pMOS 트랜지스터(Qr(i+1)(j+1)2), 및 pMOS 트랜지스터(Qr(i+1)(j+1)2)의 제2 메인 전극에 연결된 제1 메인 전극, 버퍼 요소(Qr(i+1)(j+1)1)의 제2 메인 전극에 연결된 게이트 전극, 및 접지 전위에 연결된 제2 메인 전극을 갖는 nMOS 트랜지스터(Qr(i+1)(j+1)3)를 포함하는 CMOS 인버터에 의해 구현된다.
후면-인버터(Ir(i+1)(j+1))의 출력 단자에는, 후면-인버터(Ir(i+1)(j+1))에 할당된 저장 커패시터(Cr(i+1)(j+1))가 nMOS 트랜지스터(Qr(i+1)(j+1)3)와 병렬로 연결된다. 그리고, pMOS 트랜지스터(Qr(i+1)(j+1)2)의 제2 메인 전극과 nMOS 트랜지스터(Qr(i+1)(j+1)3)의 제1 메인 전극을 연결하는 출력 노드는 후단 셀(Mr(i+1)(j+1))의 출력 단자로서 기능한다. 후단 셀(Mr(i+1)(j+1))의 출력 단자는 저장 커패시터(Cr(i+1)(j+1))에 저장된 신호를 다음 전단 셀(M(i+1)(j+2))에 전달한다. 즉, 후면-인버터(Ir(i+1)(j+1))는 동일한 행에 배열된 전단 셀(M(i+1)(j+1))로부터 전달되는 반전된 신호를 재반전시키고, 재반전된 신호를 후단 셀(Mr(i+1)(j+1))의 출력측에 인접하게 배열된 O-열(U(j+2))에 추가로 전달한다. 그리고, 저장 커패시터(Cr(i+1)(j+1))는 재반전된 신호를 저장한다.
<제1 실시예의 클록 신호>
도 5a 내지 도 5e는 트랜지스터 레벨에서의 전단 셀 및 후단 셀의 타이밍 차트들을 도시한다. 즉, 도 5a 내지 도 5e에 도시된 파형들은 제1 클록 신호(CLK1) 및 제2 클록 신호(CLK2)의 파형들에 대해, 전단 셀들 및 후단 셀들에 의해 구현되는 주기적 토폴로지의 구조의 예로서, 도 4a에 의해 표현된 전단 셀(Mij) 및 후단 셀(Mrij)의 동작들과 연관된 시간적 변화들에 대응한다. 도 5a에 도시된 바와 같이, 제1 클록 신호(CLK1) 및 제2 클록 신호(CLK2) 각각은 클록 사이클 τclock의 기간에서, 논리 레벨 "1"과 논리 레벨 "0"사이에서 주기적으로 스윙한다.
예를 들어, 제1 클록 신호(CLK1)는 τclock/3의 기간 동안 "1"의 논리 레벨들을 유지한다. 그 후, 제1 클록 신호(CLK1)는 τclock/3의 기간 동안 "1"의 논리 레벨들을 유지한 후에 2τclock/3의 기간 동안 "0"의 논리 레벨들이 된다. 반대로, τclock/2의 기간 동안, 제2 클록 신호(CLK2)는 "0"의 논리 레벨들을 유지한다. 그 후, 제2 클록 신호(CLK2)는 τclock/2의 기간 동안 "0"의 논리 레벨들을 유지한 후, τclock/3의 기간 동안 "1"의 논리 레벨들이 된다.
제1 클록 신호(CLK1)와 제2 클록 신호(CLK2)는 서로 일시적으로 τclock/2만큼 떨어져 있다. 따라서, 제2 클록 신호(CLK2)는 제1 클록 신호(CLK1)의 하강 에지로부터 τclock/6의 미리 결정된 시간 후에 상승하고, 제1 클록 신호(CLK1)의 상승 에지로부터 τclock/6의 미리 결정된 시간 전에 떨어진다. 도 5a 내지 도 5e에서, t1-t0 및 t3-t2는 τclock/3으로 정의되고, t2-t1 및 t4-t3은 τclock/6으로 정의된다.
그러나, 도 6a에 도시된 구형파들은 무부하 조건 하에서 이상적인 파형들이며, MM을 주입하는 반도체 칩에서 제1 클록 신호(CLK1) 및 제2 클록 신호(CLK2)의 실제 파형들은 도 7b에 도시된 바와 같이 왜곡될 것이며, 이에 대해서는 후술할 것이다. 표류 커패시턴스들 및 표류 저항에 기인하는 지연 시간들 τd1, τd2로 인한 제1 클록 신호(CLK1) 및 제2 클록 신호(CLK2)의 파형들의 왜곡들을 고려하여, 제1 클록 신호(CLK1) 및 제2 클록 신호(CLK2)는 도 2에 도시된 바와 같이 단일 공통 클록 라인(Lclk)으로부터 전달될 수 있다.
<시간들 "t0" 내지 "t2" 사이의 NAND/AND 연산>
도 5a에 도시된 바와 같이, 선행하는 후단 셀(Mri(j-1))의 저장 커패시터(Cri(j-1))의 논리 레벨이 "1"인 것으로 가정하거나, 또는 선행하는 후단 셀(Mri(j-1))의 출력 단자가 "1"의 논리 레벨인 것으로 가정하는 경우, 도 4a에 도시된 전단 셀(Mij)과 관련하여, 시간 "t0"에서, 제1 클록 신호(CLK1)가 하이 레벨이 되고, 하이 레벨 신호가 결합 요소(Qij1)의 게이트 전극에 인가될 때, 전단 셀(Mij)의 전면-인버터(Iij)의 입력 단자는 "1"의 논리 레벨이 된다. 결합 요소(Qij1)는 후단 셀(Mri(j-1))의 출력 단자와 전단 셀(Mij)의 전면-인버터(Iij)의 입력 단자 사이에 전도성 상태를 확립하고, 제1 클록 신호(CLK1)가 시간 "t1"에서 로우 레벨이 될 때까지 전도성 상태를 유지한다.
그 후, 선행하는 후단 셀(Mri(j-1))의 저장 커패시터(Cri(j-1))에 저장된 신호는 저장 커패시터(Cri(j-1))로부터 전단 셀(Mij)의 전면-인버터(Iij)의 입력 단자로 전달된다. 선행하는 후단 셀(Mri(j-1))의 저장 커패시터(Cri(j-1))에 저장된 신호가 전단 셀(Mij)의 전면-인버터(Iij)의 입력 단자로 전달될 때, 전면-인버터(Iij)는 도 5b 및 도 5c에 도시된 바와 같이 지연 시간들 τd1, τd2만큼 뒤쳐져서, 도 5b 및 도 5c에 도시된 바와 같이 후단 셀(Mri(j-1))의 저장 커패시터(Cri(j-1))에 저장된 신호를 반전시키기 시작한다.
도 5b에 도시된 바와 같이, 지연 시간 τd1은 제1 클록 신호(CLK1)의 상승 에지와, 신호 레벨이 임계 전압(Vth)(= 0.4 볼트)으로 떨어질 때의 시간 사이의 기간으로서 정의된다. 그리고, 도 5c에 도시된 바와 같이, 지연 시간 τd2는 제1 클록 신호(CLK1)의 상승 에지와, 신호 레벨이 임계 전압(Vth)으로 상승할 때의 시간 사이의 기간으로서 정의된다. 지연 시간들 τd1, τd2는 저장 커패시터(Cij) 및 표류 저항에 의해 결정된다. 여기서, 전단 셀(Mij)에 기생하는 표류 커패시턴스는 저장 커패시터(Cij)에 이용가능할 수 있다. 그리고, 반전된 신호는 전단 셀(Mij)의 저장 커패시터(Cij)에서의 노드에 전달된다.
예를 들어, "1"의 논리 레벨이 선행하는 후단 셀(Mri(j-1))로부터 전단 셀(Mij)의 전면-인버터(Iij)의 입력 단자로 전달되는 경우, 즉 "1"의 논리 레벨이 pMOS 트랜지스터(Qij2)의 게이트 전극 및 nMOS 트랜지스터(Qij3)의 게이트 전극에 인가되는 경우, pMOS 트랜지스터(Qij2)는 차단 상태가 되는 반면, nMOS 트랜지스터(Qij3)는 전도성이 된다. 그 결과, "0"의 논리 레벨이 저장 커패시터(Cij)에 일시적으로 저장된다.
이러한 방식으로, 전단 셀(Mij)은 선행하는 후단 셀(Mri(j-1))에 저장된 "1"의 논리 레벨의 신호를 "0"의 논리 레벨로 반전시키고, 도 5b에 도시된 바와 같은 NAND 연산을 실행하기 위해 "0"의 논리 레벨의 반전된 신호를 저장 커패시터(Cij)에 전달하기 시작한다.
즉, 제1 클록 신호(CLK1)에 의해 제공되는 "1"의 입력 신호 및 선행하는 후단 셀(Mri(j-1))에 의해 제공되는 "1"의 다른 입력 신호에 의해, 1 + 1 = 0의 종래의 이중 입력 NAND 연산이 실행될 수 있다. 도 5b의 예에서, 저장 커패시터(Cij)의 이상적인 논리 레벨은 실선으로 표현되고, 저장 커패시터(Cij)의 실제 전위 변동은 일점 쇄선으로 표현되며, 시간 "t0"으로부터 시작하는 기간에 "0"의 논리 레벨이 저장 커패시터(Cij)에 일시적으로 저장될 때의 전이를 나타낸다.
"0"의 논리 레벨이 전단 셀(Mij)의 저장 커패시터(Cij)에 일시적으로 저장된 후, "0"의 논리 레벨은 도 4a에서의 전단 셀(Mij)로부터 후단 셀(Mrij)의 후면-인버터(Irij)의 입력 단자로 전달된다. 즉, pMOS 트랜지스터(Qrij2)의 게이트 전극 및 nMOS 트랜지스터(Qrij3)의 게이트 전극에 "0"의 논리 레벨이 인가되기 때문에, pMOS 트랜지스터(Qrij2)는 전도성이 되고, nMOS 트랜지스터(Qrij3)의 제1 메인 전극과 제2 메인 전극 사이는 차단 상태가 된다. 그 결과, "1"의 논리 레벨이 저장 커패시터(Crij)에 저장된다.
이러한 방식으로, 후단 셀(Mrij)은 전단 셀(Mij)에 저장된 "0"의 논리 레벨의 신호를 "1"의 논리 레벨로 반전시키고, 도 5e에 도시된 바와 같은 NAND 연산을 실행하기 위해 "1"의 반전된 신호가 저장 커패시터(Crij)에서의 노드에 전달된다. 즉, 제2 클록 신호(CLK2)에 의해 제공되는 "1"의 입력 신호 및 전단 셀(Mij)의 입력 단자를 통해 제공되는 "0"의 다른 입력 신호에 의해, 0 + 1 = 1의 종래의 이중 입력 NAND 연산이 실행될 수 있다.
도 5e의 예에서, 저장 커패시터(Crij)에서의 이상적인 논리 레벨은 실선으로 표현되고, 저장 커패시터(Crij)의 실제 전위 변동은 일점 쇄선으로 표현되는 반면, 논리 레벨 "0"은 시간들 "t0" 내지 "t2" 사이의 기간에 저장 커패시터(Crij)에 저장된다. pMOS 트랜지스터(Qrij2)의 제2 메인 전극과 nMOS 트랜지스터(Qrij3)의 제1 메인 전극을 연결하는 출력 노드(Nrout)는 후단 셀(Mrij)의 출력 단자로서 기능한다. 후단 셀(Mrij)의 출력 단자는 저장 커패시터(Crij)에 저장된 신호를 다음 전단 셀(Mi(j+1))로 전송한다.
전술한 바와 같이, j번째 O-열(Uj)과 j번째 E-열(Urj)의 조합이 j번째 이중 비트 메모리 유닛을 구현하기 때문에, 전단 셀(Mij)(1 + 1 = 0) 및 후단 셀(Mrij)(0 + 1 = 1)의 전체 연산을 고려하여, 1 + 1 = 1의 종래의 이중 입력 AND 연산은 (j-1)번째 이중 비트 메모리 유닛의 선행하는 후단 셀(Mri(j-1))에 저장된 "1"의 논리 레벨의 신호가 j번째 이중 비트 메모리 유닛의 전단 셀(Mij)의 입력 단자에 입력되는 경우, j번째 이중 비트 메모리 유닛에서의 전단 셀(Mij) 및 후단 셀(Mrij)을 통해 달성된다.
전단 셀(Mij) 및 후단 셀(Mrij) 각각이 독립적인 비트 레벨 셀로서 각각 기능하기 때문에, 데이터 스트림 내의 연속적인 2개의 비트 레벨 데이터는 j번째 이중 비트 메모리 유닛에서 이웃한 비트 레벨 셀들(Mij 및 Mrij)에 의해 공유될 수 있다. 즉, 이중 입력 AND 연산에 의한 결과가 후단 셀(Mrij)에 나타나지만, 반전된 이중 입력 AND 연산에 의한 결과 또는 이중 입력 NAND 연산에 의한 결과는 전단 셀(Mij)에서 실행된다.
반대로, "0"의 논리 레벨이 선행하는 후단 셀(Mri(j-1))의 저장 커패시터(Cri(j-1))에 저장되고, "0"의 논리 레벨은 선행하는 후단 셀(Mri(j-1))로부터 전단 셀(Mij)의 전면-인버터(Iij)의 입력 단자로 전달되면, 즉 "0"의 논리 레벨이 pMOS 트랜지스터(Qij2)의 게이트 전극 및 nMOS 트랜지스터(Qij3)의 게이트 전극에 인가되면, pMOS 트랜지스터(Qij2)는 전도성이 되고, nMOS 트랜지스터(Qij3)는 차단 상태가 된다. 그 결과, "1"의 논리 레벨은 저장 커패시터(Cij)에 일시적으로 저장된다.
이러한 방식으로, 전단 셀(Mij)은 선행하는 후단 셀(Mri(j-1))에 저장된 "0"의 논리 레벨의 신호를 "1"의 논리 레벨로 반전시키기 시작하고, 반전된 신호 "1"은 도 5c에 도시된 바와 같은 NAND 연산을 실행하기 위해 저장 커패시터(Cij)에서의 노드로 전달된다. 즉, 제1 클록 신호(CLK1)에 의해 제공되는 "1"의 입력 신호 및 선행하는 후단 셀(Mri(j-1))에 의해 제공되는 "0"의 다른 입력 신호에 의해, 0 + 1 = 1의 종래의 이중 입력 NAND 연산이 실행될 수 있다.
도 5c의 예에서, 저장 커패시터(Cij)의 이상적인 논리 레벨은 실선으로 표현되고, 저장 커패시터(Cij)의 실제 전위 변동은 일점 쇄선으로 표현되며, 시간 "t0"으로부터 시작하는 기간에 "1"의 논리 레벨이 저장 커패시터(Cij)에 일시적으로 저장될 때의 전이를 나타낸다.
pMOS 트랜지스터(Qij2)의 제2 메인 전극과 nMOS 트랜지스터(Qij3)의 제1 메인 전극을 연결하는 출력 노드(Nout)는 전단 셀(Mij)의 내부 출력 단자로서 기능한다. 전단 셀(Mij)의 내부 출력 단자는 저장 커패시터(Cij)에 저장된 신호를 후단 셀(Mrij)로 전송한다.
시간 "t0"과 "t2" 사이의 기간에서, 버퍼 요소를 구현하는 nMOS 트랜지스터(Qrij1)의 게이트 전극에 로우 레벨의 제2 클록 신호(CLK2)가 인가됨에 따라, 버퍼 요소(Qrij1)는 전단 셀(Mij)의 저장 커패시터(Cij)에 할당된 출력 단자를 후단 셀(Mrij)의 후면-인버터(Irij)의 입력 단자로부터 분리하기 위해 차단 상태로 설정되고, 버퍼 요소(Qrij1)는 제2 클록 신호(CLK2)가 시간 "t2"에서 하이 레벨이 될 때까지 차단 상태를 유지한다. 따라서, 전단 셀(Mij)의 저장 커패시터(Cij)에 저장된 신호가 의도치 않게 후면-인버터(Irij)의 입력 단자로 전달되는 것을 방지할 수 있다. 즉, 후면-인버터(Irij)는 제2 클록 신호(CLK2)가 시간 "t2"에서 하이 레벨이 될 때까지 저장 커패시터(Crij)에 저장된 신호를 자체적으로 유지한다.
그리고, 시간 "t2"에서, 제2 클록 신호(CLK2)가 하이 레벨이 되고, 버퍼 요소를 구현하는 nMOS 트랜지스터(Qrij1)의 게이트 전극에 하이 레벨의 신호가 인가될 때, 전단 셀(Mij)의 저장 커패시터(Cij)에 할당된 출력 단자로부터 후단 셀(Mrij)의 후면-인버터(Irij)의 입력 단자로의 신호 경로가 전도성이 된다. 버퍼 요소(Qrij1)는 전도성이 되고 시간 "t3"에서 제2 클록 신호(CLK2)가 로우 레벨이 될 때까지 그 전도성 상태를 유지한다. 그 후, 전단 셀(Mij)의 저장 커패시터(Cij)에 저장된 신호는 저장 커패시터(Cij)에서 후단 셀(Mrij)의 후면-인버터(Irij)의 입력 단자로 전송된다.
전단 셀(Mij)의 저장 커패시터(Cij)에 저장된 신호가 후단 셀(Mrij)의 후면-인버터(Irij)의 입력 단자로 전달될 때, 후면-인버터(Irij)는 지연 시간 τd1, τd2만큼 뒤쳐져서, 도 5d 및 도 5e에 도시된 바와 같이 전단 셀(Mij)의 저장 커패시터(Cij)에 저장된 신호를 반전시키기 시작한다. 도 5d에 도시된 바와 같이, 지연 시간 τd1은 제2 클록 신호(CLK2)의 상승 에지와, 신호 레벨이 임계 전압(Vth)(= 0.4 볼트)으로 떨어질 때의 시간 사이의 기간으로서 정의된다.
그리고, 도 5e에 도시된 바와 같이, 지연 시간 τd2는 제2 클록 신호(CLK2)의 상승 에지와, 신호 레벨이 임계 전압(Vth)으로 상승할 때의 시간 사이의 기간으로서 정의된다. 지연 시간 τd1, τd2는 저장 커패시터(Crij) 및 표류 저항에 의해 결정된다. 저장 커패시터(Crij)는 후면-인버터(Mrij)에 기생하는 표류 커패시터에 의해 구현될 수 있다. 그리고, 반전된 신호는 후단 셀(Mrij)의 저장 커패시터(Crij)에서의 노드에 전달된다.
"1"의 논리 레벨이 전단 셀(Mij)의 저장 커패시터(Cij)에 일시적으로 저장될 때, "1"의 논리 레벨은 전단 셀(Mij)에서 후단 셀(Mrij)의 후면-인버터(Irij)의 입력 단자로 전달된다. 즉, "1"의 논리 레벨이 pMOS 트랜지스터(Qrij2)의 게이트 전극 및 nMOS 트랜지스터(Qrij3)의 게이트 전극으로 전달되기 때문에, pMOS 트랜지스터(Qrij2)는 차단 상태가 되는 반면, nMOS 트랜지스터(Qrij3)의 제1 메인 전극 및 제2 메인 전극은 전도성 상태로 설정된다. 그 결과, "0"의 논리 레벨이 저장 커패시터(Crij)에 저장된다.
이러한 방식으로, 후단 셀(Mrij)은 전단 셀(Mij)에 저장된 "1"의 논리 레벨의 신호를 "0"의 논리 레벨로 반전시키기 시작하고, "0"의 반전된 신호가 도 5d에 도시된 바와 같은 NAND 연산을 실행하기 위해 저장 커패시터(Crij)에 저장된다. 즉, 제2 클록 신호(CLK2)에 의해 제공되는 "1"의 입력 신호와 전단 셀(Mij)의 입력 단자를 통한 "1"의 다른 입력 신호에 의해, 1 + 1 = 0의 종래의 이중 입력 NAND 연산이 실행될 수 있다. 도 5d의 예에서, 저장 커패시터(Crij)에서의 이상적인 논리 레벨은 실선으로 표현되고, 저장 커패시터(Crij)의 실제 전위 변동은 일점 쇄선으로 표현된다.
j번째 O-열(Uj)과 j번째 E-열(Urj)의 조합이 j번째 이중 비트 메모리 유닛을 구현하기 때문에, 전단 셀(Mij)(0 + 1 = 1) 및 후단 셀(Mrij)(1 + 1 = 0)의 전체 연산을 고려하여, 0 + 1 = 0의 종래의 이중 입력 AND 연산은 (j-1)번째 이중 비트 메모리 유닛의 선행하는 후단 셀(Mri(j-1))에 저장된 "0"의 논리 레벨의 신호가 j번째 이중 비트 메모리 유닛의 전단 셀(Mij)의 입력 단자에 입력되는 경우, j번째 이중 비트 메모리 유닛에서의 전단 셀(Mij) 및 후단 셀(Mrij)을 통해 달성된다.
<시간들 "t1"과 "t4" 사이의 신호 보유>
다음으로, 도 5a에 도시된 바와 같이, 다음 전단 셀(Mi(j+1))과 관련하여, 시간들 "t1"과 "t4" 사이의 기간에서, 제1 클록 신호(CLK1)가 로우 레벨로 설정되고, 로우 레벨 신호가 (j+1)번째 이중 비트 메모리 유닛에서 다음 결합 요소를 구현하는 nMOS 트랜지스터(Qi(j+1)1)의 게이트 전극에 인가됨에 따라, 후단 셀(Mrij)의 저장 커패시터(Crij)에 할당된 출력 단자로부터 전단 셀(Mi(j+1))의 다음 전면-인버터(Ii(j+1))의 입력 단자까지의 신호 경로가 차단 상태로 설정된다.
다음 결합 요소(Qi(j+1)1)는 시간 "t4"에서 제1 클록 신호(CLK1)가 하이 레벨이 될 때까지 차단 상태를 유지한다. 따라서, j번째 이중 비트 메모리 유닛에서의 후단 셀(Mrij)의 저장 커패시터(Crij)에 저장된 신호가 (j+1)번째 이중 비트 메모리 유닛에서의 다음 전면-인버터(Ii(j+1))의 입력 단자로 의도치 않게 전달되는 것을 방지할 수 있다. 즉, 다음 전면-인버터(Ii(j+1))는 제1 클록 신호(CLK1)가 시간 "t4"에서 하이 레벨이 될 때까지 다음 저장 커패시터(Ci(j+1))에 저장된 신호를 자체적으로 유지한다.
== 제1 실시예에서의 바이트/워드 크기 신호들의 마칭 ==
도 3a, 도 3b 및 도 3c로 되돌아 가서, 도 6a에 도시된 제1 클록 신호(CLK1)가 시간 "t0"에서 하이 레벨이 되는 경우를 고려한다. 즉, 각각이 도 3a에 도시된 제1 O-열(U1)에서의 결합 요소들(Q111, Q211, Q311, ........, Q(m-1)11, Qm11)의 시퀀스를 구현하는 nMOS 트랜지스터들의 게이트 전극들에 하이 레벨의 제1 클록 신호들(CLK1)이 각각 인가되면, 결합 요소들(Q111, Q211, Q311, ........, Q(m-1)11, Qm11)은 전도성이 될 것이다.
그 후, 도 6b에 도시된 바와 같이, 각각이 16, 32, 및 64 비트와 같이 8 비트의 배수들인 바이트 크기 또는 워드 크기의 신호 시퀀스가 전면-인버터들(I11, I21, I31, ........, I(m-1)1, Im1)의 시퀀스의 입력 단자들에 각각 인가될 때, 전면-인버터들(I11, I21, I31, ........, I(m-1)1, Im1)의 시퀀스는 각각 저장 커패시터들(C11, C21, C31, ........, C(m-1)1, Cm1) 및 표류 저항들에 의해 결정된 지연 시간 τd1만큼 뒤쳐져서, 도 6c에 도시된 바와 같이 바이트 크기 또는 워드 크기의 신호들을 각각 반전시키고, 반전된 신호를 전면-인버터들(I11, I21, I31, ........, I(m-1)1, Im1)에서의 저장 커패시터들(C11, C21, C31, ........, C(m-1)1, Cm1)에서의 노드들에 각각 전달한다.
여기서, 도 6b는 제1 O-열(U1)의 전면-인버터들(I11, I21, I31, ........, I(m-1)1, Im1)의 입력 단자들에 입력된 구형파의 이상적인 입력 신호의 예를 나타내는 파형도이다. 도 6c는 저장 커패시터(Ci1)의 논리 레벨의 변동의 예를 나타내는 파형도이다. 도 6c의 예에서, 저장 커패시터(Ci1)에서의 이상적인 논리 레벨은 실선으로 표현되고, 저장 커패시터(Ci1)의 실제 전위 변동은 일점 쇄선으로 표현된다.
(a) 시간 "t1"에서, 즉 τclock/3의 기간 후에, 로우 레벨의 클록 신호들이 제1 O-열(U1)에서의 결합 요소들(Q111, Q211, Q311, ........, Q(m-1)11, Qm11)의 시퀀스를 구현하는 nMOS 트랜지스터들의 각각의 게이트 전극들에 인가될 수 있도록 제1 클록 신호들(CLK1)이 로우 레벨이 될 때, 결합 요소들(Q111, Q211, Q311, ........, Q(m-1)11, Qm11)은 각각 차단 상태가 된다. 따라서, 도 6b 및 도 6c에 도시된 바와 같이, 결합 요소들(Q111, Q211, Q311, ........, Q(m-1)11, Qm11)의 시퀀스의 제1 메인 전극들에 입력되는 신호들이 변하더라도, 저장 커패시터들(C11, C21, C31, ........, C(m-1)1, Cm1)에 이미 저장된 신호들의 전하들 또는 논리 레벨들이 각각 유지된다.
(b) 그리고, 시간이 "t2"까지 경과한 경우, 즉 τclock/2의 기간 후에, 제2 클록 신호(CLK2)가 하이 레벨이 됨에 따라, 버퍼 요소들(Qr111, Qr211, Qr311, ........, Qr(m-1)11, Qrm11)이 도 3a에 도시된 제1 E-열(Ur1)에서의 후단 셀(Mr11, Mr21, Mr31, ........, Mr(m-1)1, Mrm1)의 각각의 후면-인버터들(Ir11, Ir21, Ir31, ........, Ir(m-1)1, Irm1)의 입력 단자들에 저장 커패시터들(C11, C21, C31, ........, C(m-1)1, Cm1)에 일시적으로 저장된 바이트 크기 또는 워드 크기의 신호들의 시퀀스를 전달할 수 있도록 도 3a에 도시된 제1 E-열(Ur1)에서 버퍼 요소들(Qr111, Qr211, Qr311, ........, Qr(m-1)11, Qrm11)의 시퀀스를 구현하는 nMOS 트랜지스터들의 각각의 게이트 전극들에게 하이 레벨의 클록 신호들이 인가된다.
전단 셀들(M11, M21, M31, ........, M(m-1)1, Mm1)의 저장 커패시터들(C11, C21, C31, ........, C(m-1)1, Cm1)에 일시적으로 저장된 신호들이 각각 후단 셀(Mr11, Mr21, Mr31, ........, Mr(m-1)1, Mrm1)의 후면-인버터들(Ir11, Ir21, Ir31, ........, Ir(m-1)1, Irm1)의 입력 단자들에 전달될 때, 후면-인버터들(Ir11, Ir21, Ir31, ........, Ir(m-1)1, Irm1)은 도 6d에 도시된 바와 같이 지연 시간 τd2만큼 뒤쳐져서, 전단 셀들(M11, M21, M31, ........, M(m-1)1, Mm1)의 저장 커패시터들(C11, C21, C31, ........, C(m-1)1, Cm1)에 일시적으로 저장된 신호들을 각각 반전시킨다. 지연 시간 τd2는 각각 저장 커패시터들(Cr11, Cr21, Cr31, ........, Cr(m-1)1, Crm1) 및 표류 저항들에 의해 결정된다.
여기서, 도 6d는 저장 커패시터(Cri1)의 논리 레벨의 예를 나타내는 파형도이다. 도 6d의 예에서, 저장 커패시터(Cri1)에서의 이상적인 논리 레벨은 실선으로 표현되고, 저장 커패시터(Cri1)의 실제 전위 변동은 일점 쇄선으로 표현된다.
(c) 시간 "t3"에서, 즉 5τclock/6의 기간 후에, 제2 클록 신호(CLK2)는 로우 레벨이 되고, 이어서 로우 레벨의 클록 신호들이 버퍼 요소들(Qr111, Qr211, Qr311, ........, Qr(m-1)11, Qrm11)의 시퀀스를 구현하는 nMOS 트랜지스터들의 게이트 전극들에 각각 인가되고, 버퍼 요소들(Qr111, Qr211, Qr311, ........, Qr(m-1)11, Qrm11)의 입력 단자(IN들)로부터 후면-인버터들(Ir11, Ir21, Ir31, ........, Ir(m-1)1)의 입력 단자(IN들)로의 신호 경로들이 차단 상태가 된다. 따라서, 도 6c 및 도 6d에 도시된 바와 같이, 선행하는 저장 커패시터들(C11, C21, C31, ........, C(m-1)1, Cm1)에 저장된 바이트 크기 또는 워드 크기의 신호들이 변경되더라도, 신호들의 논리 레벨들을 정의하는, 저장 커패시터들(Cr11, Cr21, Cr31, ........, Cr(m-1)1, Crm1)에 이미 저장된 전하들은 시간 "t6"에서 제2 클록 신호(CLK2)가 하이 레벨이 될 때까지 유지된다.
(d) 시간 "t4"에서, 즉 τclock의 기간 후에, 제1 클록 신호(CLK1)가 하이 레벨이 됨에 따라, 하이 레벨의 클록 신호들이 도 3b에 도시된 제2 O-열(U2)에서의 결합 요소들(Q121, Q221, Q321, ........, Q(m-1)21, Qm21)의 시퀀스의 각각의 게이트 전극들에 인가되고, 결합 요소들(Q121, Q221, Q321, ........, Q(m-1)21, Qm21)이 전도성이 된다.
그 후, 도 3a에 도시된 제1 E-열(Ur1)에서의 선행하는 저장 커패시터들(Cr11, Cr21, Cr31, ........, Cr(m-1)1, Crm1)에 의해 제공된 바이트 크기 또는 워드 크기의 신호 시퀀스가 제2 O-열(U2)에서의 결합 요소들(Q121, Q221, Q321, ........, Q(m-1)21, Qm21)의 시퀀스의 제1 메인 전극들에 입력될 때, 결합 요소들(Q121, Q221, Q321, ........, Q(m-1)21, Qm21)의 시퀀스는 저장 커패시터들(C12, C22, C32, ........, C(m-1)2, Cm2) 및 표류 저항들에 의해 결정된 지연 시간 τd1만큼 뒤쳐져서, 도 6e에 도시된 바와 같이 바이트 크기 또는 워드 크기의 신호들을 반전시키고, 반전된 신호를 제2 O-열(U2)의 전면-인버터들(I12, I22, I32, ........, I(m-1)2, Im2)에서의 저장 커패시터들(C12, C22, C32, ........, C(m-1)2, Cm2)의 노드들에 전달한다.
여기서, 도 6e는 제2 O-열(U2)의 저장 커패시터(Ci2)의 논리 레벨의 예를 나타내는 파형도이다. 도 6e의 예에서, 저장 커패시터(Ci2)의 논리 레벨은 실선으로 표현되고, 저장 커패시터(Ci2)의 실제 전위 변동은 일점 쇄선으로 표현된다.
(e) 시간 "t5"에서, 즉 4τclock/3의 기간 후에, 제1 클록 신호(CLK1)가 로우 레벨이 됨에 따라, 로우 레벨의 클록 신호들이 제2 O-열(U2)에서의 결합 요소들(Q121, Q221, Q321, ........, Q(m-1)21, Qm21)의 시퀀스의 각각의 게이트 전극들에 인가되고, 결합 요소들(Q121, Q221, Q321, ........, Q(m-1)21, Qm21)이 차단 상태가 된다. 따라서, 도 7d 및 도 7e에 도시된 바와 같이, 제1 E-열(Ur1)에서의 저장 커패시터들(Cr11, Cr21, Cr31, ........, Cr(m-1)1, Crm1)에 저장된 바이트 크기 또는 워드 크기의 신호가 변경되더라도, 제2 O-열(U2)에서의 저장 커패시터들(C12, C22, C32, ........, C(m-1)2, Cm2)에 일시적으로 이미 저장된 신호들의 논리 레벨들을 정의하는 전하들이 유지된다.
(f) 그리고, 시간 "t6"에서, 즉 3τclock/2의 기간 후에, 제2 클록 신호(CLK2)가 하이 레벨이 됨에 따라, 하이 레벨의 클록 신호들이 도 3b에 도시된 제2 E-열(Ur2)에서의 버퍼 요소들(Qr121, Qr221, Qr321, ........, Qr(m-1)21, Qrm21)의 시퀀스의 각각의 게이트 전극들에 인가되고, 버퍼 요소들(Qr121, Qr221, Qr321, ........, Qr(m-1)21, Qrm21)이 전도성이 된다. 그 후, 도 6e에 도시된 바와 같이, 제2 O-열(U2)에서의 선행하는 저장 커패시터들(C12, C22, C32, ........, C(m-1)2, Cm2)에 저장된 바이트 크기 또는 워드 크기의 신호 시퀀스가 제2 E-열(Ur2)에서의 버퍼 요소들(Qr121, Qr221, Qr321, ........, Qr(m-1)21, Qrm21)의 시퀀스의 제1 메인 전극들에 입력될 때, 버퍼 요소들(Qr121, Qr221, Qr321, ........, Qr(m-1)21, Qrm21)의 시퀀스는 저장 커패시터들(Cr12, Cr22, Cr32, ........, Cr(m-1)2, Crm2) 및 표류 저항들에 의해 결정되는 지연 시간 τd2만큼 뒤쳐져서, 도 6f에 도시된 바와 같이 바이트 크기 또는 워드 크기의 신호들을 반전시키고, 반전된 신호를 제2 E-열(Ur2)에서의 저장 커패시터들(Cr12, Cr22, Cr32, ........, Cr(m-1)2, Crm2)에서의 노드들에 전달한다.
그 후, 제1 O-열(U1)의 결합 요소들(Q111, Q211, Q311, ........, Q(m-1)11, Qm11)의 제1 메인 전극들에 입력된 신호들은 제2 E-열(Ur2)에서의 저장 커패시터들(Cr12, Cr22, Cr32, ........, Cr(m-1)2, Crm2)에서의 노드에 전달된다. 여기서, 도 6f는 제2 E-열(Ur2)에서의 저장 커패시터(Cri2)의 논리 레벨의 예를 나타내는 파형도이다. 도 6f의 예에서, 저장 커패시터(Cri2)에서의 이상적인 논리 레벨은 실선으로 표현되고, 저장 커패시터(Cri2)의 실제 전위 변동은 일점 쇄선으로 표현된다.
(g) 그리고, 시간 "t7"에서, 즉 11τclock/6의 기간 후에, 제2 클록 신호(CLK2)가 로우 레벨이 됨에 따라, 로우 레벨의 클록 신호들이 도 3b에 도시된 제2 E-열(Ur2)에서의 버퍼 요소들(Qr121, Qr221, Qr321, ........, Qr(m-1)21, Qrm21)의 시퀀스의 각각의 게이트 전극들에 인가되고, 버퍼 요소들(Qr121, Qr221, Qr321, ........, Qr(m-1)21, Qrm21)이 차단 상태가 된다. 그 후, 도 6e 및 도 6f에 도시된 바와 같이, 제2 O-열(U2)에서의 선행하는 저장 커패시터들(C12, C22, C32, ........, C(m-1)2, Cm2)에 저장된 바이트 크기 또는 워드 크기의 신호가 변경되더라도, 도 3b에 도시된 제2 E-열(Ur2)에서의 저장 커패시터들(Cr12, Cr22, Cr32, ........, Cr(m-1)2, Crm2)에 이미 저장된 신호들의 논리 레벨들을 정의하는 전하들이 유지된다.
== 제1 실시예에서의 파형 성형 ==
i번째 행의 (j-1)번째 후단 셀(Mri(j-1))로부터 전송된 논리 레벨 "1"의 신호로서, 예를 들어 i번째 행의 j번째 전단 셀(Mij)의 nMOS 트랜지스터(Qij3)에 대한 0.4 볼트의 임계 전압(Vth)보다 약간 더 큰 0.7 볼트의 전위가 제1 실시예에 따른 MM의 구성에서의 결합 요소(nMOS 트랜지스터)(Qij1)를 통해 전면-인버터(Iij)의 입력 단자에 인가된다고 가정한다. 0.7 볼트의 전위가 nMOS 트랜지스터(Qij3)의 게이트 전극에 인가됨에 따라, nMOS 트랜지스터(Qij3)는 전도성이 되어, 저장 커패시터(Cij)에 저장된 신호의 전하가 방전될 수 있고, 이어서 저장 커패시터(Cij)에 저장된 신호 전하가 논리 레벨 "0"(= 0 볼트)이 된다.
그 다음, 논리 레벨 "0"의 신호가 i번째 행의 j번째 후단 셀(Mrij)의 pMOS 트랜지스터(Qrij2)의 게이트 전극으로 전달되고, pMOS 트랜지스터(Qrij2)가 전도성이 된다. 여기서, pMOS 트랜지스터(Qrij2)는 pMOS 트랜지스터(Qrij2)의 제1 메인 전극에 인가되는 공급 전압(= 1 볼트)에서 전압 강하를 야기하고, 저장 커패시터(Crij)의 전극간 전위는 pMOS 트랜지스터(Qrij2)의 전압 강하로 인해 감소된 전압(= 0.7 볼트)이 되며, 논리 레벨 "1"의 신호가 저장 커패시터(Crij)에 저장된다.
그 후, j번째 후단 셀(Mrij)로부터 (j+1)번째 전단 셀(Mi(j+1))의 nMOS 트랜지스터(Qi(j+1)3)의 제1 메인 전극으로 전송되는 논리 레벨 "1"의 전위(= 0.7 볼트)는 (j-1)번째 후단 셀(Mri(j-1))로부터 전송된 신호의 전위(= 0.7 볼트)와 동일해진다. 따라서, 복수의 단들의 전단 셀들을 거칠 때, 각각의 nMOS 트랜지스터들의 게이트 전극들에 인가되는 신호 레벨들은 감쇠되지 않으며, 신호 레벨들이 각각의 nMOS 트랜지스터들의 임계 전압(Vth)보다 작아지는 것을 방지할 수 있다. 그 결과, 저장된 정보는 후속 전단 셀로 적절히 전달될 수 있다.
== 이중 비트 메모리 유닛들에서 최대화된 데이터 패킹 밀도 ==
전술한 바와 같이, 제1 실시예에 따른 MM에서, 각각의 이중 비트 메모리 유닛이 O-열 및 E-열을 포함하여, 각각의 이중 비트 메모리 유닛이 O-열 및 E-열의 결합된 동작들을 통해 "1"의 입력 신호들의 감쇠된 펄스 높이를 공급 전압의 전압 레벨로 증폭함으로써 더 낮은 공급 전압들에서 동작하더라도, 원래의 펄스 높이를 복원하도록 감쇠된 입력 파형들을 성형하기 때문에, 더 낮은 공급 전압들에 의해서도, 바이트 크기 또는 워드 크기의 저장된 정보의 정확한 마칭 전달이 달성될 수 있다.
여기서, O-열의 전단 셀 및 E-열의 후단 셀 각각이 능동의 독립적인 비트 레벨 셀로서 각각 역할을 할 수 있어서, 데이터 스트림에서의 연속적인 2개의 비트 레벨 데이터가 이중 비트 메모리 유닛에서의 O-열 및 E-열에 의해 공유될 수 있기 때문에, 데이터 패킹 밀도가 최대화될 수 있고, 따라서 제1 실시예에 따른 MM의 메모리 용량이 증가될 수 있다.
데이터 스트림에서의 연속적인 2개의 비트 레벨 데이터가 이중 비트 메모리 유닛에서의 O-열 및 E-열에 의해 공유될 수 있는 거동은 마스터-슬레이브 플립플롭 체인의 성능과 구별될 수 있다. 마스터-슬레이브 플립플롭 체인이 2개의 인버터로 구성되는 제1 단 플립플롭(마스터) 및 제1 단 플립플롭에 연결된 제2 단 플립플롭(슬레이브)에 의해 구현되므로, 마스터-슬레이브 플립플롭 체인은 2 단 플립플롭들에 단일 비트 레벨 데이터만을 저장할 수 있다.
마스터-슬레이브 플립플롭 체인에서, 클록이 하이로 진행하고, 입력이 제1 단에 전송될 때, 제2 단(슬레이브)의 출력은 변경되지 않는다. 클록이 다시 로우로 진행할 때, 제2 단은 제1 단과 동일한 상태로 설정되어, 제2 단의 출력을 변경한다. 따라서, 제1 실시예의 O-열 및 E-열을 포함하는 이중 비트 메모리 유닛들은 마스터-슬레이브 플립플롭 체인의 이중 데이터 패킹 밀도를 달성할 수 있다.
== 제1 실시예의 다른 효과 ==
그리고, 또한, 제1 실시예에 따른 MM 컴퓨터 시스템에 따르면, MM은 바이트 크기 또는 워드 크기 단위들의 정보를 프로세서(11)에 능동적이고 순차적으로 전송하기 때문에, 프로세서(11)는 순차적으로 전달되는 정보 단위들을 이용하여 초고속으로 산술 및 논리 연산을 실행할 수 있다.
SRAM 또는 DRAM과 같은 종래의 메모리들에서 이용되는 개별 전단 셀들에 대한 랜덤 액세스가 필요하지 않기 때문에, 프로세서 칩과 종래의 메모리 칩 또는 종래의 캐시 메모리 칩 사이의 병목현상들이 제거될 수 있다. 따라서, 더 낮은 공급 전압들로 동작하고, 매우 낮은 전력 소비로 초고속 동작을 달성할 수 있는 컴퓨터 시스템을 제공할 수 있다.
(제2 실시예: 4중 트랜지스터 셀 방식)
도 4a 및 도 4b에 도시된 구성에서, i번째 행의 (j-1)번째 후단 셀(Mri(j-1))의 신호 저장 상태와 i번째 행의 j번째 전단 셀(Mij)의 신호 저장 상태 사이의 도미노 수송 격리는 i번째 행의 j번째 전단 셀(Mij)에서의 단일 nMOS 트랜지스터(Qij1)에 의해 구현된 결합 요소에 의해 확립되어 3중 트랜지스터 비트 레벨 셀을 확립할 수 있다.
그리고, i번째 행의 j번째 전단 셀(Mij)의 신호 저장 상태와 i번째 행의 j번째 후단 셀(Mrij)의 신호 저장 상태 사이의 도미노 수송 격리는 i번째 행의 j번째 후단 셀(Mrij)에서의 단일 nMOS 트랜지스터(Qrij1)에 의해 구현된 버퍼 요소에 의해 확립되어 다른 3중 트랜지스터 비트 레벨 셀을 확립할 수 있다.
그러나, 제2 실시예에 따른 MM에서, 도 7a에 도시된 바와 같이, 결합 요소 및 버퍼 요소 각각은 CMOS 전송 게이트를 확립하도록 2개의 패스 트랜지스터에 의해 각각 구현될 수 있다. 즉, i번째 행의 j번째 전단 셀(Mij)에서의 결합 요소(Qij1, Qij4)는 nMOS 트랜지스터(Qij1) 및 pMOS 트랜지스터(Qij4)를 포함하여 전면 전송 게이트(Qij1, Qij4)를 구현한다. 그리고, i번째 행의 j번째 후단 셀(Mrij)에서의 버퍼 요소(Qrij1, Qrij4)는 nMOS 트랜지스터(Qrij1) 및 pMOS 트랜지스터(Qrij4)를 포함하여 후면 전송 게이트(Qrij1, Qrij4)를 구현한다.
그 후, 도 7a에 도시된 바와 같이, 전단 셀(Mij)은 전면 전송 게이트(Qij1, Qij4) 및 전면-인버터(Iij)를 갖는 4중 트랜지스터 비트 레벨 셀을 구현한다. 마찬가지로, 후단 셀(Mrij)은 후면 전송 게이트(Qrij1, Qrij4) 및 후면-인버터(Irij)를 갖는 4중 트랜지스터 비트 레벨 셀을 구현한다.
제2 실시예에 따른 MM에서, 결합 요소(Qij1, Qij4)에서의 nMOS 트랜지스터(Qij1)는 선행하는 후단 셀(Mri(j-1))의 출력 단자에 연결된 제1 메인 전극, 전단 셀(Mij)의 전면-인버터(Iij)의 입력 단자에 연결된 제2 메인 전극, 및 제1 클록 라인(Lclk1)에 연결된 게이트 전극을 갖는다. 도 7a에서는 도시가 생략되었지만, 후단 셀(Mri(j-1))은 도 3a 내지 도 3c에 도시된 E-열(Ur(j-1))에 할당된 후단 셀들(Mr1(j-1), Mr2(j-1), Mr3(j-1), ......, Mr(m-1)(j-1), Mrm(j-1)) 중 하나이다. E-열(Ur(j-1))은 도 2에 도시된 O-열(U1, U2, U3, ....., Un-1, Un)의 어레이의 입력측에 인접하게 배열된다.
그리고, 결합 요소(Qij1, Qij4)에서의 pMOS 트랜지스터(Qij4)는 선행하는 후단 셀(Mri(j-1))의 출력 단자에 연결된 제1 메인 전극, 전단 셀(Mij)의 전면-인버터(Iij)의 입력 단자에 연결된 제2 메인 전극, 및 제2 클록 라인(Lclk2)에 연결된 게이트 전극을 갖는다. 종래의 개별 MOS 트랜지스터들에 비해, nMOS 트랜지스터(Qij1) 및 pMOS 트랜지스터(Qij4)의 기판 단자들(벌크)은 각각의 제1 메인 전극들에 내부적으로 연결되어 있지 않으며, nMOS 트랜지스터(Qij1) 및 pMOS 트랜지스터(Qij4)의 제1 및 제2 메인 전극들만이 병렬로 연결되어 있다.
도 7b에 도시된 바와 같이, 제1 클록 신호(CLK) 및 제2 클록 신호(
Figure 112019134081180-pct00001
) 각각은 제1 클록 신호(CLK)와 제2 클록 신호(
Figure 112019134081180-pct00002
)가 서로 일시적으로 τclock/2만큼 떨어져 있는 식으로 클록 사이클 τclock에 의해 하이 레벨과 로우 레벨 사이에서 주기적으로 스윙한다. CMOS 전송 게이트로서, 결합 요소(Qij1, Qij4)는 pMOS 트랜지스터(Qij4) 및 nMOS 트랜지스터(Qij1)에 의해 구현된다. 제2 클록 신호(
Figure 112019134081180-pct00003
)가 제1 클록 신호(CLK)의 반전된 신호이므로, 결합 요소(Qij1, Qij4)의 제어 단자들은 pMOS 트랜지스터(Qij4) 및 nMOS 트랜지스터(Qij1)가 온 또는 오프되도록 제1 클록 신호(CLK) 및 제2 클록 신호(
Figure 112019134081180-pct00004
)를 통해 상보적 방식으로 바이어싱된다.
도 5a에 도시된 파형들과 유사하게, 제1 클록 신호(CLK) 및 제2 클록 신호(
Figure 112019134081180-pct00005
)는 제2 클록 신호(
Figure 112019134081180-pct00006
)가 제1 클록 신호(CLK)의 하강 에지로부터 τclock/6의 기간 후에 상승하고, 제1 클록 신호(CLK)의 상승 에지로부터 τclock/6의 기간 전에 하강하는 식의 준-상보적 모드에서 스윙한다. 여기서, 도 7b에 도시된 제1 클록 신호(CLK) 및 제2 클록 신호(
Figure 112019134081180-pct00007
)의 클록 사이클 τclock는 ALU(112)에서의 산술 및 논리 연산들을 제어하는 클록 사이클과 동일하다.
그리고, 제1 클록 신호(CLK)가 하이 레벨이고, 제2 클록 신호(
Figure 112019134081180-pct00008
)가 로우 레벨일 때, 그리고 선행하는 후단 셀(Mri(j-1))의 출력 단자에 연결된 nMOS 트랜지스터(Qij1)의 제1 메인 전극이 논리 "0"일 때, 양의 게이트-소스 전압(또는 게이트-드레인 전압)이 nMOS 트랜지스터(Qij1)에서 발생할 것이고, nMOS 트랜지스터(Qij1)가 전도하기 시작하며, 전면 전송 게이트(Qij1, Qij4)가 전도된다.
선행하는 후단 셀(Mri(j-1))의 출력 단자에 연결된 제1 메인 전극이 논리 "1"까지 연속적으로 상승하면, 게이트-소스 전압(또는 게이트-드레인 전압)이 nMOS 트랜지스터(Qij1)에 대해 감소되고, nMOS 트랜지스터(Qij1)의 턴 오프가 시작된다. 동시에, pMOS 트랜지스터(Qij4)는 음의 게이트-소스 전압(또는 게이트-드레인 전압)이 축적되어, pMOS 트랜지스터(Qij4)는 전도하기 시작하고, 전면 전송 게이트(Qij1, Qij4)는 pMOS 트랜지스터(Qij4)와 nMOS 트랜지스터(Qij1)가 동시에 작동하지만, pMOS 트랜지스터가 강한 "1", 그러나 약한 "0"을 패스하고, nMOS 트랜지스터(Qij1)가 강한 "0", 그러나 약한 "1"을 패스하는 식으로 전환한다.
이에 의해, 전면 전송 게이트(Qij1, Qij4)가 임계 전압들과 무관하게 전체 전압 범위에 걸쳐 패스하여, 결합 요소(Qij1, Qij4)가 O-열(Uj)의 입력측에 인접하게 배열된 E-열(Ur(j-1))에 할당된 인접한 후단 셀(Mri(j-1))의 출력 단자로부터의 신호의 전달을 제어할 수 있고, 결합 요소(Qij1, Qij4)에서의 표류 전압 강하를 최소화할 수 있는 것이 달성된다. 그 후, 전단 셀(Mij)의 전면-인버터(Iij)의 입력 단자를 향한, (j-1)번째 후단 셀(Mri(j-1))의 저장 커패시터(Cri(j-1))에 저장된 신호의 도미노 수송이 보호된다.
즉, 제2 실시예에 따른 MM에서는, 제1 실시예에서 언급된 결합 요소(Qij1)와 유사하게, 결합 요소(Qij1, Qij4)가 제공되어 j번째 전단 셀(Mij)의 신호 저장 상태를 선행하는 이중 비트 메모리 유닛의 (j-1)번째 후단 셀(Mri(j-1))의 신호 저장 상태로부터 격리한다. 제1 클록 라인(Lclk1)으로부터 공급된 제1 클록 신호(CLK)가 하이 레벨이 될 때, 제2 클록 라인(Lclk2)으로부터 공급된 제2 클록 신호(
Figure 112019134081180-pct00009
)가 로우 레벨이 되는 타이밍과 동시에, (j-1)번째 후단 셀(Mri(j-1))의 출력 단자로부터 j번째 전단 셀(Mij)의 전면-인버터(Iij)의 입력 단자로의 신호 경로가 전도성이 된다.
제1 실시예와 유사하게, 전면-인버터(Iij)는 전력 공급 라인(Lsv)에 연결된 제1 메인 전극과 결합 요소(Qij1)의 제2 메인 전극에 연결된 게이트 전극을 갖는 pMOS 트랜지스터(Qij2), 및 pMOS 트랜지스터(Qij2)의 제2 메인 전극에 연결된 제1 메인 전극, 결합 요소(Qij1)의 제2 메인 전극에 연결된 게이트 전극, 및 접지 전위에 연결된 제2 메인 전극을 갖는 nMOS 트랜지스터(Qij3)를 포함하는 CMOS 인버터에 의해 구현된다. 전면-인버터(Iij)의 출력 단자에는, 전면-인버터(Iij)에 할당된 저장 커패시터(Cij)가 nMOS 트랜지스터(Qij3)와 병렬로 연결된다. 그리고, pMOS 트랜지스터(Qij2)의 제2 메인 전극과 nMOS 트랜지스터(Qij3)의 제1 메인 전극을 연결하는 출력 노드는 전단 셀(Mij)의 내부 출력 단자로서 기능한다.
전단 셀(Mij)의 내부 출력 단자는 저장 커패시터(Cij)에 저장된 신호를 후단 셀(Mrij)에 전달한다. 즉, 전면-인버터(Iij)는 결합 요소(Qij1)를 통해 전달된 신호를 반전시키고, 반전된 신호를 전단 셀(Mij)의 출력측에 인접하게 배열된 E-열(Urj)에 추가로 전달한다. 그리고, 전단 저장 커패시터(Cij)는 반전된 신호를 저장한다. 후단 셀(Mrij)은 nMOS 트랜지스터(Qrij1) 및 pMOS 트랜지스터(Qrij4)를 포함하는 버퍼 요소(Qrij1, Qrij4)를 포함하여, 후면 전송 게이트(Qrij1, Qrij4)를 구현한다.
전면 전송 게이트(Qij1, Qij4)와 유사하게, 버퍼 요소(Qrij1, Qrij4)의 pMOS 트랜지스터(Qrij4)는 전단 셀(Mij)의 출력 단자에 연결된 제1 메인 전극, 후단 셀(Mrij)의 후면-인버터(Irij)의 입력 단자에 연결된 제2 메인 전극, 및 제1 신호 공급 라인(Lclk1)에 연결된 게이트 전극을 갖는다.
버퍼 요소(Qrij1, Qrij4)의 nMOS 트랜지스터(Qrij1)는 전단 셀(Mij)의 출력 단자에 연결된 제1 메인 전극, 후단 셀(Mrij)의 후면-인버터(Irij)의 입력 단자에 연결된 제2 메인 전극, 및 제2 신호 공급 라인(Lclk2)에 연결된 게이트 전극을 갖는다. nMOS 트랜지스터(Qrij1) 및 pMOS 트랜지스터(Qrij4)의 기판 단자들(벌크)은 제1 메인 전극들에 내부적으로 연결되어 있지 않으며, nMOS 트랜지스터(Qrij1) 및 pMOS 트랜지스터(Qrij4)의 제1 및 제2 메인 전극들만이 병렬로 연결되어 있다.
제2 클록 신호(
Figure 112019134081180-pct00010
)가 제1 클록 신호(CLK)의 반전된 신호이므로, CMOS 전송 게이트로서, 버퍼 요소(Qrij1, Qrij4)의 제어 단자들은 pMOS 트랜지스터(Qrij4) 및 nMOS 트랜지스터(Qrij1)가 온 또는 오프되도록 제1 클록 신호(CLK) 및 제2 클록 신호(
Figure 112019134081180-pct00011
)를 통해 상보적 방식으로 바이어싱된다.
제1 제어 단자의 전압이 하이 레벨일 때, 상보적인 로우 레벨 신호가 제2 제어 단자에 인가되어, pMOS 트랜지스터(Qrij4) 및 nMOS 트랜지스터(Qrij1)가 입력 단자에서의 신호를 출력 단자로 전도 및 패스시킬 수 있게 한다. 제1 제어 단자의 전압이 로우 레벨일 때, 상보적인 하이 레벨 신호가 제2 제어 단자에 인가되어, pMOS 트랜지스터(Qrij4) 및 nMOS 트랜지스터(Qrij1)를 턴 오프시키고 입력 및 출력 단자들 모두에 대해 높은 임피던스 조건을 강요한다.
그리고, 버퍼 요소(Qrij1, Qrij4)는 E-열(Urj)의 입력측에 인접하게 배열된 O-열(Uj)에 할당된 인접한 전단 셀(Mij)의 출력 단자로부터의 신호의 전달을 제어한다. 제1 클록 신호(CLK) 및 제2 클록 신호(
Figure 112019134081180-pct00012
)가 도 7b에 도시된 바와 같이 준-상보적 모드에서 주기적으로 스윙하기 때문에, 결합 요소(Qij1, Qij4) 및 버퍼 요소(Qrij1, Qrij4)는 결합 요소(Qij1, Qij4)가 전도성 상태일 때, 버퍼 요소(Qrij1, Qrij4)가 차단 상태가 되고, 또한 그 반대가 되는 식의 준-상보적으로 동작한다. 따라서, 전면-인버터(Iij)의 저장 커패시터(Cij)로부터 후면-인버터(Irij)로의 신호의 도미노 수송이 방지된다.
한편, 제1 클록 라인(Lclk1)으로부터 공급된 제1 클록 신호(CLK)가 하이 레벨이 될 때, 제2 클록 라인(Lclk2)으로부터 공급된 제2 클록 신호(
Figure 112019134081180-pct00013
)가 로우 레벨이 되는 타이밍과 동시에, j번째 전단 셀(Mij)의 출력 단자로부터 j번째 후단 셀(Mrij)의 후면-인버터(Irij)의 입력 단자로의 신호 경로가 버퍼 요소(Qrij1, Qrij4)에 의해 차단 상태가 된다.
이어서, 후단 셀(Mrij)의 후면-인버터(Irij)의 입력 단자를 향한, 전단 셀(Mij)의 저장 커패시터(Cij)에 저장된 신호의 도미노 수송은 버퍼 요소(Qrij1, Qrij4)에 의해 보호되며, j번째 전단 셀(Mij)의 저장 커패시터(Cij)에 저장된 신호는 후단 셀(Mrij)의 후면-인버터(Irij)의 입력 단자로 전달된다. 그리고, 버퍼 요소(Qrij1, Qrij4)에서의 표류 전압 강하를 최소화할 수 있다. 표류 전압 강하는 pMOS 트랜지스터(Qrij4) 및 nMOS 트랜지스터(Qrij1)의 임계 전압들에 기인한다.
후면-인버터(Irij)는 후면 전송 게이트(Qrij1, Qrij4)의 출력 단자에 연결된 입력 단자를 갖는다. 후면-인버터(Irij)는 전력 공급 라인(Lsv)에 연결된 제1 메인 전극 및 버퍼 요소(Qrij1)의 제2 메인 전극에 연결된 게이트 전극을 갖는 pMOS 트랜지스터(Qrij2), 및 pMOS 트랜지스터(Qrij2)의 제2 메인 전극에 연결된 제1 메인 전극, 버퍼 요소(Qrij1)의 제2 메인 전극에 연결된 게이트 전극, 및 접지 전위에 연결된 제2 메인 전극을 갖는 nMOS 트랜지스터(Qrij3)를 포함하는 CMOS 인버터에 의해 구현된다. 후면-인버터(Irij)의 출력 단자에는, 후면-인버터(Irij)에 할당된 저장 커패시터(Crij)가 nMOS 트랜지스터(Qrij3)와 병렬로 연결된다.
그리고, pMOS 트랜지스터(Qrij2)의 제2 메인 전극과 nMOS 트랜지스터(Qrij3)의 제1 메인 전극을 연결하는 출력 노드는 후단 셀(Mrij)의 출력 단자로서 기능한다. 후단 셀(Mrij)의 출력 단자는 저장 커패시터(Crij)에 저장된 신호를 다음 전단 셀(Mi(j+1))로 전달한다. 즉, 후면-인버터(Irij)는 동일한 행에 배열된 전단 셀(Mij)로부터 전달된 반전된 신호를 재반전시키고, 재반전된 신호를 후단 셀(Mrij)의 출력측에 인접하게 배열된 O-열(U(j+1))에 추가로 전달한다. 그리고, 저장 커패시터(Crij)는 재반전된 신호를 저장한다.
이어서, 제1 클록 신호(CLK) 및 제2 클록 신호(
Figure 112019134081180-pct00014
)에 따라, (j-1)번째 후단 셀(Mri(j-1))의 저장 커패시터(Cri(j-1))에 저장된 신호는 후단 셀(Mrij)의 저장 커패시터(Crij)에서의 노드로 전달될 수 있다.
또한, 제1 실시예와 유사하게, 전단 셀(Mij) 및 후단 셀(Mrij)의 출력들 각각이 전력 공급 라인(Lsv)의 전위에 연결될 수 있도록 전면-인버터(Iij) 및 후면-인버터(Irij)의 CMOS 인버터들이 nMOS 트랜지스터(Qij1, Qrij1) 및 pMOS 트랜지스터(Qij4, Qrij4)를 각각 전환하기 때문에, 순차적인 체인에서의 신호 전압 레벨들이 감소하지 않는다. 따라서, 제2 실시예에 관한 MM에 따르면, 더 낮은 공급 전압들에 의해, 바이트 크기 또는 워드 크기의 저장된 정보의 정확한 마칭 전달이 달성될 수 있다.
(제3 실시예: 2.5 트랜지스터 셀 방식)
= 비교예 =
도 4a 및 도 4b에 도시된 구성에서, i번째 행의 j번째 전단 셀(Mij)은 단일 인버터로 구현된 전면-인버터(Iij)를 갖는다. 그리고, i번째 행의 j번째 후단 셀(Mrij)이 단일 인버터로 구현된 후면-인버터(Irij)를 갖는다.
그러나, 제3 실시예의 비교예에 따른 MM에서는, 도 8에 도시된 바와 같이, 전단 셀 및 후단 셀 각각이 5중 트랜지스터 비트 레벨 셀을 확립하기 위해 2개의 인버터를 포함할 수 있다. 즉, i번째 행의 j번째 전단 셀(Mij)은 제1 전면-인버터(Iij1)와 저장 커패시터(Cij) 사이에 제2 전면-인버터(Iij2)를 포함한다. 그리고, i번째 행의 j번째 후단 셀(Mrij)은 제1 후면-인버터(Irij1)와 저장 커패시터(Crij) 사이에 제2 후면-인버터(Irij2)를 포함한다.
제3 실시예의 비교예에 따른 MM에서, 제2 전면-인버터(Iij2)는 전력 공급 라인(Lsv)에 연결된 제1 메인 전극과 전면-인버터(Iij1)의 출력 단자에 연결된 게이트 전극을 갖는 pMOS 트랜지스터(Qij5), 및 pMOS 트랜지스터(Qij5)의 제2 메인 전극에 연결된 제1 메인 전극, 제1 전면-인버터(Iij1)의 출력 단자에 연결된 게이트 전극, 및 접지 전위에 연결된 제2 메인 전극을 갖는 nMOS 트랜지스터(Qij6)를 포함하는 CMOS 인버터에 의해 구현된다. 저장 커패시터(Cij)는 nMOS 트랜지스터(Qij6)와 병렬로 연결된다.
그리고, pMOS 트랜지스터(Qij5)의 제2 메인 전극과 nMOS 트랜지스터(Qij6)의 제1 메인 전극을 연결하는 출력 노드는 전단 셀(Mij)의 내부 출력 단자로서 기능한다. 전단 셀(Mij)의 내부 출력 단자는 저장 커패시터(Cij)에 저장된 신호를 다음 전단 셀(Mi(j+1)) 이전에 배열된 후단 셀(Mrij)에 전달한다.
제2 후면-인버터(Irij2)는 전력 공급 라인(Lsv)에 연결된 제1 메인 전극과 제1 후면-인버터(Irij1)의 출력 단자에 연결된 게이트 전극을 갖는 pMOS 트랜지스터(Qrij5), 및 pMOS 트랜지스터(Qrij5)의 제2 메인 전극에 연결된 제1 메인 전극, 제1 후면-인버터(Irij1)의 출력 단자에 연결된 게이트 전극, 및 접지 전위에 연결된 제2 메인 전극을 갖는 nMOS 트랜지스터(Qrij6)를 포함하는 CMOS 인버터에 의해 구현된다.
저장 커패시터(Crij)는 nMOS 트랜지스터(Qrij6)와 병렬로 연결된다. 그리고, pMOS 트랜지스터(Qrij5)의 제2 메인 전극과 nMOS 트랜지스터(Qrij6)의 제1 메인 전극을 연결하는 출력 노드는 후단 셀(Mrij)의 내부 출력 단자로서 기능한다. 후단 셀(Mrij)의 내부 출력 단자는 저장 커패시터(Crij)에 저장된 신호를 다음 후단 셀(Mri(j+1)) 이전에 배열된 전단 셀(Mi(j+1))로 전달한다.
제2 전면-인버터(Iij2)가 제1 전면-인버터(Iij1)와 저장 커패시터(Cij) 사이에 삽입되므로, 제1 전면-인버터(Iij1)에 의해 반전된 신호는 전면-인버터(Iij2)에 의해 다시 반전되어 저장 커패시터(Cij)에 저장된다. 즉, 전단 셀(Mij)에 공급된 신호와 동일한 신호가 저장 커패시터(Cij)에 저장된다. 또한, 제2 후면-인버터(Irij2)가 제1 후면-인버터(Irij1)와 저장 커패시터(Crij) 사이에 삽입되므로, 제1 후면-인버터(Irij1)에 의해 반전된 신호는 제2 후면-인버터(Irij2)에 의해 다시 반전되어 저장 커패시터(Crij)에 저장된다. 즉, 후단 셀(Mrij)에 공급된 신호와 동일한 신호가 저장 커패시터(Crij)에 저장된다.
i번째 행의 (j-1)번째 후단 셀(Mri(j-1))로부터 전송된 논리 레벨 "1"의 신호로서, 예를 들어 i번째 행의 j번째 전단 셀(Mij)의 nMOS 트랜지스터(Qij3)에 대한 0.4 볼트의 임계 전압(Vth)보다 약간 더 큰 0.7 볼트의 전위가 비교예에 따른 MM의 구성에서의 결합 요소(nMOS 트랜지스터)(Qij1)를 통해 제1 전면-인버터(Iij1)의 입력 단자에 인가된다고 가정한다. 0.7 볼트의 전위가 nMOS 트랜지스터(Qij3)의 게이트 전극에 인가됨에 따라, nMOS 트랜지스터(Qij3)는 전도성이 되고, 이어서 전면-인버터(Iij2)의 입력 단자가 논리 레벨 "0"(= 0 볼트)이 된다.
그 다음, 논리 레벨 "0"의 신호가 제2 전면-인버터(Iij2)의 입력 단자에 전달되고, pMOS 트랜지스터(Qij5)가 전도성이 된다. 여기서, pMOS 트랜지스터(Qij5)는 pMOS 트랜지스터(Qij5)의 제1 메인 전극에 인가되는 공급 전압(= 1 볼트)에서 전압 강하를 야기하고, 저장 커패시터(Cij)의 전극간 전위는 pMOS 트랜지스터(Qij5)의 전압 강하로 인해 감소된 전압(= 0.7 볼트)이 되며, 논리 레벨 "1"의 신호가 저장 커패시터(Cij)에 저장된다. i번째 행의 j번째 후단 셀(Mrij)에서도 동일한 동작이 수행된다.
그 후, j번째 후단 셀(Mrij)로부터 (j+1)번째 전단 셀(Mi(j+1))의 nMOS 트랜지스터(Qi(j+1)3)의 제1 메인 전극으로 전송되는 논리 레벨 "1"의 전위(= 0.7 볼트)는 (j-1)번째 후단 셀(Mri(j-1))로부터 전송된 신호의 전위(= 0.7 볼트)와 동일해진다. 따라서, 복수의 단들의 전단 셀들을 거칠 때, 각각의 nMOS 트랜지스터들의 게이트 전극들에 인가되는 신호 레벨들은 감쇠되지 않으며, 신호 레벨들이 각각의 nMOS 트랜지스터들의 임계 전압(Vth)보다 작아지는 것을 방지할 수 있다. 그 결과, 저장된 정보는 후속 전단 셀로 적절히 전달될 수 있다.
전술한 바와 같이, 비교예에 따른 MM에서, 각각의 이중 비트 메모리 유닛이 O-열 및 E-열을 포함하며, O-열 및 E-열 각각은 "1"의 입력 신호들의 감쇠된 펄스 높이를 공급 전압의 전압 레벨로 증폭함으로써 더 낮은 공급 전압들에서 동작하더라도, 원래의 펄스 높이를 복원하도록 감쇠된 입력 파형들을 성형하므로, 더 낮은 공급 전압들에 의해서도, 바이트 크기 또는 워드 크기의 저장된 정보의 정확한 마칭 전달이 달성될 수 있다.
= 제3 실시예의 2.5 트랜지스터 셀 =
도 8에 도시된 구성에서, i번째 행의 j번째 전단 셀(Mij)은 이중 전면-인버터들(Iij1, Iij2) 및 저장 커패시터(Cij)를 포함한다. 그리고, i번째 행의 j번째 후단 셀(Mrij)은 이중 후면-인버터들(Irij1, Irij2) 및 저장 커패시터(Crij)를 포함한다. 그러나, 제3 실시예에 따른 MM에서, 도 9에 도시된 바와 같이, 전단 셀 및 후단 셀 각각은 제3 실시예에서 언급된 5중 트랜지스터 비트 레벨 셀을 분배하기 위해 기생 저역 통과 필터를 포함 할 수 있고, 2.5 트랜지스터 비트 레벨 셀을 달성한다.
즉, i번째 행의 j번째 전단 셀(Mij)은 제1 전면-인버터(Iij1)와 제2 전면-인버터(Iij2) 사이에 기생 저역 통과 필터(LPFij)를 포함한다. 그리고, i번째 행의 j번째 후단 셀(Mrij)은 인버터(Irij1)와 인버터(Irij2) 사이에 기생 저역 통과 필터(LPFrij)를 포함한다.
제3 실시예에 따른 MM에서, 기생 저역 통과 필터(LPFij)는 하나의 단부가 제1 전면-인버터(Iij1)의 출력 단자에 연결되고, 다른 단부가 제2 전면-인버터(Iij2)의 입력 단자에 연결된 표류 저항기(Rlpfij), 및 하나의 단부가 표류 저항기(Rlpfij)와 제2 전면-인버터(Iij2) 사이에 연결되고, 다른 단부가 접지에 연결된 표류 커패시터(Clpfij)를 포함한다.
기생 저역 통과 필터(LPFrij)는 하나의 단부가 제1 후면-인버터(Irij1)의 출력 단자에 연결되고, 다른 단부가 제2 후면-인버터(Irij2)의 입력 단자에 연결된 표류 저항기(Rlpfrij), 및 하나의 단부가 표류 저항기(Rlpfrij)와 후면-인버터(Irij2) 사이에 연결되고, 다른 단부가 접지에 연결된 표류 커패시터(Crlpfij)를 포함한다.
그러나, 도 9에 도시된 표류 저항기(Rlpfij), 표류 커패시터(Clpfij), 표류 저항기(Rlpfrij) 및 표류 커패시터(Crlpfij)는 물리적 저항 요소들, 물리적 용량성 요소들 등과 같은 실제 전자 컴포넌트들에 의해 실현되어 더 큰 값의 저항 또는 커패시턴스를 획득할 수 있다. 물리적 커패시터(Crlpfij)의 더 큰 값이 요구되는 경우, 물리적 커패시터(Crlpfij)에 대한 커패시터 유전체 막으로서, 산화규소 막(SiO2 막)을 포함하는 3층 구조를 갖는 Si3N4 막 또는 ONO 막과 같이 SiO2 막 이외의 유전체 막들이 이용될 수 있다. 또한, 커패시터 유전체 막은 Sr, Al, Mg, Y, Hf, Zr, Ta 및 Bi 중에서 선택된 적어도 하나의 원소를 포함하는 산화물, 또는 위에 열거된 원소들 중에서 선택된 적어도 하나의 원소를 포함하는 질화규소를 포함할 수 있다.
도 3a, 도 3b 및 도 3c에 도시된 바와 같이, MM은 제1 전면-인버터(Iij1)와 제2 전면-인버터(Iij2) 사이에 삽입되는 기생 저역 통과 필터(LPFij)에 의해 구현되므로, 결합 요소(Qij1)가 제1 클록 신호(CLK)에 의해 고속으로 차단 상태 및 전도성 상태로 전환되고, 고주파 노이즈가 결합 요소(Qij1)의 출력에서 발생하더라도, 고주파 노이즈가 기생 저역 통과 필터(LPFij)에 의해 차단될 수 있고, 고주파 노이즈로 인해 제2 전면-인버터(Iij2)가 오작동하는 것을 방지할 수 있다.
또한, 기생 저역 통과 필터(LPFrij)가 제1 후면-인버터(Irij1)와 제2 후면-인버터(Irij2) 사이에 삽입되므로, 결합 요소(Qrij1)가 제1 클록 신호(CLK)에 의해 고속으로 차단 상태 및 전도성 상태로 전환되고, 고주파 노이즈가 결합 요소(Qrij1)의 출력에서 발생하더라도, 고주파 노이즈가 기생 저역 통과 필터(LPFrij)에 의해 차단될 수 있고, 고주파 노이즈로 인해 후면-인버터(Irij2)가 오작동하는 것을 방지할 수 있다.
또한, 제1 및 제2 실시예들과 유사하게, 전단 셀(Mij) 및 후단 셀(Mrij)의 출력들 각각이 전력 공급 라인(Lsv)의 전위에 연결될 수 있도록 전면-인버터(Iij1, Iij2) 및 후면-인버터(Irij1, Irij2)의 CMOS 인버터들이 nMOS 트랜지스터(Qij3, Qij6, Qrij3, Qrij6) 및 pMOS 트랜지스터(Qij2, Qij5, Qrij2, Qrij5)를 각각 전환하기 때문에, 순차적인 체인에서의 신호 전압 레벨들이 감소하지 않는다.
(역방향 MM)
도 2가 바이트 크기 데이터, 워드 크기 데이터, 바이트 크기 명령어들 또는 워드 크기 명령어들의 정보를 O-열들(U1, U2, U3, ........, Un-1, Un) 및 E-열들(Ur1, Ur2, Ur3, ........, Ur(n-1), Urn) 각각에 저장하고 그리고 일시적으로 저장하는 MMM(31)을 포함하는 MM을 도시하고 있지만, 클록 신호들과 동기하여 정보를 단계적으로 입력 단자(IN들)로부터 출력 단자들쪽으로 순차적으로 전달한다.
도 10은 본 발명의 추가 실시예에 따른 역방향 MM을 도시한다. 도 10에 도시된 바와 같이, 추가 실시예의 역방향 MM은 O-열들(U1, U2, U3, ........, Un-1, Un)의 어레이, 및 인접한 O-열들(U1, U2, U3, ........, Un-1, Un) 사이에 교호로 삽입되는 E-열들(Ur1, Ur2, Ur3, ........, Urn-1, Urn)의 어레이를 포함하는 m*2n 매트릭스에 의해 구현된다.
즉, E-열들(Ur1, Ur2, Ur3, ........, Urn-1, Urn)은 스트림의 방향을 따라 O-열들(U1, U2, U3, ........, Un-1, Un)에 대한 교호의 주기적인 위치들에 배열된다. O-열들(U1, U2, U3, ........, Un-1, Un)을 통해, 정보는 도 10에 도시된 바와 같이 E-열들(Ur1, Ur2, Ur3, ........, Ur(n-1), Urn)을 거쳐 제1 클록 신호와 동기하여 단계적으로 출력 단자로부터 입력 단자쪽으로 전달된다. 여기서, "m"은 바이트 크기 또는 워드 크기에 의해 결정된 정수이다. 바이트 크기 또는 워드 크기의 선택은 임의적이지만, 컴퓨터 아키텍처를 설계할 때, 바이트 크기 또는 워드 크기들은 자연스럽게 8 비트의 배수들이며, 16, 32 및 64 비트가 일반적으로 이용된다.
즉, 도 10에 도시된 바와 같이, 제1 E-열(Ur1)은 m*2n 매트릭스의 좌측에 할당되고, 제1 O-열(U1)은 제1 E-열(Ur1)과 제2 O-열(U2) 사이에 삽입된다. 제1 O-열(U1)과 제1 E-열(Ur1)의 조합은 제1 이중 비트 메모리 유닛을 구현한다.
그리고, 도 10에 도시된 바와 같이, 제2 E-열(Ur2)은 제2 O-열(U2)과 제3 O-열(U3) 사이에 삽입된다. 제2 O-열(U2)과 제2 E-열(Ur2)의 조합은 제2 이중 비트 메모리 유닛을 구현한다. 유사하게, 제3 E-열(Ur3)은 제3 O-열(U3)과 제4 O-열(U4) 사이에 삽입된다. 제3 O-열(U3)과 제3 E-열(Ur3)의 조합은 제3 이중 비트 메모리 유닛을 구현한다.
그리고, 도 10에 도시된 바와 같이, n번째 O-열(Un)은 n번째 E-열(Urn) 뒤에 배열된다. n번째 O-열(Un)과 n번째 E-열(Urn)의 조합은 n번째 이중 비트 메모리 유닛을 구현한다. 따라서, 본 발명자들이 이중 비트 메모리 유닛들의 어레이에 초점을 맞추면, 추가 실시예의 역방향 MM은 m*n 매트릭스로 구현된다.
도 11a 및 도 11b는, 도 10에 도시된 다른 MM의 셀 레벨 표현에서 m*2n 매트릭스(여기서, "m"은 바이트 크기 또는 워드 크기에 의해 결정된 정수임)의 i번째 행의 어레이로서, 각각의 전단 셀(Mi1, Mi2, Mi3, ........, Mi(n-1), Min)에 비트 레벨의 반전된 정보를 저장하고, 이 정보를 순차적으로 반전시키고 후단 셀들(Mri1, Mri2, Mri3, ........, Mri(n-1), Mrin)을 통해 제1 클록 신호와 동기하여 단계적으로 역방향으로 도 2 내지 도 5에 도시된 MM에, 즉 도 2 내지 도 5의 표현에서 출력 단자(Oi)로부터 입력 단자(Ii)쪽으로 전달하는 것을 도시한다.
m*2n 매트릭스에서의 좌측으로부터의 제1 열은 도 11a에 도시된 바와 같이 제1 E-열(Ur1)을 나타내는, 후단 셀들(Mr11, Mr21, Mr31, ........, Mr(m-1)1, Mrm1)의 수직 어레이로 구현된다. 각각의 후단 셀들(Mr11, Mr21, Mr31, ........, Mr(m-1)1, Mrm1)의 도시는 Mrj1(j = 1 내지 m)의 일반 개념 표기법으로 표현된다. 후단 셀들(Mr11, Mr21, Mr31, ........, Mr(m-1)1, Mrm1) 각각은 단일 비트의 데이터를 저장하도록 구성된 비트 레벨 셀이다.
m*2n 매트릭스에서의 좌측으로부터의 제2 열은 제1 O-열(U1)을 나타내는, 전단 셀들(M11, M21, M31, ........, M(m-1)1, Mm1)의 수직 어레이로 구현된다. 각각의 전단 셀들(M11, M21, M31, ........, M(m-1)1, Mm1)의 도시는 Mj1(j = 1 내지 m)의 일반 개념 표기법으로 표현된다. 전단 셀들(M11, M21, M31, ........, M(m-1)1, Mm1) 각각은 단일 비트의 데이터를 저장하도록 구성된 비트 레벨 셀이다.
유사하게, m*2n 매트릭스에서의 제3 열은 제2 E-열(Ur2)을 나타내는, 후단 셀들(Mr12, Mr22, Mr32, ........, Mr(m-1)2, Mrm2)의 수직 어레이로 구현된다. 각각의 후단 셀들(Mr12, Mr22, Mr32, ........, Mr(m-1)2, Mrm2)의 도시는 Mrj2(j = 1 내지 m)의 일반 개념 표기법으로 표현된다. 후단 셀들(Mr12, Mr22, Mr32, ........, Mr(m-1)2, Mrm2) 각각은 단일 비트의 데이터를 저장하도록 구성된 비트 레벨 셀이다.
m*2n 매트릭스에서의 제4 열은 제2 O-열(U2)을 나타내는, 전단 셀들(M12, M22, M32, ........, M(m-1)2, Mm2)의 수직 어레이로 구현된다. 전단 셀들(M12, M22, M32, ........, M(m-1)2, Mm2)의 도시는 Mj2(j = 1 내지 m)의 일반 개념 표기법으로 표현된다. 전단 셀들(M12, M22, M32, ........, M(m-1)2, Mm2) 각각은 단일 비트의 데이터를 저장하도록 구성된 비트 레벨 셀이다.
m*2n 매트릭스에서의 우측으로부터의 제2 열은 도 11b에 도시된 바와 같이 n번째 E-열(Urn)을 나타내는, 후단 셀들(Mr1n, Mr2n, Mr3n, ........, Mr(m-1)n, Mrmn)의 수직 어레이로 구현된다. 후단 셀들(Mr1n, Mr2n, Mr3n, ........, Mr(m-1)n, Mrmn)의 도시는 Mrjn(j = 1 내지 m)의 일반 개념 표기법으로 표현된다. 후단 셀들(Mr1n, Mr2n, Mr3n, ........, Mr(m-1)n, Mrmn) 각각은 단일 비트의 데이터를 저장하도록 구성된 비트 레벨 셀이다.
m*2n 매트릭스에서의 우측으로부터의 제1 열은 n번째 O-열(Un)을 나타내는, 전단 셀들(M1n, M2n, M3n, ........, M(m-1)n, Mmn)의 수직 어레이로 구현된다. 전단 셀들(M12, M22, M32, ........, M(m-1)2, Mm2)의 도시는 Mjn(j = 1 내지 m)의 일반 개념 표기법으로 표현된다. 전단 셀들(M1n, M2n, M3n, ........, M(m-1)n, Mmn) 각각은 단일 비트의 데이터를 저장하도록 구성된 비트 레벨 셀이다.
도 12에 도시된 바와 같이, 추가 실시예에 따른 역방향 MM에서, i번째 행의 j번째 전단 셀(Mij)은 (j+1)번째 후단 셀(Mri(j+1))의 출력 단자에 연결된 입력 단자, 및 제1 클록 라인(Lclk1)에 연결된 게이트 전극을 갖는 결합 요소(Qij1)를 포함한다. 즉, 후단 셀(Mri(j+1))은 결합 요소(Qij1)의 우측에 할당된다.
그리고, j번째 전단 셀(Mij)은 결합 요소(Qij1)의 출력 단자에 연결된 입력 단자를 갖는 전면-인버터(Iij)를 더 포함한다. 전면-인버터(Iij)는 전력 공급 라인(Lsv)에 연결된 제1 메인 전극 및 결합 요소(Qij1)의 출력 단자에 연결된 게이트 전극을 갖는 pMOS 트랜지스터(Qij2), 및 pMOS 트랜지스터(Qij2)의 제2 메인 전극에 연결된 제1 메인 전극, 결합 요소(Qij1)의 입력 단자에 연결된 게이트 전극 및 접지 전위에 연결된 제2 메인 전극을 갖는 nMOS 트랜지스터(Qij3)를 포함하는 CMOS 인버터에 의해 구현된다.
전면-인버터(Iij)의 내부 출력 단자에는, 전면-인버터(Iij)에 할당된 저장 커패시터(Cij)가 병렬로 연결된다. 그리고, pMOS 트랜지스터(Qij2)의 제2 메인 전극과 nMOS 트랜지스터(Qij3)의 제1 메인 전극을 연결하는 출력 노드는 전단 셀(Mij)의 내부 출력 단자로서 기능한다. 내부 출력 단자는 저장 커패시터(Cij)에 저장된 신호를 전단 셀(Mij)의 좌측에 할당된 j번째 후단 셀(Mrij)에 전달한다.
그리고, i번째 행의 j번째 후단 셀(Mrij)은 j번째 전단 셀(Mij)의 내부 출력 단자에 연결된 입력 단자와 제2 클록 라인(Lclk2)에 연결된 게이트 전극을 갖는 버퍼 요소(Qrij1) 및 버퍼 요소(Qrij1)의 출력 단자에 연결된 입력 단자를 갖는 후면-인버터(Irij)를 포함한다. 후면-인버터(Irij)는 전력 공급 라인(Lsv)에 연결된 제1 메인 전극과 버퍼 요소(Qrij1)의 출력 단자에 연결된 게이트 전극을 갖는 pMOS 트랜지스터(Qrij2), 및 pMOS 트랜지스터(Qrij2)의 제2 메인 전극에 연결된 제1 메인 전극, 버퍼 요소(Qrij1)의 입력 단자에 연결된 게이트 전극 및 접지 전위에 연결된 제2 메인 전극을 갖는 nMOS 트랜지스터(Qrij3)를 포함하는 CMOS 인버터에 의해 구현된다.
후면-인버터(Irij)의 출력 단자에는, 후면-인버터(Irij)에 할당된 저장 커패시터(Crij)가 병렬로 연결된다. 그리고, pMOS 트랜지스터(Qrij2)의 제2 메인 전극과 nMOS 트랜지스터(Qrij3)의 제1 메인 전극을 연결하는 출력 노드는 후단 셀(Mrij)의 출력 단자로서 기능한다. 출력 단자는 저장 커패시터(Crij)에 저장된 신호를 후단 셀(Mrij)의 좌측에 할당된 (j-1)번째 전단 셀(Mi(j-1))에 전달한다.
전술한 바와 같이, 추가 실시예의 역방향 MM에서, 각각의 이중 비트 메모리 유닛이 O-열 및 E-열을 포함하여, 각각의 이중 비트 메모리 유닛이 신호 "1"의 감쇠된 펄스 높이들을 공급 전압의 레벨로 증폭함으로써 원래의 펄스 높이를 복원하도록 감쇠된 입력 파형들을 성형할 수 있기 때문에, 더 낮은 공급 전압들에 의해서도, 바이트 크기 또는 워드 크기의 저장된 정보의 정확한 마칭 전달이 달성될 수 있다.
그리고, 또한, 도 10, 도 11a, 도 11b 및 도 12에 도시된 추가 실시예의 역방향 MM에 따르면, O-열들(U1, U2, U3, ........, Un-1, Un) 및 E-열들(Ur1, Ur2, Ur3, ........, Urn-1, Urn) 각각에 대한 주소지정이 사라지기 때문에, 필요한 정보는 더 낮은 공급 전압들에 의해 메모리 칩의 에지측에 연결된 그 목적지 유닛으로 전달될 수 있다.
(양방향 MM)
또한, 도 10에 도시된 역방향 MM과 도 2에 도시된 순방향 MM은 바이트 또는 워드 크기 정보가 입력 및 출력 열들 사이에서 양방향으로 전달되도록 양방향 MM을 달성하기 위해 결합될 수 있다. 양방향 MM을 구현하기 위한 임의적인 방식들 중 하나는 미국 특허 제8949650호 및 제9361957호에 인용된 토폴로지에서 단일 반도체 칩 상의 순방향 및 역방향 MM들의 패턴들을 묘사하는 것이다.
양방향 MM을 구현하기 위한 다른 임의적인 방식은, 도 13 및 도 14에 도시된 바와 같이, 순방향 MM의 패턴이 묘사되는 제1 반도체 칩(1)을, 역방향 MM의 패턴이 묘사되는 제2 반도체 칩(2) 상에 적층하는 것이다. 도 14에 도시된 플립 칩 구성에서, 제1 반도체 칩(1)과 제2 반도체 칩(2)을 상호연결하기 위해, 복수의 솔더 범프(Bij)가 제2 반도체 칩(2) 위에서 복수의 칩 패드(P2ij)(i = 1 내지 m; j = 1 내지 n) 상에 각각 증착된다.
제1 반도체 칩(1)을 제2 반도체 칩(2) 상에 장착하기 위해, 제1 반도체 칩(1)은 그 상부면들이 아래로 향하도록 뒤집어지고, 그 패드들이 제2 반도체 칩(2) 상의 매칭 패드들과 정렬되는 식으로 정렬되며, 그 다음 솔더 범프들(Bij)이 리플로우되어 상호연결을 완료한다.
도 12에 도시된 회로 토폴로지와 유사하게, 도 13의 하부에 도시된 반도체 칩(2)의 상부 표면의 우측에서, j번째 전단 셀(Mij(2))은 i번째 행에 할당되고, j번째 전단 셀(Mij(2))은 nMOS 트랜지스터에 의해 구현되는 측면 결합 요소(Qij1)를 갖는다. 측면 결합 요소(Qij1)는 (j+1)번째 후단 셀의 출력 단자에 연결된 입력 단자와, 제1 클록 라인(Lclk1)에 연결된 게이트 전극을 갖는다. 도시는 생략되었지만, (j+1)번째 후단 셀은 측면 결합 요소(Qij1)의 우측에 할당된다. 그리고, j번째 전단 셀(Mij(2))은 측면 결합 요소(Qij1)의 출력 단자에 연결된 입력 단자를 갖는 전면 CMOS 인버터를 추가로 갖는다.
전면 CMOS 인버터는 전력 공급 라인(Lsv)에 연결된 제1 메인 전극 및 측면 결합 요소(Qij1)의 출력 단자에 연결된 게이트 전극을 갖는 pMOS 트랜지스터(Qij2), 및 pMOS 트랜지스터(Qij2)의 제2 메인 전극에 연결된 제1 메인 전극, 측면 결합 요소(Qij1)의 입력 단자에 연결된 게이트 전극 및 접지 전위에 연결된 제2 메인 전극을 갖는 nMOS 트랜지스터(Qij3)를 갖는다. 전면 CMOS 인버터의 내부 출력 단자에는, 전면 CMOS 인버터에 할당된 저장 커패시터(Cij)가 병렬로 연결된다.
그리고, pMOS 트랜지스터(Qij2)의 제2 메인 전극과 nMOS 트랜지스터(Qij3)의 제1 메인 전극을 연결하는 출력 노드는 전단 셀(Mij(2))의 내부 출력 단자로서 기능한다. i번째 행의 열간 라인을 통해, 내부 출력 단자는 저장 커패시터(Cij)에 저장된 신호를 전단 셀(Mij(2))의 좌측에 할당된 j번째 후단 셀(Mrij(2))에 전달한다.
j번째 전단 셀(Mij(2))과 j번째 후단 셀(Mrij(2)) 사이의 i번째 행의 열간 라인의 중간 지점에서, nMOS 트랜지스터로 구현된 칩간 결합 요소(Qij4)의 입력 단자가 연결된다. 칩간 결합 요소(Qij4)는 칩 패드(P2ij)에 연결된 출력 단자와 칩간 클록 라인(Lint-1)에 연결된 게이트 전극을 갖는다.
그리고, i번째 행의 j번째 후단 셀(Mrij(2))은 nMOS 트랜지스터에 의해 구현된 버퍼 요소(Qrij1)를 갖는다. 버퍼 요소(Qrij1)는 j번째 전단 셀(Mij(2))의 내부 출력 단자에 연결된 입력 단자와 제2 클록 라인(Lclk2)에 연결된 게이트 전극을 가지며, 후면 CMOS 인버터는 버퍼 요소(Qrij1)의 출력 단자에 연결된 입력 단자를 갖는다.
후면 CMOS 인버터는 전력 공급 라인(Lsv)에 연결된 제1 메인 전극과 버퍼 요소(Qrij1)의 출력 단자에 연결된 게이트 전극을 갖는 pMOS 트랜지스터(Qrij2)와, pMOS 트랜지스터(Qrij2)의 제2 메인 전극에 연결된 제1 메인 전극, 버퍼 요소(Qrij1)의 출력 단자에 연결된 게이트 전극, 및 접지 전위에 연결된 제2 메인 전극을 갖는 nMOS 트랜지스터(Qrij3)를 갖는다.
후면 CMOS 인버터의 출력 단자에는, 후면 CMOS 인버터에 할당된 저장 커패시터(Crij)가 병렬로 연결된다. 그리고, pMOS 트랜지스터(Qrij2)의 제2 메인 전극과 nMOS 트랜지스터(Qrij3)의 제1 메인 전극을 연결하는 출력 노드는 후단 셀(Mrij(2))의 출력 단자로서 기능한다. 출력 단자는 저장 커패시터(Crij)에 저장된 신호를 후단 셀(Mrij(2))의 좌측에 할당된 (j-1)번째 전단 셀로 전달한다.
플립 칩핑된 표면 상의 상세한 회로 구성의 도시가 생략되지만, 도 4a에 도시된 회로 토폴로지와 유사하게, 도 13의 상부에 도시된 반도체 칩(1)의 플립 칩핑된 표면의 좌측 위치에서, MM 매트릭스에서의 i번째 행의 j번째 전단 셀(Mij(1))이 할당된다. 전단 셀(Mij(1))은 (j-1)번째 후단 셀의 출력 단자에 연결된 제1 메인 전극과 제1 클록 라인에 연결된 게이트 전극을 갖는 nMOS 트랜지스터에 의해 구현된 측면 결합 요소, 및 측면 결합 요소의 제2 메인 전극에 연결된 입력 단자를 갖는 전면 CMOS 인버터를 포함한다. 즉, 측면 결합 요소는 (j-1)번째 후단 셀의 출력 단자로부터의 신호의 전달을 제어한다.
전면 CMOS 인버터는 전력 공급 라인에 연결된 제1 메인 전극 및 측면 결합 요소의 제2 메인 전극에 연결된 게이트 전극을 갖는 pMOS 트랜지스터, 및 pMOS 트랜지스터의 제2 메인 전극에 연결된 제1 메인 전극, 측면 결합 요소의 제2 메인 전극에 연결된 게이트 전극 및 접지 전위에 연결된 제2 메인 전극을 갖는 nMOS 트랜지스터를 갖는다.
전면 CMOS 인버터의 출력 단자에는, 전면 CMOS 인버터에 할당된 저장 커패시터(Cij)가 nMOS 트랜지스터와 병렬로 연결된다. 그리고, 전면 CMOS 인버터의 출력 노드는 전단 셀(Mij(1))의 내부 출력 단자로서 기능한다. i번째 행의 열간 라인을 통해, 전단 셀(Mij(1))의 내부 출력 단자는 저장 커패시터(Cij)에 저장된 신호를 (j+1)번째 전단 셀 이전에 배열된 후단 셀(Mrij(1))에 전달한다.
j번째 전단 셀(Mij(1))과 j번째 후단 셀(Mrij(1)) 사이의 i번째 행의 열간 라인의 중간 지점에서, 칩 패드(P1ij)가 연결된다. 그리고, 후단 셀(Mrij(1))은 선행하는 전단 셀(Mij(1))의 내부 출력 단자에 연결된 제1 메인 전극 및 제2 클록 라인에 연결된 게이트 전극을 갖는 nMOS 트랜지스터에 의해 구현된 버퍼 요소 및 nMOS 트랜지스터에 의해 구현된 버퍼 요소의 제2 메인 전극에 연결된 입력 단자를 갖는 후면 CMOS 인버터를 갖는다.
후면 CMOS 인버터는 전력 공급 라인에 연결된 제1 메인 전극 및 버퍼 요소의 제2 메인 전극에 연결된 게이트 전극을 갖는 pMOS 트랜지스터와, pMOS 트랜지스터의 제2 메인 전극에 연결된 제1 메인 전극, 버퍼 요소의 제2 메인 전극에 연결된 게이트 전극 및 접지 전위에 연결된 제2 메인 전극을 갖는 nMOS 트랜지스터를 갖는다.
후면 CMOS 인버터의 출력 단자에는, 후면 CMOS 인버터에 할당된 저장 커패시터가 nMOS 트랜지스터와 병렬로 연결된다. 그리고, 후면 CMOS 인버터의 출력 노드는 후단 셀(Mrij(1))의 출력 단자로서 기능한다. 후단 셀(Mrij(1))의 출력 단자는 저장 커패시터에 저장된 신호를 (j+1)번째 전단 셀로 전달한다.
플립 칩 구성에서, 제1 반도체 칩(1)과 제2 반도체 칩(2)이 중간 노드들에 배치된 특정 솔더 범프들(Bij)을 통해 상호연결될 때, 제1 반도체 칩(1) 상의 특정 내부 출력 노드는 제2 반도체 칩(2) 상의 대응하는 내부 입력 노드에 연결되고, 제2 반도체 칩(2) 상의 특정 내부 출력 노드는 칩간 결합 요소(Qij4)를 통해 제1 반도체 칩(1) 상의 대응하는 내부 입력 노드에 연결된다.
칩간 클록 라인(Lint-1)을 통해 공급되는 클록 신호에 의해, 제1 반도체 칩(1) 상의 특정 내부 출력 노드가 제2 반도체 칩(2) 상의 대응하는 내부 입력 노드에 연결될 수 있고, 제2 반도체 칩(2) 상의 특정 내부 출력 노드가 제1 반도체 칩(1) 상의 대응하는 내부 입력 노드에 연결될 수 있으므로, 더 짧은 벡터 데이터는 제1 반도체 칩(1)과 제2 반도체 칩(2) 사이에서 원형 방식으로 특정 중간 노드들을 통해 롤링될 수 있다.
제1 반도체 칩(1)과 제2 반도체 칩(2) 사이의 회전 방향을 롤링할 최단 벡터 데이터는 인접한 2개의 열에 저장된 이중 비트 데이터로 구현될 수 있다. 연속적으로 인접한 이중 열 세트들의 임의의 수가 원하는 길이의 벡터 데이터를 구현할 수 있고, 원하는 길이의 벡터 데이터는 컨베이어의 연속 이동 벨트와 같은 방식으로 제1 반도체 칩(1)과 제2 반도체 칩(2) 사이의 회전 방향을 롤링할 수 있다.
(MM 보조 랜덤 액세스 가능 메모리)
도 15는 MM 보조 랜덤 액세스 가능 메모리(MM-ARACM)의 패턴이 묘사된 반도체 칩의 개략적인 평면도를 도시한다. 특히, MM-ARACM의 예 중 하나로서, 도 15는 동적 랜덤 액세스 메모리(DRAM) 또는 DDR(double data rate) 동기식 동적 랜덤 액세스 메모리(SDRAM)의 패턴 및 DDR SDRAM의 출력 인터페이스(22a)를 도시한다. 출력 인터페이스(22a)는 컴퓨터 시스템의 DDR SDRAM과 프로세서 사이의 경로에 할당될 수 있거나, 출력 인터페이스(22a)는 DDR SDRAM과 프로세서를 향한 경로에 할당된 다른 메모리 디바이스 사이에 배치될 수 있다.
출력 인터페이스(22a)는 내부 버스(221), 내부 버스(221)에 연결된 인터페이스 메모리(222) 및 인터페이스 메모리(222)에 연결된 출력 버스(223)를 포함한다. 출력 인터페이스(22a)는 데이터 분배기(224) 및 MM 캐시(BLB1, ......, BLB13, BLB14, BLB15 및 BLB16)를 포함한다. DDR SDRAM이 DRAM들의 단순한 예이지만, 도 15에 도시된 DDR SDRAM에서의 데이터는 메모리 매트릭스(20)에 배열된 비트 레벨 셀들에서의 메모리 커패시터들에 전하들로서 저장된다.
예를 들어, 메모리 매트릭스(20)는 제1 메모리 어레이 블록(DB1), 제2 메모리 어레이 블록(DB2), 제3 메모리 어레이 블록(DB3), ....., 제16 메모리 어레이 블록(DB16)의 16개의 메모리 어레이 블록으로 분할되고, 16개의 메모리 어레이 블록은 설계 사양에 따라 도 15에 도시된 예에서 4개의 그룹으로 분류될 수 있다. 제1 메모리 어레이 블록(DB1), 제2 메모리 어레이 블록(DB2), 제3 메모리 어레이 블록(DB3), ....., 제16 메모리 어레이 블록(DB16) 각각은 예를 들어 128 비트 라인들을 포함하고, 128 비트 라인들은 전압 차동 증폭기들에 의해 구현되는 대응하는 감지 증폭기들에 각각 연결된다.
각각의 메모리 어레이 블록(DB1, DB2, DB3, ....., DB16)에 할당된 감지 증폭기들의 출력들은 대응하는 출력 버퍼들에 연결되고, 감지 증폭기들 및 출력 버퍼들의 세트는 도 15에 도시된 예에서 "감지 증폭기 및 버퍼들(SAB들)(21)"로서 개략적으로 도시되어 있다.
판독 동작은 비트 레벨 셀에서 전하를 공핍시키고, 데이터를 파괴하므로, 데이터가 판독된 후에 SAB들(21)은 이에 전압을 인가하여 메모리 커패시터를 재충전함으로써 비트 레벨 셀에 즉시 다시 기입해야 하며, 이것이 "메모리 리프레시"로 불린다. 예를 들어, 16개의 메모리 어레이 블록은 하나의 메모리 뱅크의 일부를 구현할 수 있고, 복수의 메모리 뱅크의 3D 적층 구조는 DDR SDRAM을 구현한다. 복수의 메모리 뱅크가 병렬성을 제공하고, SDRAM이 별도의 데이터와 명령 버스들을 가지기 때문에, 다른 뱅크들에 대한 명령들은 파이프라이닝될 수 있으며, 복수의 메모리 뱅크에서의 "활성화", "프리차지" 및 "데이터 전달" 프로세스들이 병렬로 실행될 수 있다.
DRAM에서의 비트 레벨 셀들은 메모리 매트릭스(20)의 제1 메모리 어레이 블록(DB1), 제2 메모리 어레이 블록(DB2), 제3 메모리 어레이 블록(DB3), ....., 제16 메모리 어레이 블록(DB16) 각각의 행들 및 열들에 배치된다. 각각의 라인은 행의 각각의 비트 레벨 셀에 부착되고, 행들을 따라 연장되는 라인들은 "워드 라인들"로 불리며, 이에 전압을 인가함으로써 활성화된다.
열들을 따라 연장되는 라인들을 DRAM에서 "비트 라인"이라고 하며, 이러한 2개의 상보적인 비트 라인이 전압 차동 증폭기들에 부착되어 어레이의 에지에서 SAB들(21)에서 감지 증폭기들을 구현한다. 각각의 비트 레벨 셀은 특정 워드 라인과 비트 라인의 교차점에 있으며, 이를 "주소지정"하는데 이용될 수 있다. 비트 레벨 셀들에서의 데이터는 행들과 열들의 상단을 따라 연장되는 동일한 비트 라인들에 의해 판독되거나 기입된다.
DRAM의 액세스 레이턴시가 메모리 매트릭스(20)에 의해 근본적으로 제한되기 때문에, 매우 높은 전위 대역폭을 더 만들기 위해, DDR 방식이 개발되어 클록 펄스들의 상승 에지와 하강 에지 모두에서 데이터를 전달할 수 있게 한다. DDR 방식은 동일한 명령들을 이용하여 사이클당 한 번만 허용되지만 클록 사이클당 2개의 데이터 워드를 판독하거나 기입한다.
버스트 모드에서, 버스트 길이의 데이터는 각각의 메모리 어레이 블록(DB1, DB2, DB3, ....., DB16)에 연결된 대응하는 감지 증폭기로 전달된다. 제1 메모리 어레이 블록(DB1), 제2 메모리 어레이 블록(DB2), 제3 메모리 어레이 블록(DB3), ....., 제16 메모리 어레이 블록(DB16)에 저장된 데이터에 대응하는, SAB들(21)로부터의 출력들은 예를 들어 16 비트 버스트 길이로 내부 버스(221)에 공급되고, 128 비트 병렬 데이터가 내부 버스(221)를 통해 인터페이스 메모리(222)로 전달된다.
버스트 길이가 DDR SDRAM 구성에 의해 결정되며, 버스트 길이의 값이 최소 액세스 세분성을 직접 결정하므로, 버스트 길이는 "최소 캐시 라인 크기"로 해석될 수 있다. MM 캐시(BLB1, ......, BLB13, BLB14, BLB15 및 BLB16)는 제1 버스트 길이 블록(BLB1), ...... 제13 버스트 길이 블록(BLB13), 제14 버스트 길이 블록(BLB14), 제15 버스트 길이 블록(BLB15) 및 제16 버스트 길이 블록(BLB16)을 포함한다.
도 16에 도시된 바와 같이, k번째 버스트 길이 블록(BLBk)(k = 1 내지 16)은 복수의 홀수 열(U1, U2, U3, ........, U7, U8), 및 도 16에 도시된 8*16 매트릭스에서 행 방향을 따라 복수의 홀수 열(U1, U2, U3, ........, U7, U8)에 대해 교호의 주기적인 위치들에 배열된 복수의 짝수 열(Ur1, Ur2, Ur3, ........, Ur7, Ur8)을 갖는다. 홀수 열들(U1, U2, U3, ........, U7, U8) 각각은 8 비트의 이동 정보 세트를 반전시키고 저장하기 위해 8*16 매트릭스에서 열 방향을 따라 정렬된 전단 셀들의 시퀀스를 갖는다.
그리고, 짝수 열들(Ur1, Ur2, Ur3, ........, Ur7, Ur8) 각각은 인접한 홀수 열들에 의해 반전되는, 8 비트의 이동 정보 세트를 재반전시키고 저장하기 위해 열 방향을 따라 정렬된 후단 셀들의 시퀀스를 갖는다. 이어서, k번째 버스트 길이 블록(BLBk)의 8*16 매트릭스의 각각의 행에는 16 비트 버스트 길이의 직렬 정보가 저장된다.
즉, 내부 버스(221)를 통해 전달되는 128 비트 병렬 데이터는 데이터 분배기(224)에 의해 16 비트 버스트 길이의 직렬 정보의 8개의 병렬 세트로 분할되고, 16 비트 버스트 길이의 직렬 정보는 제1 버스트 길이 블록(BLB1)에 전달되며, 제1 버스트 길이 블록(BLB1)은 16 비트 버스트 길이를 갖는 8개의 병렬 데이터의 스트림을 저장한다. 그 후, 제1 버스트 길이 블록(BLB1)은 컴퓨터 시스템에서 프로세서의 클록 주파수에서 동기적으로, 스트림의 방향을 따라 16 비트 버스트 길이를 갖는 8개의 병렬 데이터의 스트림을 제2 버스트 길이 블록(도 15에서는 제2 버스트 길이 블록의 도시가 생략됨)쪽으로 전달한다.
유사하게 그리고 순차적으로, 16 비트 버스트 길이를 갖는 8개의 병렬 데이터의 스트림은 프로세서의 클록 주파수에서 동기적으로, 스트림 방향을 따라 제3 버스트 길이 블록(도시 생략)쪽으로 전달된다. 마지막으로, 16 비트 버스트 길이를 갖는 8개의 병렬 데이터의 스트림은 프로세서의 클록 주파수에서 동기적으로, 스트림의 방향을 따라 제15 버스트 길이 블록(BLB15)으로부터 제16 버스트 길이 블록(BLB16)쪽으로 전달되고, 16 비트 버스트 길이를 갖는 8개의 병렬 데이터의 스트림은 제16 버스트 길이 블록(BLB16)으로부터의 8 비트의 병렬 정보로서 컴퓨터 시스템에서의 프로세서에 제공된다.
도 17은 DDR SDRAM 및 DDR SDRAM의 출력 인터페이스(22b)를 포함하는 MM 보조 DRAM의 다른 예의 개략적인 평면도를 도시한다. 출력 인터페이스(22b)는 컴퓨터 시스템의 DDR SDRAM과 프로세서 사이의 경로에 할당될 수 있거나, 출력 인터페이스(22b)는 DDR SDRAM과 프로세서를 향한 경로에 할당된 다른 메모리 디바이스 사이에 배치될 수 있다. 출력 인터페이스(22b)는 제1 MM 캐시(MMC1), 제2 MM 캐시(MMC2), 제3 MM 캐시(MMC3), ....., 제16 MM 캐시(MMC16)를 포함한다. 도 15에 도시된 출력 인터페이스(22a)와 달리, 출력 인터페이스(22b)는 내부 버스(221)를 포함하지 않으며, 제1 MM 캐시(MMC1), 제2 MM 캐시(MMC2), 제3 MM 캐시(MMC3), ....., 제16 MM 캐시(MMC16)는 메모리 매트릭스(20)에 직접 연결되며, 이는 제1 메모리 어레이 블록(DB1), 제2 메모리 어레이 블록(DB2), 제3 메모리 어레이 블록(DB3), ....., 제16 메모리 어레이 블록(DB16)의 16개의 메모리 어레이 블록으로 분할된다.
제1 메모리 어레이 블록(DB1), 제2 메모리 어레이 블록(DB2), 제3 메모리 어레이 블록(DB3), ....., 제16 메모리 어레이 블록(DB16) 각각은 128 비트 라인들을 포함하며, 128 비트 라인들은 대응하는 감지 증폭기들에 연결되고, 각각의 메모리 어레이 블록(DB1, DB2, DB3, ....., DB16)에 할당된 감지 증폭기들의 출력들은 대응하는 출력 버퍼들에 연결되기 때문에, 제1 MM 캐시(MMC1), 제2 MM 캐시(MMC2), 제3 MM 캐시(MMC3), ....., 제16 MM 캐시(MMC16)는 각각 제1 메모리 어레이 블록(DB1), 제2 메모리 어레이 블록(DB2), 제3 메모리 어레이 블록(DB3), ....., 제16 메모리 어레이 블록(DB16)의 대응하는 출력 버퍼들에 직접 연결된다. 감지 증폭기들 및 출력 버퍼들의 세트는 도 17에 도시된 예에서 "감지 증폭기 및 버퍼들(SAB들)(21)"로 개략적으로 도시되어 있다. 도 15에 도시된 토폴로지와 유사하게, 도 17에서의 16개의 메모리 어레이 블록은 하나의 메모리 뱅크의 일부를 구현할 수 있고, 복수의 메모리 뱅크의 3D 적층 구조가 DDR SDRAM을 구현한다.
복수의 메모리 뱅크가 병렬성을 제공하고, SDRAM이 별도의 데이터 및 명령 버스들을 갖기 때문에, 상이한 뱅크들에 대한 명령들은 파이프라이닝될 수 있다. 또한, 제1 메모리 어레이 블록(DB1), 제2 메모리 어레이 블록(DB2), 제3 메모리 어레이 블록(DB3), ....., 제16 메모리 어레이 블록(DB16)으로부터 제1 MM 캐시(MMC1), 제2 MM 캐시(MMC2), 제3 MM 캐시(MMC3), ....., 제16 MM 캐시(MMC16)로의 데이터 스트림들은 병렬로 실행될 수 있다. 버스트 길이가 DDR SDRAM 아키텍처에 의해 결정되고, 버스트 길이의 값이 최소 액세스 세분성을 직접 결정하므로, 버스트 길이는 최소 캐시 라인 크기로 해석될 수 있다.
도 16에 도시된 구조와 유사하게, k번째 MM 캐시(MMCk)(k = 1 내지 16)는 복수의 홀수 열(U1, U2, U3, ........, U7, U8), 및 128*16 매트릭스에서 행 방향을 따라 홀수 열들(U1, U2, U3, ........, U7, U8)에 대해 교호의 주기적인 위치들에 배열된 복수의 짝수 열(Ur1, Ur2, Ur3, ........, Ur7, Ur8)을 갖는다. 홀수 열들(U1, U2, U3, ........, U7, U8) 각각은 8 비트의 이동 정보 세트를 반전시키고 저장하기 위해 128*16 매트릭스에서 열 방향을 따라 정렬된 전단 셀들의 시퀀스를 갖는다.
그리고, 짝수 열들(Ur1, Ur2, Ur3, ........, Ur7, Ur8) 각각은 인접한 홀수 열들에 의해 반전되는, 8 비트의 이동 정보 세트를 재반전시키고 저장하기 위해 열 방향을 따라 정렬된 후단 셀들의 시퀀스를 갖는다. 이어서, k번째 MM 캐시(MMCk)의 128*16 매트릭스의 각각의 행에는 캐시 라인 크기의 직렬 정보가 저장된다. 그리고, 캐시 라인 크기를 갖는 128개의 병렬 데이터의 스트림은 각각 제1 MM 캐시(MMC1), 제2 MM 캐시(MMC2), 제3 MM 캐시(MMC3), ....., 제16 MM 캐시(MMC16)를 통해 컴퓨터 시스템에서의 프로세서를 향해 저장되고 전달된다.
도 15에 도시된 인터페이스 메모리(222)의 탠덤 구조와 유사하게, 도 17에 도시된 MM 캐시들(MMC1, MMC2, MMC3, ....., MMC16)을 각각 구현하는 복수의 메모리 매트릭스가 열 방향을 따라 나란히 연결되면, 더 큰 크기의 MM 캐시들을 달성할 수 있다. 예를 들어, 8개의 128*16 매트릭스가 열 방향을 따라 나란히 연결되면, 128*128 매트릭스 크기의 MM 캐시들이 달성될 수 있고, 16개의 128*16 매트릭스가 열 방향을 따라 나란히 연결되면, 128*256 매트릭스 크기의 MM 캐시들이 달성될 수 있고, 더 큰 매트릭스 크기는 도 18에 도시된 MM L3 캐시(22b)로서 기능할 것이다.
이어서, DDR4 DRAM 및 MM L3 캐시(22b)의 메모리 매트릭스(20)는 MM 보조 DRAM(20, 22b)을 구현하며, 이는 컴퓨터 시스템의 메인 메모리로서 기능할 것이다. 도 18에 도시된 컴퓨터 시스템에서, 하드 디스크 드라이브(HDD) 또는 플래시 메모리에 의해 구현되는 보조 메모리(41)는 인터페이스(26)를 통해 MM 보조 DRAM(20, 22b)에 연결되고, MM L3 캐시(22b)는 인터페이스(27)를 통해 SRAM-L2 캐시(23)에 연결된다. 또한, 인터페이스(28)를 통해, SRAM-L2 캐시(23)는 제1 SRAM-L1 캐시(24-1), 제2 SRAM-L1 캐시(24-2), ......에 연결된다. 그리고, 제1 SRAM-L1 캐시(24-1)는 제1 CPU(25-1)에 연결되는 반면, 제2 SRAM-L1 캐시(24-2)는 제2 CPU(25-2)에 연결된다.
MM L3 캐시(22b)는 모든 CPU들(25-1, 25-2, ....)에 공통적인 고속 메모리의 풀로서 특징화되며, MM L3 캐시(22b)는 종종 CPU 코어의 나머지 부분과 독립적으로 게이팅되며, 액세스 속도, 전력 소비 및 저장 용량의 균형을 맞추기 위해 동적으로 분할될 수 있다. 이전 기술에서, SRAM L3 캐시는 SRAM-L1 캐시 또는 SRAM-L2 캐시만큼 빠르지 않은 것으로 알려져 있으며, MM L3 캐시(22b)는 SRAM-L1 캐시 또는 SRAM-L2 캐시보다 빠르게 동작할 수 있다. 따라서, MM L3 캐시(22b)는 보다 유연하며, 고속 컴퓨터 시스템을 관리하는데 필수적인 역할을 한다.
도 18에 도시된 컴퓨터 구성에서, SRAM-L2 캐시(23)는 MM L2 캐시로 변경될 수 있고, 제1 SRAM-L1 캐시(24-1) 및 제2 SRAM-L1 캐시(24-2), .......는 마칭 메모리 아키텍처로 만들어진 MM 캐시가 SRAM 캐시들보다 빠르기 때문에 복수의 MM L1 캐시들로 변경될 수 있다.
(다른 실시예들)
관련 기술분야의 통상의 기술자에게는 본 개시내용의 가르침을 받은 후에 그 범위로부터 벗어나지 않고서 다양한 수정들이 가능해질 것이다.
도 4a, 도 4b, 도 7a, 도 8, 도 9, 도 11a, 도 11b, 도 12 및 도 13에 도시된 회로 표현들에서는, 편의를 위해 MOSFET들에 대한 트랜지스터 심볼들이 이용되지만, 도 4a, 도 4b, 도 7a, 도 8, 도 9, 도 11a, 도 11b, 도 12 및 도 13에 도시된 회로 구성들을 구현하는 능동 요소들은 MOSFET들에 제한되지 않으며, 예를 들어 MOSFET들은 MOSSIT들로 대체될 수 있다.
MOSSIT는 3극형의 드레인 전류 대 드레인 전압 특성들을 나타내는 펀치 스루 전류 모드에서 궁극적이고 극한인 경우의 쇼트 채널 MOSFET들이기 때문에, MOSFET 고유의 임계 전압을 MOSSIT에서 정의할 수 없다. 따라서, MOSFET들이 MOSSIT들로 대체되면, MOSFET에서의 임계 전압(Vth)으로 인해 비트 레벨 셀의 출력 단자에서의 표류 전압 강하들이 제거되기 때문에, 제1 실시예 내지 제3 실시예에서 설명된 MM들에게 점점 더 낮은 공급 전압들이 인가될 수 있다.
또한, MOSFET 및 MOSSIT는 각각 산화규소 막(SiO2 막) 이외의 게이트 절연막을 갖는 MISFET 또는 MISSIT와 같은 절연 게이트(IG) 트랜지스터들로 대체될 수 있다. IG 트랜지스터들의 다른 예로서, 도 4a, 도 4b, 도 7a, 도 8, 도 9, 도 11a, 도 11b, 도 12 및 도 13에 도시된 회로 구성들을 구현하는 능동 요소들에는 고 전자 이동도 트랜지스터(HEMT), 헤테로 접합 FET 또는 헤테로 접합 SIT가 이용될 수 있다.
제1 내지 제3 실시예에 관한 MM들의 예들에서, CMOS 인버터들이 전면-인버터들 및 후면-인버터들에 이용되는 회로 구성들이 편의상 설명된다. 그러나, 전면-인버터들 및 후면-인버터들은 CMOS 인버터들로 제한되지 않으며, 정적 저항 부하들을 포함할 수 있는 nMOS 인버터들 또는 pMOS 인버터들이 이용될 수 있다. 정적 저항 부하를 갖는 nMOS 인버터가 각각 전면-인버터 및 후면-인버터에 이용되는 경우, 위에서 언급된 3중 트랜지스터 셀은 2중 트랜지스터 셀이 될 것이고, 위에서 언급된 4중 트랜지스터 셀들은 3중 트랜지스터 셀이 될 것이며, 이는 비트 레벨 셀을 점점 더 미세하게 소형화할 것이다.
또한, 풀업으로서 공핍 모드 트랜지스터를 포함하는 다른 nMOS 인버터가 전면-인버터 및 후면-인버터에 이용될 수 있다. 또한, 양극성 모드 접합 SIT들(BSIT들)은 양극성 접합 트랜지스터들(BJT들)에 의해 구현되는 TTL 인버터들과 유사한 구성으로 본 발명의 전면-인버터들 및 후면-인버터들에 이용될 수 있는 인버터들을 구현할 수 있다.
신호 전하들에 대한 잠재적 장벽을 제공하기 위해 정상-온 타입 SIT의 역 바이어싱된 p-n 접합 구조를 갖는 가변 저항기가 각각 전단 결합 요소 및 후단 결합 요소로 이용되는 경우, 비트 레벨 셀에서의 트랜지스터 수는 더 감소될 것이다.
도 15는 예들 중 하나로서 DDR-SDRAM의 패턴을 도시하였지만, MM-ARACM의 아키텍처는 NAND 플래시 메모리들 또는 NOR 플래시 메모리들의 다양한 메모리 어레이들에 적용될 수 있다. 도 15에 도시된 메모리 어레이 블록들(DB1, DB2, DB3, ......, DB16)이 각각 전기적으로 소거가능한 프로그래머블 판독 전용 메모리(EEPROM) 방식으로 구현된 플래시 메모리 셀들의 어레이들로 대체되면, 도 15 및 도 16에 의해 설명된 동일한 기술 개념이 이용될 수 있다.
예를 들어, 각각의 플래시 메모리 셀은 반도체 기판, 반도체 기판 상에 적층된 게이트 절연체, 게이트 절연체 상에 적층된 플로팅 게이트 전극, 양전하 층을 포함하는, 플로팅 게이트 전극 상에 적층된 전극간 유전체 및 전극간 유전체 상에 적층된 제어 게이트 전극을 포함할 수 있다. 게이트 절연체는 게이트 절연체를 통한 전자들의 터널링을 가능하게 하도록 구성되고, 플로팅 게이트는 전자 전하들을 축적한다.
NAND 플래시 메모리들 또는 NOR 플래시 메모리들의 메모리 어레이들이 파이프라이닝된 메모리 어레이 블록들을 구현하는 경우, 파이프라이닝된 메모리 어레이 블록들은 바이트 크기 또는 워드 크기의 병렬 데이터 또는 명령어들의 스트림을 저장할 수 있고, 파이프라이닝된 메모리 어레이 블록들은 병렬 데이터 또는 명령어들의 스트림을 복수의 메모리 어레이 블록으로부터 MM에 의해 구현된 출력 인터페이스로 전달하고, 출력 인터페이스는 컴퓨터 시스템의 플래시 메모리와 프로세서 사이의 경로에 할당된다.
플래시 메모리의 버스트 모드에서, 버스트 길이의 데이터는 각각의 메모리 어레이 블록에 연결된 대응하는 감지 증폭기로 전달되고, 감지 증폭기들의 출력들은 출력 버퍼들로 전달된다. 그 후, 출력 버퍼들로부터의 출력들은 내부 버스에 공급될 수 있다. 그리고, 내부 버스로부터의 출력들은 MM에 의해 구현된 인터페이스 메모리에 전달된다. 이어서, 플래시 메모리의 메모리 어레이 블록들에 저장된 병렬 데이터는 스트림의 방향을 따라 컴퓨터 시스템 내의 프로세서쪽으로 전달될 수 있다.
병렬 데이터 또는 명령어들의 스트림이 프로세서로부터 플래시 메모리쪽으로의 역방향이면, 플래시 메모리와 프로세서 사이의 경로에 할당된 출력 인터페이스는 프로세서와 플래시 메모리 사이의 경로에 할당된 입력 인터페이스로 변경될 것이다.
전술한 바와 같이, 입/출력 인터페이스는 플래시 메모리와 다른 메모리 디바이스 사이에 상호연결될 수 있거나, 입/출력 인터페이스는 컴퓨터 시스템의 플래시 메모리와 프로세서 사이에 상호연결될 수 있다. 도 15 및 도 16에 도시된 구성과 유사하게, 플래시 메모리의 입/출력 인터페이스는 내부 버스 및 MM에 의해 구현된 인터페이스 메모리를 포함할 수 있다.
또는, 대안적으로, 플래시 메모리의 입/출력 인터페이스는 내부 버스를 포함하지 않을 수 있지만, MM에 의해 구현된 인터페이스 메모리는 도 17에 도시된 구성과 유사하게 플래시 메모리의 파이프라이닝된 메모리 어레이 블록들에 직접 연결된다. 플래시 메모리의 출력 버퍼들로부터의 출력들이 MM 캐시 메모리로 직접 공급되는 경우, 도 18에 도시된 컴퓨터 시스템의 유사한 구성이 플래시 메모리에 의해 또는 DRAM 이외의 랜덤 액세스 가능 메모리에 의해 달성될 수 있다.
따라서, 본 발명은 전술되지 않은 다양한 실시예들 및 변형들 등을 물론 포함한다. 이에 따라, 본 발명의 범위는 다음의 청구항들에서 정의될 것이다.

Claims (9)

  1. 마칭 메모리로서,
    상기 마칭 메모리는,
    클록 라인으로부터 공급되는 클록 신호들과 동기적으로, 병렬 데이터 또는 명령어들의 스트림의 방향을 따라 컴퓨터 시스템 내의 프로세서를 향해 상기 스트림을 전달하기 위해, 바이트 크기 또는 워드 크기의 상기 병렬 데이터 또는 명령어들의 스트림을 저장하도록 구성되고 - 상기 클록 신호들은 상기 프로세서의 클록 주파수로 진동함(oscillate) -,
    상기 스트림의 방향을 따라 정의되는, 행 방향을 따라 배치된 복수의 홀수 열들 - 상기 홀수 열들 각각은 상기 행 방향에 수직인 열 방향을 따라 정렬된 복수의 전단 셀들(front-stage cells)에 의해 구현되고, 각각의 상기 전단 셀들은 전단 저장 커패시터를 포함하고, 전단 셀들의 배열은 이동 정보 세트를 반전시키고 바이트 크기 또는 워드 크기의 상기 반전된 이동 정보 세트를 대응하는 전단 저장 커패시터에 저장하도록 구성됨 -; 및
    상기 행 방향을 따라 상기 홀수 열들에 대해 교호의 주기적인 위치들에 배열된 복수의 짝수 열들 - 상기 짝수 열들 각각은 상기 열 방향을 따라 정렬된 복수의 후단 셀들(rear-stage cells)에 의해 구현되고, 각각의 후단 셀들은 후단 저장 커패시터를 포함하고, 후단 셀들의 배열은 대응하는 인접한 홀수 열들에 의해 반전된 상기 이동 정보 세트를 재반전시키고 인접한 홀수 열들에 의해 반전된 상기 재반전된 이동 정보 세트를 대응하는 후단 저장 커패시터에 저장하도록 구성됨 -
    을 포함하고, 상기 전단 셀들 및 상기 후단 셀들의 전원 공급 단자들은 상기 클록 라인에 연결되는, 마칭 메모리.
  2. 제1항에 있어서,
    상기 전단 셀들 각각은,
    상기 홀수 열의 입력측에 인접하게 배열된 상기 짝수 열들 중 하나에 할당된 인접한 후단 셀의 출력 단자로부터의 이동 정보 세트 내의 신호들 중 하나의 신호의 전달을 제어하도록 구성된 전단 결합 요소; 및
    상기 전단 결합 요소를 통해 전달된 신호들 중 상기 하나의 신호를 반전시키고, 또한 상기 전단 셀의 출력측에 인접하게 배열된 상기 짝수 열들 중 하나를 향해 신호들 중 상기 반전된 상기 하나의 신호를 전달하도록 구성된 전면-인버터
    를 추가로 포함하는 마칭 메모리.
  3. 삭제
  4. 제1항에 있어서,
    상기 후단 셀들 각각은,
    동일한 행에 배열된 전단 셀로부터 전달된 신호들 중 반전된 신호를 재반전시키고, 또한 상기 후단 셀의 출력측에 인접하게 배열된 상기 홀수 열들 중 하나를 향해 상기 재반전된 신호를 전달하도록 구성된 후면-인버터
    를 추가로 포함하는 마칭 메모리.
  5. 제4항에 있어서,
    상기 후단 셀들 각각은 상기 짝수 열의 입력측에 인접하게 배열된 상기 홀수 열들 중 하나에 할당된 인접한 전단 셀의 출력 단자로부터의 상기 이동 정보 세트 내의 상기 신호들 중 하나의 전달을 제어하도록 구성된 후단 결합 요소를 더 포함하는 마칭 메모리.
  6. 인터페이스 메모리로서,
    복수의 파이프라이닝된 메모리 어레이 블록을 갖는 랜덤 액세스 가능 메모리의 복수의 출력으로부터 바이트 크기 또는 워드 크기의 병렬 데이터 또는 명령어들의 단일 스트림에 이용되고, 컴퓨터 시스템 내의 프로세서의 클록 주파수에서 동기적으로, 상기 스트림의 방향을 따라 메모리 어레이 블록들로부터 상기 프로세서를 향해 상기 스트림을 전달하기 위해, 상기 병렬 데이터 또는 명령어들의 스트림을 저장하도록 구성되고, 상기 인터페이스 메모리는 마칭 메모리를 포함하고, 상기 마칭 메모리는:
    상기 스트림의 방향을 따라 정의되는, 행 방향을 따라 배치된 복수의 홀수 열들 - 상기 홀수 열들 각각은 상기 행 방향에 수직인 열 방향을 따라 정렬된 복수의 전단 셀들(front-stage cells)에 의해 구현되고, 각각의 상기 전단 셀들은 전단 저장 커패시터를 포함하고, 전단 셀들의 배열은 이동 정보 세트를 반전시키고 바이트 크기 또는 워드 크기의 상기 반전된 이동 정보 세트를 대응하는 전단 저장 커패시터에 저장하도록 구성됨 -; 및
    상기 행 방향을 따라 상기 홀수 열들에 대해 교호의 주기적인 위치들에 배열된 복수의 짝수 열들 - 상기 짝수 열들 각각은 상기 열 방향을 따라 정렬된 복수의 후단 셀들(rear-stage cells)에 의해 구현되고, 각각의 후단 셀들은 후단 저장 커패시터를 포함하고, 후단 셀들의 배열은 대응하는 인접한 홀수 열들에 의해 반전된 상기 이동 정보 세트를 재반전시키고 인접한 홀수 열들에 의해 반전된 상기 재반전된 이동 정보 세트를 대응하는 후단 저장 커패시터에 저장하도록 구성됨 -
    을 포함하는 인터페이스 메모리.
  7. 컴퓨터 시스템으로서,
    프로세서; 및
    메인 메모리로서 기능하는 마칭 메모리
    를 포함하며,
    상기 마칭 메모리는,
    병렬 데이터 또는 명령어들의 스트림의 방향을 따라 클록 라인으로부터 공급되는 클록 신호들과 동기적으로 상기 스트림을 전달하기 위해, 바이트 크기 또는 워드 크기의 병렬 데이터 또는 명령어들의 상기 스트림을 저장하도록 구성되고, 상기 클록 신호들은 상기 컴퓨터 시스템 내의 상기 프로세서가 병렬 데이터 또는 명령어들의 저장된 스트림으로 산술 및 논리 연산들을 실행할 수 있도록 상기 프로세서를 구동하고 상기 프로세서에게 병렬 데이터 또는 명령어들의 스트림을 능동적 및 순차적으로 제공하도록 클록 주파수로 진동하며, 상기 마칭 메모리는:
    상기 스트림의 방향을 따라 정의되는, 행 방향을 따라 배치된 복수의 홀수 열들 - 상기 홀수 열들 각각은 상기 바이트 크기 또는 상기 워드 크기의 이동 정보 세트를 반전시키고 저장하기 위해, 상기 행 방향에 수직인 열 방향을 따라 정렬된 복수의 전단 셀들에 의해 구현됨 -; 및
    상기 행 방향을 따라 상기 홀수 열들에 대해 교호의 주기적인 위치들에 배열된 복수의 짝수 열들 - 상기 짝수 열들 각각은 인접한 홀수 열들에 의해 반전된 이동 정보 세트를 재반전시키고 저장하기 위해 상기 열 방향을 따라 정렬된 복수의 후단 셀들에 의해 구현됨 -
    을 포함하고, 상기 전단 셀들 및 상기 후단 셀들의 전원 공급 단자들은 상기 클록 라인에 연결되는, 컴퓨터 시스템.
  8. 컴퓨터 시스템으로서,
    프로세서; 및
    복수의 파이프라이닝된 메모리 어레이 블록을 갖는 랜덤 액세스 가능 메모리 및 상기 랜덤 액세스 가능 메모리와 상기 프로세서 사이의 경로에 할당된 인터페이스로서의 마칭 메모리를 포함하는 메인 메모리
    를 포함하며,
    상기 마칭 메모리는,
    상기 컴퓨터 시스템 내의 상기 프로세서가 복수의 메모리 어레이 블록으로부터의 병렬 데이터 또는 명령어들의 저장된 스트림으로 산술 및 논리 연산들을 실행할 수 있도록 상기 프로세서를 구동하고 상기 프로세서에게 병렬 데이터 또는 명령어들의 상기 스트림을 능동적 및 순차적으로 제공하기 위해 클록 주파수에서 병렬 데이터 또는 명령어들의 스트림의 방향을 따라 동기적으로 상기 스트림을 전달하기 위해, 바이트 크기 또는 워드 크기의 병렬 데이터 또는 명령어들의 상기 스트림을 저장하고,
    상기 스트림의 방향을 따라 정의되는, 행 방향을 따라 배치된 복수의 홀수 열들 - 상기 홀수 열들 각각은 상기 바이트 크기 또는 상기 워드 크기의 이동 정보 세트를 반전시키고 저장하기 위해 상기 행 방향에 수직인 열 방향을 따라 정렬된 복수의 전단 셀들에 의해 구현됨-; 및
    상기 행 방향을 따라 상기 홀수 열들에 대해 교호의 주기적인 위치들에 배열된 복수의 짝수 열들 - 상기 짝수 열들 각각은 인접한 홀수 열들에 의해 반전된 이동 정보 세트를 재반전시키고 저장하기 위해 상기 열 방향을 따라 정렬된 복수의 후단 셀들에 의해 구현됨-
    을 포함하는 컴퓨터 시스템.
  9. 컴퓨터 시스템으로서,
    프로세서; 및
    복수의 파이프라이닝된 메모리 어레이 블록을 갖는 랜덤 액세스 가능 메모리 및 마칭 메모리에 의해 구현되는 캐시 메모리를 포함하는 메인 메모리
    를 포함하며,
    상기 마칭 메모리는,
    상기 컴퓨터 시스템 내의 상기 프로세서가 복수의 메모리 어레이 블록으로부터의 병렬 데이터 또는 명령어들의 저장된 스트림으로 산술 및 논리 연산들을 실행할 수 있도록 상기 프로세서를 구동하고 상기 프로세서에게 병렬 데이터 또는 명령어들의 상기 스트림을 능동적 및 순차적으로 제공하기 위해 클록 주파수에서 병렬 데이터 또는 명령어들의 스트림의 방향을 따라 동기적으로 상기 스트림을 전달하기 위해, 바이트 크기 또는 워드 크기의 병렬 데이터 또는 명령어들의 상기 스트림을 저장하고,
    상기 스트림의 방향을 따라 정의되는, 행 방향을 따라 배치된 복수의 홀수 열들 - 상기 홀수 열들 각각은 상기 바이트 크기 또는 상기 워드 크기의 이동 정보 세트를 반전시키고 저장하기 위해, 행들 및 열들로 배열된 메모리 셀들의 직사각형 어레이에 의해 구성되는, 상기 행 방향에 수직인 열 방향을 따라 정렬된 복수의 전단 셀들에 의해 구현됨-; 및
    상기 행 방향을 따라 상기 홀수 열들에 대해 교호의 주기적인 위치들에 배열된 복수의 짝수 열들 - 상기 짝수 열들 각각은 인접한 홀수 열들에 의해 반전된 이동 정보 세트를 재반전시키고 저장하기 위해 상기 열 방향을 따라 정렬된 복수의 후단 셀들에 의해 구현됨-
    을 포함하는 컴퓨터 시스템.
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