JPS58200496A - Ｍｏｓ形情報転送回路 - Google Patents
Ｍｏｓ形情報転送回路Info
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- JPS58200496A JPS58200496A JP57084321A JP8432182A JPS58200496A JP S58200496 A JPS58200496 A JP S58200496A JP 57084321 A JP57084321 A JP 57084321A JP 8432182 A JP8432182 A JP 8432182A JP S58200496 A JPS58200496 A JP S58200496A
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- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
- G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
- G11C19/282—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements with charge storage in a depletion layer, i.e. charge coupled devices [CCD]
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は容量における電荷の蓄積状態をルベルまたは
θレベルの情報に対応させ、容量に格納され圧情報を転
送するようにしたＭＯＳ形情線情報転送回路する。
θレベルの情報に対応させ、容量に格納され圧情報を転
送するようにしたＭＯＳ形情線情報転送回路する。
第１図はルベルおよび０レペルの情報を寄生容量に電荷
の有無の形で格納する、従来の典型的なＭＯＳ形シフト
レジスタの１ピット分の回路構成図である。この回路は
負荷凡のＭＯＳ ）ランノスタ１１および駆動用のＭＯ
Ｓトランジスタ１２を有するインバータＬｌ、結合用の
ＭＯＳ ）ランジスタ１４、負荷用のＭＯＳ ）ランジ
スタ１５および駆動用のＭＯＳ ）ランジスタ１６を有
するインパータ工１、結合用のＭＯＳ ）ランジスタ１
８と２つの寄生容量１９．２０とから構成されている。
の有無の形で格納する、従来の典型的なＭＯＳ形シフト
レジスタの１ピット分の回路構成図である。この回路は
負荷凡のＭＯＳ ）ランノスタ１１および駆動用のＭＯ
Ｓトランジスタ１２を有するインバータＬｌ、結合用の
ＭＯＳ ）ランジスタ１４、負荷用のＭＯＳ ）ランジ
スタ１５および駆動用のＭＯＳ ）ランジスタ１６を有
するインパータ工１、結合用のＭＯＳ ）ランジスタ１
８と２つの寄生容量１９．２０とから構成されている。
なお、上記各ＭＯ８）ランジスタ１１．１２，１４．１
５．１６．１８はたとえばエンハンスメント型でＮチャ
ネルのものであるとする。
５．１６．１８はたとえばエンハンスメント型でＮチャ
ネルのものであるとする。
この回路において、前段からのルベルまたはＯレベルの
入力情報ＩＮは、ＭＯＳトランジスタ１２のグー）Ｋ存
在している養生容量１９に電荷の有無の形で格納される
。そしていｔ ＭＱＳトランジスｆｉ１１．１４にｊロ
ック・やルスφ１が与えられて両ＭＯ８）ランジスタ１
１．１４−１）Ｅオン状態になると、ＭＯＳトランジス
タ１２のダート電圧の反転電圧がインバータ１１から出
力される。このとき、ＭＯＳトランジスタ１４がオン状
態であるため、このＭＯＳ ）ランジスタ１４を介して
、寄生容量２０がインパータ工ｌの出勾電圧に応じて充
電または放電される。したがっＣ、クロック・ヤルスφ
１の期間では、寄生容量１９に格納されていた情報の反
転情報がもう１つの寄生容量２０に電荷の有無の形で格
納される。次にＭＯＳ １ランノスタ１５．１８にクロ
ック・ゼルスφ３が与えられて両ＭＯ８）ランジスタ１
５．１８がオン状態になると、ＭＯＳトランジスタ１６
０ケ°−ト電圧の反転電圧がインバータ１ノから出力さ
れる。このとき、ＭＯＳトランジスタ１８がオン状態で
あるため、このＭＯＳ ）ランノスタ１８を介して次段
の寄生容量がインバータ１ノの出力電圧に応じて充電ｔ
ｉは放電される。このようＫこの回路では入力情報ＩＮ
が一対のクロック、ｆルスφ１．φ１に同期して１ビッ
ト分だけ遅延され出力情報ＯＵＴとして次段に与えられ
ることになる。
入力情報ＩＮは、ＭＯＳトランジスタ１２のグー）Ｋ存
在している養生容量１９に電荷の有無の形で格納される
。そしていｔ ＭＱＳトランジスｆｉ１１．１４にｊロ
ック・やルスφ１が与えられて両ＭＯ８）ランジスタ１
１．１４−１）Ｅオン状態になると、ＭＯＳトランジス
タ１２のダート電圧の反転電圧がインバータ１１から出
力される。このとき、ＭＯＳトランジスタ１４がオン状
態であるため、このＭＯＳ ）ランジスタ１４を介して
、寄生容量２０がインパータ工ｌの出勾電圧に応じて充
電または放電される。したがっＣ、クロック・ヤルスφ
１の期間では、寄生容量１９に格納されていた情報の反
転情報がもう１つの寄生容量２０に電荷の有無の形で格
納される。次にＭＯＳ １ランノスタ１５．１８にクロ
ック・ゼルスφ３が与えられて両ＭＯ８）ランジスタ１
５．１８がオン状態になると、ＭＯＳトランジスタ１６
０ケ°−ト電圧の反転電圧がインバータ１ノから出力さ
れる。このとき、ＭＯＳトランジスタ１８がオン状態で
あるため、このＭＯＳ ）ランノスタ１８を介して次段
の寄生容量がインバータ１ノの出力電圧に応じて充電ｔ
ｉは放電される。このようＫこの回路では入力情報ＩＮ
が一対のクロック、ｆルスφ１．φ１に同期して１ビッ
ト分だけ遅延され出力情報ＯＵＴとして次段に与えられ
ることになる。
ところで、上記第１図に示す従来回路では１ピット当り
６個のＭＯＳ ）ランジスタが必要であり、多ビツト構
成にすると素子数が極めて多くなる欠点がある。
６個のＭＯＳ ）ランジスタが必要であり、多ビツト構
成にすると素子数が極めて多くなる欠点がある。
また第２図はＣＭＯＳ構成による従来のＭＯ８形シフト
レノスタの１ピット分の回路構成図である。この回路は
ＰチャネルのＭＯＳ ）ランノスタ２１．２２およびＮ
チャネルのＭＯＳ ）ランノスタ２３．２４からなるク
ロ、クドＣＭＯＳインノ９−タｌ］、ＰチャネルのＭＯ
Ｓ ）ランノスタ２６゜２７およびＮチャネルのＭＯＳ
）ランジスタ２８゜２９からなるクロックドＣＭＯＳ
インバータ１１と、２個の寄生容量ｓｘ、ｓｚから構成
されている。なお、上ｉ己ＭＯＳトランノスタ２１〜２
４゜２６〜２９．はすべてエンハンスメント型のもので
あるとする。
レノスタの１ピット分の回路構成図である。この回路は
ＰチャネルのＭＯＳ ）ランノスタ２１．２２およびＮ
チャネルのＭＯＳ ）ランノスタ２３．２４からなるク
ロ、クドＣＭＯＳインノ９−タｌ］、ＰチャネルのＭＯ
Ｓ ）ランノスタ２６゜２７およびＮチャネルのＭＯＳ
）ランジスタ２８゜２９からなるクロックドＣＭＯＳ
インバータ１１と、２個の寄生容量ｓｘ、ｓｚから構成
されている。なお、上ｉ己ＭＯＳトランノスタ２１〜２
４゜２６〜２９．はすべてエンハンスメント型のもので
あるとする。
この回路ではクロック・臂ルスφ１の期間にＭＯＳトラ
ンジスタ２１．２４がオン状態にな９、このとき、前段
からの入力情報ＩＮが反転されてクロックドＣＭＯＳイ
ンバータ２５から出力される。したがって、寄生容量３
ノが上記クロックドＣＭＯＳインバータＩＪの出力電圧
に応じて光電または放電される。この結果、クロ、クツ
平ルスψ１の期間では、人力情報ＩＮの反転情報が寄生
容量３１１／Ｃ電荷の有無の形で格納される。
ンジスタ２１．２４がオン状態にな９、このとき、前段
からの入力情報ＩＮが反転されてクロックドＣＭＯＳイ
ンバータ２５から出力される。したがって、寄生容量３
ノが上記クロックドＣＭＯＳインバータＩＪの出力電圧
に応じて光電または放電される。この結果、クロ、クツ
平ルスψ１の期間では、人力情報ＩＮの反転情報が寄生
容量３１１／Ｃ電荷の有無の形で格納される。
次のクロックツ９ルスφ８の期間ではＭＯＳ ）ランノ
スタ１６．２９がオン状態になり、今度は寄生容量３ノ
に格納されている情報が反転されてクロックドＣＭＯＳ
イン・ぐ−夕３ｆから出力される。この場合、寄生容ｊ
１３２がクロックドＣＭＯＳインバータｌ」の出力電圧
に応じて充電または放電され、この結果、クロック・９
ルスφ雪の期間では、寄生容量３１に予め格納された情
報の反転情報が寄生容量３２に電荷の有無の形で格納さ
れる。そしてこの寄生容量３２における格納情報は出力
情報ＯＵＴとじ−Ｃ次段に与えられることになる。した
がって、この回路でも入力情報ＩＮが一対のクロック・
そルスφ１．−８に同期して１ビット分だけ遅延される
。、 ところで、このｍ２図に示す従来囲路では１ビ、ト当り
８個のＭＯＳ ）ランジスタが必要となり、多ビツト構
成にすると素子数が極めて多くなる欠点がある。
スタ１６．２９がオン状態になり、今度は寄生容量３ノ
に格納されている情報が反転されてクロックドＣＭＯＳ
イン・ぐ−夕３ｆから出力される。この場合、寄生容ｊ
１３２がクロックドＣＭＯＳインバータｌ」の出力電圧
に応じて充電または放電され、この結果、クロック・９
ルスφ雪の期間では、寄生容量３１に予め格納された情
報の反転情報が寄生容量３２に電荷の有無の形で格納さ
れる。そしてこの寄生容量３２における格納情報は出力
情報ＯＵＴとじ−Ｃ次段に与えられることになる。した
がって、この回路でも入力情報ＩＮが一対のクロック・
そルスφ１．−８に同期して１ビット分だけ遅延される
。、 ところで、このｍ２図に示す従来囲路では１ビ、ト当り
８個のＭＯＳ ）ランジスタが必要となり、多ビツト構
成にすると素子数が極めて多くなる欠点がある。
このように従来のシフトレノスタでは単一チャネル構成
、ＣＭＯ８構成Ｋかかわらす１ビ、ト当りの素子数が多
く必要となり、多ピット構成にすると素子数が極めて多
くなるという欠点がある。
、ＣＭＯ８構成Ｋかかわらす１ビ、ト当りの素子数が多
く必要となり、多ピット構成にすると素子数が極めて多
くなるという欠点がある。
したがって、この発明は従来よりも少ない素子数でもっ
てシフトレジスタ等の回路を構成することができるＭＯ
８Ｏ８種情報転送回路供することにある。
てシフトレジスタ等の回路を構成することができるＭＯ
８Ｏ８種情報転送回路供することにある。
この発明によれば、容量とこの容量のほぼ１／１０の値
を持つ容量の各一端どうしをＭＯＳ ）ランノスタで接
続したＭＯ８Ｏ８種情報転送回路供される。
を持つ容量の各一端どうしをＭＯＳ ）ランノスタで接
続したＭＯ８Ｏ８種情報転送回路供される。
以下図面をｔ＆照してこの発明の一実施例を説明する。
第３図はこの発明吟係るＭＯ８Ｏ８種情報転送回路本回
路の構成図そある０図において１つの容量４１の一端は
エンハンスメント型でＮチャネルのＭＯＳ ）ランノス
タ４２の一端に接続さね、他端奢ま接地電位点に接続さ
れる。さらにもう１つの容量４３の一端は上記ＭＯ８）
ランノスタ４２の他端に接続さｆ（、他端は接地電位点
に伝統される。そして上記ＭＯ８）ランジスタ４２のダ
ートには制御４１信号が供給されるよう釦なっている。
路の構成図そある０図において１つの容量４１の一端は
エンハンスメント型でＮチャネルのＭＯＳ ）ランノス
タ４２の一端に接続さね、他端奢ま接地電位点に接続さ
れる。さらにもう１つの容量４３の一端は上記ＭＯ８）
ランノスタ４２の他端に接続さｆ（、他端は接地電位点
に伝統される。そして上記ＭＯ８）ランジスタ４２のダ
ートには制御４１信号が供給されるよう釦なっている。
また、上記一方の容量４１の値はたとえｔよ０．２ｐＦ
程度に設定され、他方の容量４３の値はその】／１ｏの
約０（Ｉ２ ｐＦ程度に設定される。
程度に設定され、他方の容量４３の値はその】／１ｏの
約０（Ｉ２ ｐＦ程度に設定される。
このような構成において、いま一方の容量４Ｊの一端に
ルベルまたは０レベルの情報が与えられると、この容１
４７はそ６情報を電荷の有無の形で格納する。たとえば
ルベルの情報が＋５ゲルトに対応していれば、容量４）
は電荷を蓄積しその端子は＋５Ｆ１／ルトまで充電さレ
ル。−力、ＯＬ／ ヘルの情報か０ポル）Ｋ対応してい
れば、容量４ノはｌ１ｍ ａｒを放出して放電さノｔそ
の端子は（）昶ルト盪で放電される６次に上−ピ情報を
切シ、ＭＯＳ ）ランンヲスタ４２０ケ°−トに制＃Ｉ
Ｂ号を供給してこのＭＣｌ８ トランジスタ４２をオン
状態にする。λｌ１ｏｓトランノスタ４２がオン状態に
なると容量イ１，４３の各一端どうしが短絡される。こ
のとき、いま値の大きい容量４１には電荷が有り、ルベ
ルの情報が格納されていて、値の小さな容量４ＢＶＣは
電荷が無く、θレベルの情報が格納されているものとす
る・この状態で容量４１．４Ｊの各一端が短絡されると
、容量４１に蓄えられている電荷の一部が他方の容＊４
３に移動し、この後、容量４３は電荷を蓄積する。ζζ
で電荷が有る状態をルベルの情報に対応させているので
、容量４３はルベルの情報を格納することになる。
ルベルまたは０レベルの情報が与えられると、この容１
４７はそ６情報を電荷の有無の形で格納する。たとえば
ルベルの情報が＋５ゲルトに対応していれば、容量４）
は電荷を蓄積しその端子は＋５Ｆ１／ルトまで充電さレ
ル。−力、ＯＬ／ ヘルの情報か０ポル）Ｋ対応してい
れば、容量４ノはｌ１ｍ ａｒを放出して放電さノｔそ
の端子は（）昶ルト盪で放電される６次に上−ピ情報を
切シ、ＭＯＳ ）ランンヲスタ４２０ケ°−トに制＃Ｉ
Ｂ号を供給してこのＭＣｌ８ トランジスタ４２をオン
状態にする。λｌ１ｏｓトランノスタ４２がオン状態に
なると容量イ１，４３の各一端どうしが短絡される。こ
のとき、いま値の大きい容量４１には電荷が有り、ルベ
ルの情報が格納されていて、値の小さな容量４ＢＶＣは
電荷が無く、θレベルの情報が格納されているものとす
る・この状態で容量４１．４Ｊの各一端が短絡されると
、容量４１に蓄えられている電荷の一部が他方の容＊４
３に移動し、この後、容量４３は電荷を蓄積する。ζζ
で電荷が有る状態をルベルの情報に対応させているので
、容量４３はルベルの情報を格納することになる。
すなわち、ＭＯＳ ）うｙラスタ４２をオン状ｌｉｄし
て値の大きな容量４１と値の小さなＭＯＳ ）ランジス
タ４３の各一端を短絡することによって、容量４３にお
ける電荷の蓄積が値の大きな容量４ノの電荷の蓄積状態
に影響され、これによってルベルの情報が容量４１から
４３に向って転送されることになる。
て値の大きな容量４１と値の小さなＭＯＳ ）ランジス
タ４３の各一端を短絡することによって、容量４３にお
ける電荷の蓄積が値の大きな容量４ノの電荷の蓄積状態
に影響され、これによってルベルの情報が容量４１から
４３に向って転送されることになる。
一方、ＭＯＳトランノスタ４２がオン状態トナ・Ｓとき
に、容量４ノには′ｗｔ何が無くθレベルの情報が格納
されていて、”ｆｆ１ｋ容電４３には電荷が・角り、】
レベルの情報が１６納されている場合には、漣の小さな
容ｔｈｔ４３に蓄えられている電荷は値の大きな容量４
１にほとんど流れ込んでしまう。すなわち、この場合に
も容ｊｉ１４ｓにおける電荷の蓄積が値の大きな容Ｍｋ
４ｘの電荷の ′＆慣状態に＃／書され、これによっ
てθレベルの′ｉ＃報が谷ｊ１１４１から４３に同って
転送されることになる。
に、容量４ノには′ｗｔ何が無くθレベルの情報が格納
されていて、”ｆｆ１ｋ容電４３には電荷が・角り、】
レベルの情報が１６納されている場合には、漣の小さな
容ｔｈｔ４３に蓄えられている電荷は値の大きな容量４
１にほとんど流れ込んでしまう。すなわち、この場合に
も容ｊｉ１４ｓにおける電荷の蓄積が値の大きな容Ｍｋ
４ｘの電荷の ′＆慣状態に＃／書され、これによっ
てθレベルの′ｉ＃報が谷ｊ１１４１から４３に同って
転送されることになる。
なお、原理的には容量４３の値は容量４１の櫨の半分以
下であればよく、容Ｊｌｌｉ４３としてはＮＩＬＪＳ形
巣槓回路におけるり°−ト容量郷の寄生容寞を陸用する
ことができる。
下であればよく、容Ｊｌｌｉ４３としてはＮＩＬＪＳ形
巣槓回路におけるり°−ト容量郷の寄生容寞を陸用する
ことができる。
第４図は上記４３図に示す基本回路を用いて単一チャネ
ル構成のシフトレジスタを構成した一端・の】ビット分
の回路構成図である。この回路は前段からの人力情報Ｉ
Ｎｔ負荷用のＭＯＳ ）ノンノスメ５ノおよび駆動用の
ＭＯＳ ）ランジスタ５２からなるインバーターとＪ−
で反転し、この反転された情報を結合用のＭＯＳ ）ラ
ンジスタ５４を介して基本回路の容ｊ１４１に供給する
ようにしたものでめる。そしてＭＯＳ トランジスタ５
１．５４のダートにはクロック・９ルスφ１が供給され
、またＭＯＳ ）ランジスタ４２のｒ−）に供給される
前記制御信号としてクロ、り・マルスφ３が供給される
。なお、基本回路に対して新たに追加された３個のＭＯ
Ｓ トランジスタ５ノ。
ル構成のシフトレジスタを構成した一端・の】ビット分
の回路構成図である。この回路は前段からの人力情報Ｉ
Ｎｔ負荷用のＭＯＳ ）ノンノスメ５ノおよび駆動用の
ＭＯＳ ）ランジスタ５２からなるインバーターとＪ−
で反転し、この反転された情報を結合用のＭＯＳ ）ラ
ンジスタ５４を介して基本回路の容ｊ１４１に供給する
ようにしたものでめる。そしてＭＯＳ トランジスタ５
１．５４のダートにはクロック・９ルスφ１が供給され
、またＭＯＳ ）ランジスタ４２のｒ−）に供給される
前記制御信号としてクロ、り・マルスφ３が供給される
。なお、基本回路に対して新たに追加された３個のＭＯ
Ｓ トランジスタ５ノ。
５；！、５４は、前記ＭＯ８）ランジスタ４２と同様に
すべてエンハンスメント型でＮチャネルのものである。
すべてエンハンスメント型でＮチャネルのものである。
次に第５図に示すタイミングチャートを用いて上記第４
図回路の動作を説明する。まず、前段からの人力情報Ｉ
ＮがルベルのときにＭＯＳトランジスタ５２がオン状態
になる。このとき、ＭＯＳ ） ７ンノスタ５１．５４
に３Ｆ口、クツマルスφｌが与えられると、この１５Ｍ
Ｏ８トランジスタ５１．５４がオン状態とな□る。した
がってこのとき、容量４１はＭＯＳ ）ランジスタ５４
．５２を直列に介して放電され、容量４１の情ＩＩＡは
た、この情報Ａは次のクロック・マルスφｌの期間まで
保持される。次にクロックｚｆルスφ諺が与えられると
、前記したように値の小さな容量４３の電荷の蓄積状態
が値の大きな容量４１の電荷の蓄積状態に影響され、こ
れによって容量４１に予め格納された０しぐルの情報が
容量４３に向って転送される。Ｃ２の結果、容量４３ｋ
Ｃ＆よ０し・ルの情報が格納され、この情報は次にりｕ
ｙり・ンルスφ２が与えられるまで保持さｔｔ６゜した
がって、次段へはクロックツやルスφ１゜φ２に同期し
てｊピット分遅延された情報ＯＵＴが出力される。たｔ
（Ｌ出カ十に報ＯＵＴのレベルは人７Ｊｔ＊ＮＩＮに対
して反転するが、シフトレジスタは通常偶数ピットで構
成され、またたとえ奇数ビット構成であってもインバー
タを付加す７ＬばよいのＣ問題は生じな１−０ Ｆ記第４図に示すシフトレジスタは、１ビット当り４個
の？、１０Ｓ ）う／ノ、ペタで構成することがでさ、
＃１弟１図に示す従来回路とくらべてることかできる。
図回路の動作を説明する。まず、前段からの人力情報Ｉ
ＮがルベルのときにＭＯＳトランジスタ５２がオン状態
になる。このとき、ＭＯＳ ） ７ンノスタ５１．５４
に３Ｆ口、クツマルスφｌが与えられると、この１５Ｍ
Ｏ８トランジスタ５１．５４がオン状態とな□る。した
がってこのとき、容量４１はＭＯＳ ）ランジスタ５４
．５２を直列に介して放電され、容量４１の情ＩＩＡは
た、この情報Ａは次のクロック・マルスφｌの期間まで
保持される。次にクロックｚｆルスφ諺が与えられると
、前記したように値の小さな容量４３の電荷の蓄積状態
が値の大きな容量４１の電荷の蓄積状態に影響され、こ
れによって容量４１に予め格納された０しぐルの情報が
容量４３に向って転送される。Ｃ２の結果、容量４３ｋ
Ｃ＆よ０し・ルの情報が格納され、この情報は次にりｕ
ｙり・ンルスφ２が与えられるまで保持さｔｔ６゜した
がって、次段へはクロックツやルスφ１゜φ２に同期し
てｊピット分遅延された情報ＯＵＴが出力される。たｔ
（Ｌ出カ十に報ＯＵＴのレベルは人７Ｊｔ＊ＮＩＮに対
して反転するが、シフトレジスタは通常偶数ピットで構
成され、またたとえ奇数ビット構成であってもインバー
タを付加す７ＬばよいのＣ問題は生じな１−０ Ｆ記第４図に示すシフトレジスタは、１ビット当り４個
の？、１０Ｓ ）う／ノ、ペタで構成することがでさ、
＃１弟１図に示す従来回路とくらべてることかできる。
この結果、多ビツト構成にした場合、従来よりも素子数
を大幅に少なくすることができ、る。
を大幅に少なくすることができ、る。
第６図は上記第３図に示す基本回路を用いてＣＭＯＳ構
成のシフトレジスタを構成した場合の１ビット分の回′
ｋＳ構成図である。この回路は前段からの人力（゛＃報
ＩＮをＰチャネルＭＯ８） ＞７ノスタ６１．６２およ
びＮチャネルＭＯＳ ）ランノスタ６３．６４からなる
クロックドＣＭＯＳインバータ６５で反転し、この反転
された情報を基本回路の容′に４１に供給するようにし
たものである。ぞしてＭＯＳ ）ランジスタロ１０ケ°
−トにはクロック・Ｐルスφ１が、ＭＯＳトランジスタ
６４のゲートにはこの反転クロックツ臂ルスφ１がそれ
ぞれ供給され、またＭＯＳトランジスタ４２のｒ−）に
すされる前記制御信号としてクロック・Ｐルスφ２が供
給される３なお、基本回路に対し辷新／Ｃに追加された
４個のＭＯＳトランジスタ５ノ・〜ｂ４はｔべて工ンノ
１ンスメント型のものである。
成のシフトレジスタを構成した場合の１ビット分の回′
ｋＳ構成図である。この回路は前段からの人力（゛＃報
ＩＮをＰチャネルＭＯ８） ＞７ノスタ６１．６２およ
びＮチャネルＭＯＳ ）ランノスタ６３．６４からなる
クロックドＣＭＯＳインバータ６５で反転し、この反転
された情報を基本回路の容′に４１に供給するようにし
たものである。ぞしてＭＯＳ ）ランジスタロ１０ケ°
−トにはクロック・Ｐルスφ１が、ＭＯＳトランジスタ
６４のゲートにはこの反転クロックツ臂ルスφ１がそれ
ぞれ供給され、またＭＯＳトランジスタ４２のｒ−）に
すされる前記制御信号としてクロック・Ｐルスφ２が供
給される３なお、基本回路に対し辷新／Ｃに追加された
４個のＭＯＳトランジスタ５ノ・〜ｂ４はｔべて工ンノ
１ンスメント型のものである。
この回路ではクロック・ＩＩ’ ｒ＞スφｌが与えられ
るときに、クロックドＣＭＯＳインバータ互１によって
人力情報ＩＮの反転情報が得られ、この反転情報が基本
回路の容量４１に供給される。
るときに、クロックドＣＭＯＳインバータ互１によって
人力情報ＩＮの反転情報が得られ、この反転情報が基本
回路の容量４１に供給される。
そしてこの後の動作は前記第４図に示す回路と同様であ
るのでその説明は省略する。この回路でも出勾情報ＯＵ
Ｔは入力情報ＩＮに対して反転するが、＃Ｉ紀と同様の
理由によりこれは問題とはならない。
るのでその説明は省略する。この回路でも出勾情報ＯＵ
Ｔは入力情報ＩＮに対して反転するが、＃Ｉ紀と同様の
理由によりこれは問題とはならない。
第６図に示すシフトレジスタは、１ピット当り５個のＭ
ＯＳ ）ランジスタで構成することができ、前記第２図
に示す従来回路とくらべて１ピ７ト当り３個のＭＯＳ
トランジスタを削減することができる。この結果、多ビ
ツト構成にした場合、従来よりも大幅に素子数を少なく
することかできる１、 第７図はこの発明の他の実施例の回路構成図ｃ６る。こ
の回路は前記第：３図に示す基本回路の容量４３の一端
にさらにもう１つのエンハンスメント型でＮチャネルの
ＭＯＳ ）ランノスタ４４の一端を接続し、このＭＯＳ
）ランジスタ４４の他端をもう１つの容ｔｈｔ４５の
一端に接続し、この容１ｔ４５の他端を接地電位点に接
続し、ＭＯＳ ） ＞ンジスタ４２，４４にクロックパ
ルスφｌ 、φ舅を供給して１ピ、ト分のシフトレジス
タを構成するようにしたものである。すなわち、この回
路は容ｊｌｔ４１．４３とＭＯＳ ）ランジスタ４２か
らなる回路に容＠４ｓ、４ｓとＭＯＳトランジスタ４４
からなる回路を縦列接続して構成される。そして容量４
６の値線容量４３の値の半分以下に設定されている。こ
の回路ではＭＯＳ ）ランノスタ４２．４４のゲートに
クロック・９ルスφ１ 、φ富を供給することによって
１ビ、トの遅延を行なうことができ、極めて少ない素子
数でシフトレジスタを構成することがで、６゜
１ なお、この発明は上記実施例に限定されるものではなく
、たとえば第３図回路においてＭＯＳトランジスタ４２
はＮチャネルのものを用いるＩＪｈ＆に：）いて説明し
たが、これはＰチャネルのものを用いてもよい。また第
７図回路では２個の谷蓋およびＭＯＳ ）ランノスタか
らなる回路を２段板列接続する場合について説明したが
、これは２段以上縦列接続するようにしてもよい。
ＯＳ ）ランジスタで構成することができ、前記第２図
に示す従来回路とくらべて１ピ７ト当り３個のＭＯＳ
トランジスタを削減することができる。この結果、多ビ
ツト構成にした場合、従来よりも大幅に素子数を少なく
することかできる１、 第７図はこの発明の他の実施例の回路構成図ｃ６る。こ
の回路は前記第：３図に示す基本回路の容量４３の一端
にさらにもう１つのエンハンスメント型でＮチャネルの
ＭＯＳ ）ランノスタ４４の一端を接続し、このＭＯＳ
）ランジスタ４４の他端をもう１つの容ｔｈｔ４５の
一端に接続し、この容１ｔ４５の他端を接地電位点に接
続し、ＭＯＳ ） ＞ンジスタ４２，４４にクロックパ
ルスφｌ 、φ舅を供給して１ピ、ト分のシフトレジス
タを構成するようにしたものである。すなわち、この回
路は容ｊｌｔ４１．４３とＭＯＳ ）ランジスタ４２か
らなる回路に容＠４ｓ、４ｓとＭＯＳトランジスタ４４
からなる回路を縦列接続して構成される。そして容量４
６の値線容量４３の値の半分以下に設定されている。こ
の回路ではＭＯＳ ）ランノスタ４２．４４のゲートに
クロック・９ルスφ１ 、φ富を供給することによって
１ビ、トの遅延を行なうことができ、極めて少ない素子
数でシフトレジスタを構成することがで、６゜
１ なお、この発明は上記実施例に限定されるものではなく
、たとえば第３図回路においてＭＯＳトランジスタ４２
はＮチャネルのものを用いるＩＪｈ＆に：）いて説明し
たが、これはＰチャネルのものを用いてもよい。また第
７図回路では２個の谷蓋およびＭＯＳ ）ランノスタか
らなる回路を２段板列接続する場合について説明したが
、これは２段以上縦列接続するようにしてもよい。
さらに上記実施例では第３図の基本回路を用いてシフト
レジスタを構成する場合について説明したか、これｔよ
この他の回路ｔ−構成する場合に用いることも可能であ
る。
レジスタを構成する場合について説明したか、これｔよ
この他の回路ｔ−構成する場合に用いることも可能であ
る。
以上説明したようにこの発明によれば、従来よりも少な
い素子数でもつＣシフトレジスタ等の回路′に＃Ｉ成す
ることができるＭＯ８Ｏ８軸情報転送回路供することが
できる。
い素子数でもつＣシフトレジスタ等の回路′に＃Ｉ成す
ることができるＭＯ８Ｏ８軸情報転送回路供することが
できる。
第１図は単一チャネル構成でなる従来のシフトレジスタ
の】イトット分を／」りす回路構成図、第２図はＣＭＯ
Ｓ ％成でなる従来のシフトレジスタ（′）１し゛ット
分を示す回路構成図、第３図はこの発明の一実施例の基
本回路の構成図、第４図は上記基本回路を用いた単一チ
ャネル構成のシフトレジスタの１ビット分を示す回路構
成図、第５図は第４図回路の動作の一例を示すタイミン
グチャート、第６図は上記第３図の基本回路を用いたＣ
ＭＯＳ構成のシフトレジスタの１ピット分を示す回路構
成図、第７図はこの発明の他の実施例の回路構成図であ
る。 ４１ ＊ ４ Ｊ ＊ ４５・・・容量、４２，４４，
５Ｊ。 ５２．５４，６１．６２・・・ＮチャネルのＭＯＳ ）
ランノスタ、６３．６４・・・ＰチャネルのＭＯＳ ）
ランノスタ、６５・・・クロ、クドＣＭＯＳインノ々−
タ。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図 第３図 第４図 第５図 圓■
の】イトット分を／」りす回路構成図、第２図はＣＭＯ
Ｓ ％成でなる従来のシフトレジスタ（′）１し゛ット
分を示す回路構成図、第３図はこの発明の一実施例の基
本回路の構成図、第４図は上記基本回路を用いた単一チ
ャネル構成のシフトレジスタの１ビット分を示す回路構
成図、第５図は第４図回路の動作の一例を示すタイミン
グチャート、第６図は上記第３図の基本回路を用いたＣ
ＭＯＳ構成のシフトレジスタの１ピット分を示す回路構
成図、第７図はこの発明の他の実施例の回路構成図であ
る。 ４１ ＊ ４ Ｊ ＊ ４５・・・容量、４２，４４，
５Ｊ。 ５２．５４，６１．６２・・・ＮチャネルのＭＯＳ ）
ランノスタ、６３．６４・・・ＰチャネルのＭＯＳ ）
ランノスタ、６５・・・クロ、クドＣＭＯＳインノ々−
タ。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図 第３図 第４図 第５図 圓■
Claims (1)
- （１）第１の容量手段と、この第１の容量手段よりも小
さな値の第２の容量手段と、上記第１、第２の容量手段
の各一端間に挿入されるＭＯ８スイ、チとを具備し、上
記ＭＯＳスイッチをオンさせて上記第１の容量手段にお
ける電荷の蓄積状態を上記第２の容量手段に影響させる
ことＫより第１の容量手段から第２の容量手段に向って
情報を転送するようにしたことを特徴とするＭＯ８Ｏ８
軸情報転送回 路２） 前記第１の容量手段をインバータの出力によ
って充放電することにより１段のシフトレノスタを構成
するようにした特許請求の範囲第１項に記載のＭＯ８Ｏ
８軸情報転送回 路３）前記第１の容量手段、前記第２の容量手段および
前記ＭＯＳスイッチからなる回路を２段以上縦列接続し
て２段以上の情報転送を行なうようにした特許請求の範
囲第１項に記載のＭＯ８Ｏ８軸情報転送回 路４）前記第２の容量手段の値が前記第１の容量手段の
値の半分以下に設定されている特許請求の範囲第１項に
記載のＭＯ８Ｏ８軸情報転送回路５）前記第２の容量手
段が寄生容量である特許請求の範囲第１項に記載のＭＯ
８Ｏ８軸情報転送回
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57084321A JPS58200496A (ja) | 1982-05-19 | 1982-05-19 | Ｍｏｓ形情報転送回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57084321A JPS58200496A (ja) | 1982-05-19 | 1982-05-19 | Ｍｏｓ形情報転送回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58200496A true JPS58200496A (ja) | 1983-11-22 |
Family
ID=13827240
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57084321A Pending JPS58200496A (ja) | 1982-05-19 | 1982-05-19 | Ｍｏｓ形情報転送回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58200496A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016131054A (ja) * | 2011-04-29 | 2016-07-21 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| WO2019146623A1 (en) * | 2018-01-23 | 2019-08-01 | Tadao Nakamura | Marching memory and computer system |
-
1982
- 1982-05-19 JP JP57084321A patent/JPS58200496A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016131054A (ja) * | 2011-04-29 | 2016-07-21 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| WO2019146623A1 (en) * | 2018-01-23 | 2019-08-01 | Tadao Nakamura | Marching memory and computer system |
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