JPS6182527A - パルス発生回路 - Google Patents
パルス発生回路Info
- Publication number
- JPS6182527A JPS6182527A JP59205025A JP20502584A JPS6182527A JP S6182527 A JPS6182527 A JP S6182527A JP 59205025 A JP59205025 A JP 59205025A JP 20502584 A JP20502584 A JP 20502584A JP S6182527 A JPS6182527 A JP S6182527A
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- JP
- Japan
- Prior art keywords
- transistor
- signal
- inverted
- circuit
- gate
- Prior art date
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- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/153—Arrangements in which a pulse is delivered at the instant when a predetermined characteristic of an input signal is present or at a fixed time interval after this instant
- H03K5/1534—Transition or edge detectors
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Manipulation Of Pulses (AREA)
- Logic Circuits (AREA)
- Pulse Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体基体上に形成した絶縁ゲート型トラ
ンジスタで構成されたパルス発生回路に関するものであ
る。
ンジスタで構成されたパルス発生回路に関するものであ
る。
従来、入力信号が反転したときに出力からパルス信号が
発生する回路として第３図に示すものがある。
発生する回路として第３図に示すものがある。
ｇ３１ｉｉｕＫ＃いて、Ｖは電源、Ｑｔ 、 Ｑ、 、
Ｑ、 。
Ｑ、 。
Ｑｙ 、Ｑ、、はデプレッション型のＮチャネルのトラ
ンジスタ、Ｑｔ、Ｑ４．Ｑａ、Ｑ８．Ｑａ 。
ンジスタ、Ｑｔ、Ｑ４．Ｑａ、Ｑ８．Ｑａ 。
Ｑｕ・ Ｑ＋ｚ＋Ｑ＋ｓはエンハンスメント型のＮチャ
ネルのトランジスタ、Ａは入力信号、Ｂは三段のインバ
ータ七通した入力信号Ａの反転信号、Ｃは前記入力信号
Ａと反転信号ＢのＮＯＲ回路の信号であり、Ｄは出力信
号で、まず、入力信号Ａと反転信号ＢのＮＡＮＤ回路ｔ
つ（す、このＮＡＮＤ回路と信号ＣとのＮＯＲ回路回路
（った場合の出力信号を表わしている。ただし、相反す
る入力信号Ａがあっても一方だけを使用している。
ネルのトランジスタ、Ａは入力信号、Ｂは三段のインバ
ータ七通した入力信号Ａの反転信号、Ｃは前記入力信号
Ａと反転信号ＢのＮＯＲ回路の信号であり、Ｄは出力信
号で、まず、入力信号Ａと反転信号ＢのＮＡＮＤ回路ｔ
つ（す、このＮＡＮＤ回路と信号ＣとのＮＯＲ回路回路
（った場合の出力信号を表わしている。ただし、相反す
る入力信号Ａがあっても一方だけを使用している。
次に第３図の動作について説明する。
トランジスタ群エ 、Ｑｔ、Ｑａ、Ｑ４．Ｑ５゜Ｑｅで
構成した三段のインバータに入力信号ＡＹトランジスタ
Ｑ、のゲートに加えると、最終段インバータの出力から
入力信号Ａの反転信号Ｂか得られる。入力信号Ａとして
は、各々のインバータで遅延するために、実際には反転
信号Ｂは第４図の波形に示すように入力信号Ａに比して
少し遅れて反転する。このパルス発生回路はこの遅延を
利用しているものである。次に、トランジスタＱｙ 。
構成した三段のインバータに入力信号ＡＹトランジスタ
Ｑ、のゲートに加えると、最終段インバータの出力から
入力信号Ａの反転信号Ｂか得られる。入力信号Ａとして
は、各々のインバータで遅延するために、実際には反転
信号Ｂは第４図の波形に示すように入力信号Ａに比して
少し遅れて反転する。このパルス発生回路はこの遅延を
利用しているものである。次に、トランジスタＱｙ 。
Ｑａ 、Ｑ−でＮＯＲ回＃Ｙ構成し、ドライバであるト
ランジスタＱ＝ ＝ Ｑｏ のゲートにそれぞれ反転信
号Ｂ、入力信号ＡＶ加える。入力信号Ａが”Ｌ″から′
″Ｈ″へ反転するとぎは、反転信号Ｂが遅延して”Ｈ″
からＬ’へ反転するので、ドライバであるトランジスタ
Ｑ６．Ｑ、のいずれかがＯＮ状態になっており、ＮＯＲ
回路の出力としての信号Ｃは１Ｌ″の状態か保たれる。
ランジスタＱ＝ ＝ Ｑｏ のゲートにそれぞれ反転信
号Ｂ、入力信号ＡＶ加える。入力信号Ａが”Ｌ″から′
″Ｈ″へ反転するとぎは、反転信号Ｂが遅延して”Ｈ″
からＬ’へ反転するので、ドライバであるトランジスタ
Ｑ６．Ｑ、のいずれかがＯＮ状態になっており、ＮＯＲ
回路の出力としての信号Ｃは１Ｌ″の状態か保たれる。
しかし、入力信号Ａが１Ｈ″から１Ｌ”へ反転するとき
は１反転信号Ｂが遅延して１Ｌ″から”Ｈ″へ反転する
ので、遅延時間分だけ入力信号Ａ０反転信号Ｂ共にＬ”
になり、トランジスタＱ、、ＱｓはＯＦＦ状態になる。
は１反転信号Ｂが遅延して１Ｌ″から”Ｈ″へ反転する
ので、遅延時間分だけ入力信号Ａ０反転信号Ｂ共にＬ”
になり、トランジスタＱ、、ＱｓはＯＦＦ状態になる。
このとき、ＮＯＲ回路の出力としての信号Ｃは＠ＨｐＫ
なって、パルスが発生し、遅延後１反転信号ＢかＨ″に
なると、トランジスタＱ、がＯＮ状態になり、出力とし
ての信号ＣはＬ″にもどる。次に、トランジスタＱ１゜
＋ ＱＣｓ 、ＱＣｓ ｒ ＱＣｓで、入力信号Ａ
と反転信号ＢのＮＡＮＤ回路をつくり、このＮＡＮＤ回
路と信号ＣとでＮＯＲ回路を構成して、出力信号Ｄ′％
：発生させる回路を構成する。
なって、パルスが発生し、遅延後１反転信号ＢかＨ″に
なると、トランジスタＱ、がＯＮ状態になり、出力とし
ての信号ＣはＬ″にもどる。次に、トランジスタＱ１゜
＋ ＱＣｓ 、ＱＣｓ ｒ ＱＣｓで、入力信号Ａ
と反転信号ＢのＮＡＮＤ回路をつくり、このＮＡＮＤ回
路と信号ＣとでＮＯＲ回路を構成して、出力信号Ｄ′％
：発生させる回路を構成する。
この第３図の回路において、まず、入力信号Ａと反転信
号ＢのＮＡＮＤ回路を構成する部分を考えると、入力信
号ＡかＬ′から＠Ｈ”に反転するとき、反転信号Ｂは遅
延して”Ｈ”から”Ｌ”になるので、トランジスタＱ１
ｔ ＊ Ｑｓｓのゲートは共に１Ｈ″になりＯＮ状態に
なるので出力信号りは“Ｌ″となり、負のパルスが発生
する。遅延後、反転信号Ｂは１Ｌ″となるので、トラン
ジスタＱ ＋ｚがＯＦＦ’状態となり、出力信号りはＨ
″にもどる。入力信号Ａが“Ｈ”から”Ｌ′に反転する
とき、反転信号Ｂは遅延して＋ Ｉ、ｎからＨ″となる
が、トランジスタＱ１．。
号ＢのＮＡＮＤ回路を構成する部分を考えると、入力信
号ＡかＬ′から＠Ｈ”に反転するとき、反転信号Ｂは遅
延して”Ｈ”から”Ｌ”になるので、トランジスタＱ１
ｔ ＊ Ｑｓｓのゲートは共に１Ｈ″になりＯＮ状態に
なるので出力信号りは“Ｌ″となり、負のパルスが発生
する。遅延後、反転信号Ｂは１Ｌ″となるので、トラン
ジスタＱ ＋ｚがＯＦＦ’状態となり、出力信号りはＨ
″にもどる。入力信号Ａが“Ｈ”から”Ｌ′に反転する
とき、反転信号Ｂは遅延して＋ Ｉ、ｎからＨ″となる
が、トランジスタＱ１．。
Ｑ、ｓのいずれかがＯＦＦ状態になっているので、出力
信号りは変化しないで＠Ｈ１１の状Ｂを保つ。次に、ト
ランジスタＱ１□、ＱＩ、で構成しているＮＡＮＤ回路
にトランジスタｑｔｔ’ｔ’付加して、そのゲートに信
号Ｃ１−加える。ＮＡＮＤ回路だけの場合。
信号りは変化しないで＠Ｈ１１の状Ｂを保つ。次に、ト
ランジスタＱ１□、ＱＩ、で構成しているＮＡＮＤ回路
にトランジスタｑｔｔ’ｔ’付加して、そのゲートに信
号Ｃ１−加える。ＮＡＮＤ回路だけの場合。
入力信号ＡがＬ″から１Ｈ′へ反転するときだ；す出力
信号りのパルスヲ発生するが、信号Ｃは逆に入力信号Ａ
がＨ′から”Ｌ”へ反転するときだけパルスｔｔｘＩ＠
生するので、この信号ＣＹアゲート号としたトランジス
タＱ、１Ｙ付加することにより、第４図のタイミングに
よる波形図で示すように入力信号Ａが反転するごとに出
力信号りはパルスを発生することができる。ここで、パ
ルス幅はトランジスタＱｌ −Ｑ！ ・ Ｑａ・Ｑ番・
Ｑｓ ・Ｑ６で構成された３段のインバータの遅延時
間により決定され、適当な奇数段のインバータを配置す
ることによりパルス＃！ヲ制御することができる。
信号りのパルスヲ発生するが、信号Ｃは逆に入力信号Ａ
がＨ′から”Ｌ”へ反転するときだけパルスｔｔｘＩ＠
生するので、この信号ＣＹアゲート号としたトランジス
タＱ、１Ｙ付加することにより、第４図のタイミングに
よる波形図で示すように入力信号Ａが反転するごとに出
力信号りはパルスを発生することができる。ここで、パ
ルス幅はトランジスタＱｌ −Ｑ！ ・ Ｑａ・Ｑ番・
Ｑｓ ・Ｑ６で構成された３段のインバータの遅延時
間により決定され、適当な奇数段のインバータを配置す
ることによりパルス＃！ヲ制御することができる。
従来のパルス発生回軸は以上のようにＱ、〜Ｑｌ１１と
いうような多数のトランジスタを用いて回路が構成され
ているので、消費電力が太き（、パターン配置したとき
にパターン面積が大きくなるとい５問題点を有している
。
いうような多数のトランジスタを用いて回路が構成され
ているので、消費電力が太き（、パターン配置したとき
にパターン面積が大きくなるとい５問題点を有している
。
この分明は、かかる問題点を解決するためになされたも
ので、回路の消費電力を減少させ、かつパターン面積の
小さいパルス発生回路を得ることを目的とするものであ
る。
ので、回路の消費電力を減少させ、かつパターン面積の
小さいパルス発生回路を得ることを目的とするものであ
る。
コノ発明のパルス発生回路は、エンハンスメント型トラ
ンジスタとデプＶツション型トランジスタの各ドレイン
、各ゲート、各ソースおよびゲートとソースをそれぞれ
互いに接続した２組のトランジスタ群を具備し、これら
の２組のトランジスタ群のソース接続部’ｅＮＯＲ回路
を構成する２つのドライバトランジスタのそれぞれ異な
るゲートに接続したものである。
ンジスタとデプＶツション型トランジスタの各ドレイン
、各ゲート、各ソースおよびゲートとソースをそれぞれ
互いに接続した２組のトランジスタ群を具備し、これら
の２組のトランジスタ群のソース接続部’ｅＮＯＲ回路
を構成する２つのドライバトランジスタのそれぞれ異な
るゲートに接続したものである。
この分明においては、２組のトランジスタ群のそれぞれ
のドレインに、相反する入力信号を加えると、入力信号
が反転したときに、ＮＯＲ回路からパルスか発生する。
のドレインに、相反する入力信号を加えると、入力信号
が反転したときに、ＮＯＲ回路からパルスか発生する。
第１図はこの発明のパルス発生回路の一実施例を示すも
ので、半導体基体上に設けたＮチャネルトランジスタに
より構成した回路図である。第２図は第１図のタイミン
グによる波形図である。
ので、半導体基体上に設けたＮチャネルトランジスタに
より構成した回路図である。第２図は第１図のタイミン
グによる波形図である。
第１図において、■は電源、Ｑｚｏ ＊ Ｑｕ ｒ
ＱｔｓｒＱ、６はエンハンスメントａのＮチャネルの
トランジスタ、Ｑ、、Ｑゎ１０２４はデブＶツション屋
のＮチャネルのトランジスタ、Ａは入力信号、ＸはＡと
相反する入力信号、Ｅ、１は信号、Ｆは出力信号である
。
ＱｔｓｒＱ、６はエンハンスメントａのＮチャネルの
トランジスタ、Ｑ、、Ｑゎ１０２４はデブＶツション屋
のＮチャネルのトランジスタ、Ａは入力信号、ＸはＡと
相反する入力信号、Ｅ、１は信号、Ｆは出力信号である
。
次Ｋ、この発明の一実施例の動作について説明する。
第１図において、入力信号Ａ、Ａは相反する信号とし、
いま入力信号ＡかＩＩ Ｌ ＩＩから１Ｈ″へ反転した
とき、エンハンスメント型のトランジスタＱ２゜のゲー
トはトランジスタＱｚｓのゲートと接続されていて ｌ
ｌｌＬ％になっているので、トランジスタら＋１０ Ｆ
Ｆ 状態となり、エンハンスメント型のトランジスタ
と同様の接続ン行ったデプレッション型のトランジスタ
９２ｍによってトランジスタＱ２．のゲートは充電され
て信号Ｅは儂々Ｋ”Ｈ″となる。
いま入力信号ＡかＩＩ Ｌ ＩＩから１Ｈ″へ反転した
とき、エンハンスメント型のトランジスタＱ２゜のゲー
トはトランジスタＱｚｓのゲートと接続されていて ｌ
ｌｌＬ％になっているので、トランジスタら＋１０ Ｆ
Ｆ 状態となり、エンハンスメント型のトランジスタ
と同様の接続ン行ったデプレッション型のトランジスタ
９２ｍによってトランジスタＱ２．のゲートは充電され
て信号Ｅは儂々Ｋ”Ｈ″となる。
従って充電時間を長くするには、デブＶツション型のト
ランジスタＣｈｔの抵抗値を大きくしておけばよい。ま
た、このとき入力信号Ｘは＠Ｈ″から”Ｌ”へ反転する
が、信号百は“Ｈ″状態あるため。
ランジスタＣｈｔの抵抗値を大きくしておけばよい。ま
た、このとき入力信号Ｘは＠Ｈ″から”Ｌ”へ反転する
が、信号百は“Ｈ″状態あるため。
信号′Ｅをゲートにもつデグ／ツション型のトランジス
タＱ２３はトランジスタＱ、□か充電するのに比して速
（放電するが、それでもまだ放電時間は長い。そこで、
デプＶツション屋のトランジスタと同様の接続を行い、
抵抗値を小さくしたエンハンスメント型のトランジスタ
（ｈｔ’ｔ’付加し、さらに放電時間を短（している。
タＱ２３はトランジスタＱ、□か充電するのに比して速
（放電するが、それでもまだ放電時間は長い。そこで、
デプＶツション屋のトランジスタと同様の接続を行い、
抵抗値を小さくしたエンハンスメント型のトランジスタ
（ｈｔ’ｔ’付加し、さらに放電時間を短（している。
このとき、ドライバトランジスタであるトランジスタＱ
２ｓ ＋ Ｑｔｏのゲートが共に′″Ｌ”となりＯＦＦ
状態になるので、出力信号Ｆは］Ｌ”から″ＩＨＦＩＫ
反転し、パルスが発生する。信号Ｅか徐々に充電され、
トランジスタＱｚｓかＯＮ状態になると出力信号ＦはＬ
ｎとなる。
２ｓ ＋ Ｑｔｏのゲートが共に′″Ｌ”となりＯＦＦ
状態になるので、出力信号Ｆは］Ｌ”から″ＩＨＦＩＫ
反転し、パルスが発生する。信号Ｅか徐々に充電され、
トランジスタＱｚｓかＯＮ状態になると出力信号ＦはＬ
ｎとなる。
逆に入力信号Ａが”Ｈ”から“Ｌ“、入力信号Ｋか”Ｌ
″からＨ″に反転するときも同様Ｋ、ドライバトランジ
スタであるトランジスタＱｎ、Ｑ２６のゲートが共に“
Ｌ″となり、ＯＦＦ状態になるので、出力信号ＦはＬ′
から′Ｈ″に反転し、パルスを発生させることができる
。
″からＨ″に反転するときも同様Ｋ、ドライバトランジ
スタであるトランジスタＱｎ、Ｑ２６のゲートが共に“
Ｌ″となり、ＯＦＦ状態になるので、出力信号ＦはＬ′
から′Ｈ″に反転し、パルスを発生させることができる
。
また、・パルス幅は、信号Ｅまたは信号１の充電時間に
よって決定されるので、パルス幅を長（するときはデプ
７ツション型のトランジスタＱ２１１Ｑ２３の抵抗値を
大きくするか、トランジスタＱ２．。
よって決定されるので、パルス幅を長（するときはデプ
７ツション型のトランジスタＱ２１１Ｑ２３の抵抗値を
大きくするか、トランジスタＱ２．。
Ｑｚａのゲート−接地間に容量を付加すればよい。
なお、上記実施例では、Ｎチャネルトランジスタで構成
されたパルス分生回路について説明したが、Ｐチャネル
トランジスタで構成された回路でも、相補型トランジス
タで構成された回路でもよ（１゜ 〔発明の効果〕 以上説明したように、この発明は、半導体基体上く形成
した絶縁ゲート型トランジスタ回路であって、エンハン
スメント型トランジスタとデプＶツション型トランジス
タの各トノイン、各ゲート。
されたパルス分生回路について説明したが、Ｐチャネル
トランジスタで構成された回路でも、相補型トランジス
タで構成された回路でもよ（１゜ 〔発明の効果〕 以上説明したように、この発明は、半導体基体上く形成
した絶縁ゲート型トランジスタ回路であって、エンハン
スメント型トランジスタとデプＶツション型トランジス
タの各トノイン、各ゲート。
各ソースおよびゲートとソースｔそれぞれ互いに接続し
た２組のトランジスタ群を具備し、これら亭 ０２組トランジスタ群のソース接続部はＮＯＲ回路を構
成するドライバトランジスタのそれぞれ異なるゲートに
接続して構成したので、前記２組のトランジスタ群のト
ノインに相反する信号を入力すれば、入力信号が反転し
たときに前記ＮＯＲ回路よりパルス信号が発生すること
ができる。このため消費電力が小さく、かつパターン配
ｅをしたとぎにパターン面積が小さいものが得られ高集
積化に適しているという利点がある。
た２組のトランジスタ群を具備し、これら亭 ０２組トランジスタ群のソース接続部はＮＯＲ回路を構
成するドライバトランジスタのそれぞれ異なるゲートに
接続して構成したので、前記２組のトランジスタ群のト
ノインに相反する信号を入力すれば、入力信号が反転し
たときに前記ＮＯＲ回路よりパルス信号が発生すること
ができる。このため消費電力が小さく、かつパターン配
ｅをしたとぎにパターン面積が小さいものが得られ高集
積化に適しているという利点がある。
第１図はこの発明の一実施例を示すパルス発生回路を示
す■、第２図は第１図の回路の信号のタイミングによる
波形図、第３図は従来のパルス発生回路を示す図、第４
図は第３図の回路の主要な部分の信号のタイミングによ
る波形図である。 口中、■は電源、Ａ、Ａは入力信号、Ｅ、 Ｅは信号
、Ｆは出力信号、Ｑ２□、 Ｑｔｓｒ Ｑｔ４はデプン
ツション型のトランジスタ、Ｑｚｏ、Ｑｚｚ・Ｑ２！。 Ｑゎはエンハンスメント型のトランジスタである。 なお、図中の同一符号は同一または相当部分を示す。
す■、第２図は第１図の回路の信号のタイミングによる
波形図、第３図は従来のパルス発生回路を示す図、第４
図は第３図の回路の主要な部分の信号のタイミングによ
る波形図である。 口中、■は電源、Ａ、Ａは入力信号、Ｅ、 Ｅは信号
、Ｆは出力信号、Ｑ２□、 Ｑｔｓｒ Ｑｔ４はデプン
ツション型のトランジスタ、Ｑｚｏ、Ｑｚｚ・Ｑ２！。 Ｑゎはエンハンスメント型のトランジスタである。 なお、図中の同一符号は同一または相当部分を示す。
Claims (1)
- 半導体基体上に形成した絶縁ゲート型トランジスタ回路
であつて、エンハンスメント型トランジスタとデプレッ
ション型トランジスタの各ドレイン、各ゲート、各ソー
スおよびゲートとソースをそれぞれ互いに接続した２組
のトランジスタ群を具備し、これらの２組のトランジス
タ群のソース接続部はＮＯＲ回路を構成する２つのドラ
イバトランジスタのそれぞれ異なるゲートに接続してな
り、前記２組のトランジスタ群のそれぞれのドレインに
相反する入力信号を入力し、前記入力信号が反転したと
きに前記ＮＯＲ回路よりパルス信号を発生させることを
特徴とするパルス発生回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59205025A JPS6182527A (ja) | 1984-09-29 | 1984-09-29 | パルス発生回路 |
| US06/765,789 US4649290A (en) | 1984-09-29 | 1985-08-15 | Pulse generating circuit |
| DE19853531599 DE3531599A1 (de) | 1984-09-29 | 1985-09-04 | Impulserzeugungsschaltung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59205025A JPS6182527A (ja) | 1984-09-29 | 1984-09-29 | パルス発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6182527A true JPS6182527A (ja) | 1986-04-26 |
| JPH0355045B2 JPH0355045B2 (ja) | 1991-08-22 |
Family
ID=16500194
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59205025A Granted JPS6182527A (ja) | 1984-09-29 | 1984-09-29 | パルス発生回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4649290A (ja) |
| JP (1) | JPS6182527A (ja) |
| DE (1) | DE3531599A1 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62293343A (ja) * | 1986-06-11 | 1987-12-19 | Toshiba Corp | ブ−ス変換回路 |
| US4963765A (en) * | 1989-07-03 | 1990-10-16 | Texas Instruments Incorporated | High speed CMOS transition detector circuit |
| US5139403A (en) * | 1991-03-25 | 1992-08-18 | Replas Incorporated | Apparatus for producing pellets from film |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5118776A (ja) * | 1974-08-07 | 1976-02-14 | Keisuke Ueno | Nannenrinsanseruroozuno kaishitsuho |
| JPS5144053A (en) * | 1974-10-11 | 1976-04-15 | Toray Industries | Wafukuhoseiniokeru nuimepatsukaringuhatsuseihoho |
| JPS5812422A (ja) * | 1981-07-15 | 1983-01-24 | Nec Corp | 遅延回路 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2061443A1 (de) * | 1970-12-14 | 1972-06-22 | Intec Ind Technik Robert R Sch | Schaltung zur Erzeugung von Triggerimpulsen |
| JPS57180225A (en) * | 1981-04-28 | 1982-11-06 | Fujitsu Ltd | Trigger pulse generating circuit |
| DE3144513C1 (de) * | 1981-11-09 | 1983-05-05 | Siemens AG, 1000 Berlin und 8000 München | Schaltungsanordnung in MOS-Technik zur Erzeugung eines Nachfolgetaktes aus mindestens einem Setztakt |
| US4595845A (en) * | 1984-03-13 | 1986-06-17 | Mostek Corporation | Non-overlapping clock CMOS circuit with two threshold voltages |
-
1984
- 1984-09-29 JP JP59205025A patent/JPS6182527A/ja active Granted
-
1985
- 1985-08-15 US US06/765,789 patent/US4649290A/en not_active Expired - Fee Related
- 1985-09-04 DE DE19853531599 patent/DE3531599A1/de active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5118776A (ja) * | 1974-08-07 | 1976-02-14 | Keisuke Ueno | Nannenrinsanseruroozuno kaishitsuho |
| JPS5144053A (en) * | 1974-10-11 | 1976-04-15 | Toray Industries | Wafukuhoseiniokeru nuimepatsukaringuhatsuseihoho |
| JPS5812422A (ja) * | 1981-07-15 | 1983-01-24 | Nec Corp | 遅延回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3531599C2 (ja) | 1989-12-14 |
| US4649290A (en) | 1987-03-10 |
| DE3531599A1 (de) | 1986-04-03 |
| JPH0355045B2 (ja) | 1991-08-22 |
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