JPS63125019A - カウンタセルおよび２重モードｎビットレジスタ - Google Patents
カウンタセルおよび２重モードｎビットレジスタInfo
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- JPS63125019A JPS63125019A JP62219015A JP21901587A JPS63125019A JP S63125019 A JPS63125019 A JP S63125019A JP 62219015 A JP62219015 A JP 62219015A JP 21901587 A JP21901587 A JP 21901587A JP S63125019 A JPS63125019 A JP S63125019A
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/40—Gating or clocking signals applied to all stages, i.e. synchronous counters
- H03K23/50—Gating or clocking signals applied to all stages, i.e. synchronous counters using bi-stable regenerative trigger circuits
- H03K23/52—Gating or clocking signals applied to all stages, i.e. synchronous counters using bi-stable regenerative trigger circuits using field-effect transistors
Landscapes
- Logic Circuits (AREA)
- Communication Control (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Time-Division Multiplex Systems (AREA)
- Electronic Switches (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Analysing Materials By The Use Of Radiation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の背景
この発明は一般に半導体集積回路デバイスに関するもの
でありかつ特に、１または２だけカウントアツプするか
カウントダウンするために用いられるであろう２重モー
ドＮビットカウンタに関するものである。
でありかつ特に、１または２だけカウントアツプするか
カウントダウンするために用いられるであろう２重モー
ドＮビットカウンタに関するものである。
先行技術では多数のカウンタ回路が公知であるが、それ
らはそのようなカウント回路がカウントアツプし得るか
またはカウントダウンし得るかのいずれかにすぎないと
いう点で不利な点を被りがちである。さらに、これら先
行技術のカウンタの多くは設計レイアウトおよび製造で
実質的にコストを増加する不規則な構造から形成されて
いた。
らはそのようなカウント回路がカウントアツプし得るか
またはカウントダウンし得るかのいずれかにすぎないと
いう点で不利な点を被りがちである。さらに、これら先
行技術のカウンタの多くは設計レイアウトおよび製造で
実質的にコストを増加する不規則な構造から形成されて
いた。
さらに、これら従来のカウンタ回路は比較的多数の構成
要素がそれらの実現例で使用されかつこのように増加さ
れた量のチップ領域の使用を必要とするので全く複雑で
ありそれにより製造経費を増す。
要素がそれらの実現例で使用されかつこのように増加さ
れた量のチップ領域の使用を必要とするので全く複雑で
ありそれにより製造経費を増す。
それゆえ１または２だけカウントアツプするかまたはカ
ウントダウンするために使用され得る２重モードＮビッ
トカウンタを提供することが望ましいであろう。そのよ
うな２重モードＮビットカウンタに複数個の同一ビット
セルを含ませ、各セルが伝統的に必要とされてきたより
も少ない数の構成要素で形成されることは好都合であろ
う。さらに、高バッキング密度で超大規模集積（ＶＬＳ
Ｉ）に適する再現可能なパターンに従うように各ビット
セルを規則的な形状または構造であるように構成するこ
とはまた好都合であろう。
ウントダウンするために使用され得る２重モードＮビッ
トカウンタを提供することが望ましいであろう。そのよ
うな２重モードＮビットカウンタに複数個の同一ビット
セルを含ませ、各セルが伝統的に必要とされてきたより
も少ない数の構成要素で形成されることは好都合であろ
う。さらに、高バッキング密度で超大規模集積（ＶＬＳ
Ｉ）に適する再現可能なパターンに従うように各ビット
セルを規則的な形状または構造であるように構成するこ
とはまた好都合であろう。
発明の概要
したがって、この発明の一般的な目的は製造しかつ組立
てるのに比較的簡単かつ経済的であり、しかもなお先行
技術のカウンタ回路の不利な点を克服する２重モードＮ
ビットカウンタを提供することである。
てるのに比較的簡単かつ経済的であり、しかもなお先行
技術のカウンタ回路の不利な点を克服する２重モードＮ
ビットカウンタを提供することである。
この発明の目的は１または２だけカウントアツプするか
またはカウントダウンするために用いられ得るセ重モー
ドＮビットカウンタを提供することである。
またはカウントダウンするために用いられ得るセ重モー
ドＮビットカウンタを提供することである。
この発明の別な目的は比較的少数の構成要素から形成さ
れ、それによりＩＣチップ寸法および出力の浪費を減じ
る２重モードＮビットカウンタを提供することである。
れ、それによりＩＣチップ寸法および出力の浪費を減じ
る２重モードＮビットカウンタを提供することである。
この発明のまた別な目的はそれの各ビットセルが超大規
模集積に適する規則的な構造を有する複数個の同一ビッ
トセルまたは段から形成される２重モードＮビットカウ
ンタを提供することである。
模集積に適する規則的な構造を有する複数個の同一ビッ
トセルまたは段から形成される２重モードＮビットカウ
ンタを提供することである。
これら目標および目的に従って、この発明はマルチプレ
クサセクション、増分／減分セクンヨンおよび桁上げセ
クションを含む１または２だけカウントアツプするかま
たはカウントダウンするためのカウンタセルの提供に関
連する。マルチプレクサセクションは１または２だけの
カウント動作を決定するカウント信号を発生するために
制御カウンタ信号および入力桁上げ信号に応答する。増
分／減分セクションは増分された出力信号および減分さ
れた出力信号を発生するためにカウント信号およびプリ
セット入力データ信号に応答する。
クサセクション、増分／減分セクンヨンおよび桁上げセ
クションを含む１または２だけカウントアツプするかま
たはカウントダウンするためのカウンタセルの提供に関
連する。マルチプレクサセクションは１または２だけの
カウント動作を決定するカウント信号を発生するために
制御カウンタ信号および入力桁上げ信号に応答する。増
分／減分セクションは増分された出力信号および減分さ
れた出力信号を発生するためにカウント信号およびプリ
セット入力データ信号に応答する。
桁上げセクションは１だけのキャリィアウト信号および
２だけのキャリィアウト信号を発生するために増分／減
分セクションおよび入力桁上げ信号に応答する。
２だけのキャリィアウト信号を発生するために増分／減
分セクションおよび入力桁上げ信号に応答する。
この発明の別な面では、この発明の３つのカウンタセル
または段が３ビツトカウンタを形成するために配列され
る。この発明のまた別な面では、１６個のカウンタセル
が１または２だけカウントする１６ビツト２重モードカ
ウンタレジスタを形成するために配列される。
または段が３ビツトカウンタを形成するために配列され
る。この発明のまた別な面では、１６個のカウンタセル
が１または２だけカウントする１６ビツト２重モードカ
ウンタレジスタを形成するために配列される。
この発明のこれらおよび他の目的および利点は同一の参
照番号が全体で対応する部分を示す添付の図面と関連し
て読まれると次の詳細な説明からより十分に明らかにな
るであろう。
照番号が全体で対応する部分を示す添付の図面と関連し
て読まれると次の詳細な説明からより十分に明らかにな
るであろう。
好ましい実施例の説明
図面を詳細に参照すると、第１図にこの発明の２重モー
ド増分／減分Ｎビットカウンタレジスタを実現するため
に用いられるカウンタセルまたはビット１０の概略回路
図が示されている。カウンタセル１０は減じられた量の
半導体チップ領域を使用し、それにより製造コストおよ
び出力の浪費を減するように比較的少数の回路構成要素
で構成される。さらに、カウンタセル１０は大量生産さ
れるであろう大規模集積回路配列での使用に適する規則
的な機器構成を有するモノリシックＩＣの一部として形
成される。
ド増分／減分Ｎビットカウンタレジスタを実現するため
に用いられるカウンタセルまたはビット１０の概略回路
図が示されている。カウンタセル１０は減じられた量の
半導体チップ領域を使用し、それにより製造コストおよ
び出力の浪費を減するように比較的少数の回路構成要素
で構成される。さらに、カウンタセル１０は大量生産さ
れるであろう大規模集積回路配列での使用に適する規則
的な機器構成を有するモノリシックＩＣの一部として形
成される。
カウンタセル１０は入力端子１１でのクリアカウンタ信
号ＣＬＲ，入力端子■２でのロードカウンタ信号ＬＤＣ
ＴＲ，入力端子Ｉ３およびＩ４での増分ストローブ信号
ＩＮＣＲ＊、入力端子■５での１だけの増分信号ＩＮＣ
ＲＸＩ、入力端子Ｉ６での２だけの増分信号ＩＮＣＲＸ
２、入力端子Ｉ７での出力可能化または続出信号ＯＥ、
入力端子Ｉ８でのプリセットデータ入力またはアドレス
信号Ｄ、入力端子■９での２だけのキャリィイン信号Ｃ
ｌＮＸ２、および入力端子１１０での補数の１だけのキ
ャリィイン信号ＣＩＮＸＩからなる９個の入力信号を受
取る。カウンタセルは出力端子０１での補数の１だけの
キャリィアウト信号ＣＯ×１、出力端子０２での補数の
２だけのキャリィアウト信号ＣＯ×２、出力端子０５で
の増分された出力信号Ｑ１および出力端子０４での減分
された出力信号Ｑからなる４個の出力信号を与える。
号ＣＬＲ，入力端子■２でのロードカウンタ信号ＬＤＣ
ＴＲ，入力端子Ｉ３およびＩ４での増分ストローブ信号
ＩＮＣＲ＊、入力端子■５での１だけの増分信号ＩＮＣ
ＲＸＩ、入力端子Ｉ６での２だけの増分信号ＩＮＣＲＸ
２、入力端子Ｉ７での出力可能化または続出信号ＯＥ、
入力端子Ｉ８でのプリセットデータ入力またはアドレス
信号Ｄ、入力端子■９での２だけのキャリィイン信号Ｃ
ｌＮＸ２、および入力端子１１０での補数の１だけのキ
ャリィイン信号ＣＩＮＸＩからなる９個の入力信号を受
取る。カウンタセルは出力端子０１での補数の１だけの
キャリィアウト信号ＣＯ×１、出力端子０２での補数の
２だけのキャリィアウト信号ＣＯ×２、出力端子０５で
の増分された出力信号Ｑ１および出力端子０４での減分
された出力信号Ｑからなる４個の出力信号を与える。
カウンタセル１０はマルチプレクサセクション１２、増
分／減分セクション１４、桁上げセクション１６、およ
び出力可能化または読出セクション１８から形成される
。マルチプレクサセクション１２は第１のカプリングま
たはバスＮチャネルＭＯ３）ランジスタＮ１および第２
のカプリングまたはバスＮチャネルＭＯ８）ランジスタ
Ｎ２を含む。トランジスタＮ１はそのドレインが入力端
子１１０に接続され、補数の１だけのキャリィイン信号
ＣｌＮｘ１を受取り、さらにトランジスタＮ２はそのド
レインが入力端子Ｉ９に接続され、補数の２だけのキャ
リィイン信号ＣｌＮｘ２を受取る。ビット「０」に対し
、端子１９および１１０はこのビットが常に変化される
ので接地電位に接続される。トランジスタＮ１およびＮ
２のソースは互いにかつ内部ノードＡに接続され、カウ
ント信号をり、える。トランジスタＮ１のゲートは入力
端子■５に接続され、１だけの増分または１だけのカウ
ント信号ｌＮＣＲｘ１を受取る。この信号ＩＮＣＲＸＩ
はセルが１だけカウントすることを引き起こすために用
いられる制御信号である。
分／減分セクション１４、桁上げセクション１６、およ
び出力可能化または読出セクション１８から形成される
。マルチプレクサセクション１２は第１のカプリングま
たはバスＮチャネルＭＯ３）ランジスタＮ１および第２
のカプリングまたはバスＮチャネルＭＯ８）ランジスタ
Ｎ２を含む。トランジスタＮ１はそのドレインが入力端
子１１０に接続され、補数の１だけのキャリィイン信号
ＣｌＮｘ１を受取り、さらにトランジスタＮ２はそのド
レインが入力端子Ｉ９に接続され、補数の２だけのキャ
リィイン信号ＣｌＮｘ２を受取る。ビット「０」に対し
、端子１９および１１０はこのビットが常に変化される
ので接地電位に接続される。トランジスタＮ１およびＮ
２のソースは互いにかつ内部ノードＡに接続され、カウ
ント信号をり、える。トランジスタＮ１のゲートは入力
端子■５に接続され、１だけの増分または１だけのカウ
ント信号ｌＮＣＲｘ１を受取る。この信号ＩＮＣＲＸＩ
はセルが１だけカウントすることを引き起こすために用
いられる制御信号である。
トランジスタＮ２のゲートは入力端子Ｉ６に接続され、
２だけの増分または２だけのカウント信号ＩＮＣＲＸ２
を受取る。この信号ＩＮＣＲＸ２はセルが２だけカウン
トすることを引き起こすために用いられる制御信号であ
る。
２だけの増分または２だけのカウント信号ＩＮＣＲＸ２
を受取る。この信号ＩＮＣＲＸ２はセルが２だけカウン
トすることを引き起こすために用いられる制御信号であ
る。
増分／減分セクション１４は２入力ＮＯＲ論理ゲートＧ
１、バスＮチャネルＭＯＳトランジスタＮ３ないしＮ７
、およびインバータＩＮＶＩないしＩＮＶ４を含む。Ｎ
ＯＲゲートＧ１はその入力の一方が入力端子■４に接続
され、増分ストローブ信号Ｉ ＮＣＲ＊を受取り、かつ
そのもう一方の入力がトランジスタＮ３のソースに接続
される。
１、バスＮチャネルＭＯＳトランジスタＮ３ないしＮ７
、およびインバータＩＮＶＩないしＩＮＶ４を含む。Ｎ
ＯＲゲートＧ１はその入力の一方が入力端子■４に接続
され、増分ストローブ信号Ｉ ＮＣＲ＊を受取り、かつ
そのもう一方の入力がトランジスタＮ３のソースに接続
される。
トランジスタＮ３はそのドレインが内部ノードＡでカウ
ント信号に接続されマルチプレクサセクション１２の出
力を限定する。ＮＯＲゲートＧ１の出力はトランジスタ
Ｎ４のゲートに接続される。
ント信号に接続されマルチプレクサセクション１２の出
力を限定する。ＮＯＲゲートＧ１の出力はトランジスタ
Ｎ４のゲートに接続される。
トランジスタＮ４はそのドレインが第４のインバータＩ
ＮＶ４の出力に接続される。トランジスタＮ４はそのソ
ースがトランジスタＮ５のソース、トランジスタＮ６の
ドレイン、および第１のインバータＩＮＶＩの入力に接
続される。トランジスタＮ５はそのドレインが入力端子
Ｉ８に接続され、プリセットデータ入力信号りを受取り
、かつそのゲートが入力端子！２に接続されロード−カ
ウンタ信号ＬＤＣＴＲを受取る。トランジスタＮ６はそ
のゲートが入力端子■１に接続され、クリアーカウンタ
信号を受取り、かつそのソースが接地電位に接続される
。
ＮＶ４の出力に接続される。トランジスタＮ４はそのソ
ースがトランジスタＮ５のソース、トランジスタＮ６の
ドレイン、および第１のインバータＩＮＶＩの入力に接
続される。トランジスタＮ５はそのドレインが入力端子
Ｉ８に接続され、プリセットデータ入力信号りを受取り
、かつそのゲートが入力端子！２に接続されロード−カ
ウンタ信号ＬＤＣＴＲを受取る。トランジスタＮ６はそ
のゲートが入力端子■１に接続され、クリアーカウンタ
信号を受取り、かつそのソースが接地電位に接続される
。
第１および第２のインバータＩＮＶＩ、ＩＮＶ２は第１
のインバータＩＮＶＩの出力が第２のインバータＩＮＶ
２の入力に接続されさらに第２のインバータＩＮＶ２の
出力が抵抗器Ｒを介して第１のインバータＩＮＶＩの入
力へ接続されるラッチを規定する。抵抗器Ｒは当該技術
分野では公知のようにそのゲートおよびドレイン電極が
互いに接続されるＮチャネルディプリーションモードＭ
ＯＳトランジスタにより実現されるであろう。第２のイ
ンバータＩＮＶ２の出力は増分された出力信号Ｑを与え
る出力端子０５に接続される。さらに、第２のインバー
タＩＮＶ２の出力は第３のインバータＩＮＶ３の入力に
接続される。第３のインバータＩＮＶ３の出力は減分さ
れた信号Ｑを与える出力端子０４に接続される。第２の
インバータＩＮＶ２の出力はまたそのソースが第４のイ
ンバータＩＮＶ４の入力に結合されるトランジスタＮ７
のドレインに接続される。トランジスタＮ７のゲートは
入力端子Ｉ３に接続され、増分ストローブ信号ＩＮＣＲ
＊を受取る。
のインバータＩＮＶＩの出力が第２のインバータＩＮＶ
２の入力に接続されさらに第２のインバータＩＮＶ２の
出力が抵抗器Ｒを介して第１のインバータＩＮＶＩの入
力へ接続されるラッチを規定する。抵抗器Ｒは当該技術
分野では公知のようにそのゲートおよびドレイン電極が
互いに接続されるＮチャネルディプリーションモードＭ
ＯＳトランジスタにより実現されるであろう。第２のイ
ンバータＩＮＶ２の出力は増分された出力信号Ｑを与え
る出力端子０５に接続される。さらに、第２のインバー
タＩＮＶ２の出力は第３のインバータＩＮＶ３の入力に
接続される。第３のインバータＩＮＶ３の出力は減分さ
れた信号Ｑを与える出力端子０４に接続される。第２の
インバータＩＮＶ２の出力はまたそのソースが第４のイ
ンバータＩＮＶ４の入力に結合されるトランジスタＮ７
のドレインに接続される。トランジスタＮ７のゲートは
入力端子Ｉ３に接続され、増分ストローブ信号ＩＮＣＲ
＊を受取る。
桁上げセクション１６は１対の２入力ＮＯＲ論理ゲート
Ｇ２、Ｇ３および１対の第５および第６ノインバータＩ
Ｎｖ５、ＩＮＶ６を含む。ＮＯＲゲートＧ２はその入力
の一方がＮＯＲゲートＧ３の１つの入力および第１のイ
ンバータＩＮＶＩの出力に接続される。ＮＯＲゲートＧ
２のもう一方の入力は入力端子１１０に接続され、補数
の１だけのキャリィイン信号ＣＩＮＸＩを受取り、さら
にＮＯＲゲートＧ３のもう一方の入力は入力端子Ｉ９に
接続され補数の２だけのキャリィイン信号ＣｌＮＸ２を
受取る。ＮＯＲゲートＧ２の出力はその出力が出力端子
０１へ接続される第５のインバータＩＮＶ５の入力へ接
続され、補数の１だけのキャリィアウト信号Ｃ０Ｘ１を
供給する。Ｎ。
Ｇ２、Ｇ３および１対の第５および第６ノインバータＩ
Ｎｖ５、ＩＮＶ６を含む。ＮＯＲゲートＧ２はその入力
の一方がＮＯＲゲートＧ３の１つの入力および第１のイ
ンバータＩＮＶＩの出力に接続される。ＮＯＲゲートＧ
２のもう一方の入力は入力端子１１０に接続され、補数
の１だけのキャリィイン信号ＣＩＮＸＩを受取り、さら
にＮＯＲゲートＧ３のもう一方の入力は入力端子Ｉ９に
接続され補数の２だけのキャリィイン信号ＣｌＮＸ２を
受取る。ＮＯＲゲートＧ２の出力はその出力が出力端子
０１へ接続される第５のインバータＩＮＶ５の入力へ接
続され、補数の１だけのキャリィアウト信号Ｃ０Ｘ１を
供給する。Ｎ。
ＲゲートＧ３の出力はその出力が出力端子０２に接続さ
れる第６のインバータＩＮＶ６の入力に接続され、補数
の２だけのキャリィアウト信号ＣＯ×２を供給する。
れる第６のインバータＩＮＶ６の入力に接続され、補数
の２だけのキャリィアウト信号ＣＯ×２を供給する。
読出セクション１８はディプリーションモードトランジ
スタＤＭ、第８のパスＮチャネルＭＯＳトランジスタＮ
８、および第９のバスＮチャネルＭＯＳ）ランジスタＮ
９を含む。トランジスタＤＭはそのゲートおよびソース
電極が互いにかつ入力端子Ｉ８へ接続される。トランジ
スタＤＭはそのドレインが供給電位または電圧ｖＣＣへ
接続される。トランジスタＤＭの共通ゲートおよびソー
ス電極はさらに第８のトランジスタＮ８のドレインに結
合される。第８のパストランジスタＮ８はそのゲートが
入力端子！７に接続され、出力可能化信号ＯＥを受取り
、かつそのソースが第９のパストランジスタＮ９のドレ
インに接続される。第９のパストランジスタＮ９はその
ゲートが第３のインバータＩＮＶ３の出力に接続されか
つそのソースが接地電位に接続される。
スタＤＭ、第８のパスＮチャネルＭＯＳトランジスタＮ
８、および第９のバスＮチャネルＭＯＳ）ランジスタＮ
９を含む。トランジスタＤＭはそのゲートおよびソース
電極が互いにかつ入力端子Ｉ８へ接続される。トランジ
スタＤＭはそのドレインが供給電位または電圧ｖＣＣへ
接続される。トランジスタＤＭの共通ゲートおよびソー
ス電極はさらに第８のトランジスタＮ８のドレインに結
合される。第８のパストランジスタＮ８はそのゲートが
入力端子！７に接続され、出力可能化信号ＯＥを受取り
、かつそのソースが第９のパストランジスタＮ９のドレ
インに接続される。第９のパストランジスタＮ９はその
ゲートが第３のインバータＩＮＶ３の出力に接続されか
つそのソースが接地電位に接続される。
第５図の（ａ）ないし第５図の（ｅ）はカウンタセル１
０の動作を理解するのに有益なタイミング図である。ロ
ード−カウンタ信号ＬＤＣＴＲは第５図（ａ）に示され
るように時間間隔ｔ１でデータ値をカウンタセルヘロー
ドするかまたはプリセットするために用いられる。この
時間間隔ｔ１の間、増分ストローブ信号ＩＮＣＲ＊は第
５図（ｂ）に例示されるようにハイすなわち「１」論理
レベルにある。第５図（Ｃ）に示される現在のデータ値
ＡＯはこの時間間隔ｔ１の間カウンタセルヘロードされ
る。カウントするために、第５図（ｂ）の増分ストロー
ブ信号ＩＮＣＲ＊はローすなわち「０」論理レベルへ引
張られる。カウンタセルは第５図（ｄ）に例示される制
御信号ＩＮＣＲＸＩまたはＩＮＣＲＸ２のどちらの一方
がハイであるかに従って１または２だけカウントする。
０の動作を理解するのに有益なタイミング図である。ロ
ード−カウンタ信号ＬＤＣＴＲは第５図（ａ）に示され
るように時間間隔ｔ１でデータ値をカウンタセルヘロー
ドするかまたはプリセットするために用いられる。この
時間間隔ｔ１の間、増分ストローブ信号ＩＮＣＲ＊は第
５図（ｂ）に例示されるようにハイすなわち「１」論理
レベルにある。第５図（Ｃ）に示される現在のデータ値
ＡＯはこの時間間隔ｔ１の間カウンタセルヘロードされ
る。カウントするために、第５図（ｂ）の増分ストロー
ブ信号ＩＮＣＲ＊はローすなわち「０」論理レベルへ引
張られる。カウンタセルは第５図（ｄ）に例示される制
御信号ＩＮＣＲＸＩまたはＩＮＣＲＸ２のどちらの一方
がハイであるかに従って１または２だけカウントする。
制御信号ＩＮＣＲＸＩまたはＩＮＣＲＸ２は増分ストロ
ーブ信号ＩＮＣＲ＊がローになる時間の前に有効である
べきでありかつ時間間隔ｔ２の間有効であり続けなけれ
ばならない。
ーブ信号ＩＮＣＲ＊がローになる時間の前に有効である
べきでありかつ時間間隔ｔ２の間有効であり続けなけれ
ばならない。
入力端子Ｉ５に与えられる制御信号ＩＮＣＸＩがハイの
論理レベルにあるならば、カウンタセルは１だけカウン
トするであろう。入力端子Ｉ６に与えられる制御信号ｌ
ＮＣＸ２がハイの論理レベルにあるならば、カウンタセ
ルは２だけカウントするであろう。入力端子■５または
■６の一方だけが「１」論理レベルにあるであろうこと
が理解されるべきである。カウンタセルからの補数の１
だけのキャリィアウト信号Ｃ０Ｘ１は次に上位のビット
セルの入力端子１１０へ送り込まれる。同様に、カウン
タセルからの２だけのキャリィアウト信号ＣＯ×２は次
に上位のビットセルの入力端子！９に送り込まれる。キ
ャリィイン信号ＣＩＮヌ］および５ｍは次に先行するビ
ットセルがカウントするかまたはカウントしないかどう
かに影響を与えかつ第５図（ｅ）に例示されている。
論理レベルにあるならば、カウンタセルは１だけカウン
トするであろう。入力端子Ｉ６に与えられる制御信号ｌ
ＮＣＸ２がハイの論理レベルにあるならば、カウンタセ
ルは２だけカウントするであろう。入力端子■５または
■６の一方だけが「１」論理レベルにあるであろうこと
が理解されるべきである。カウンタセルからの補数の１
だけのキャリィアウト信号Ｃ０Ｘ１は次に上位のビット
セルの入力端子１１０へ送り込まれる。同様に、カウン
タセルからの２だけのキャリィアウト信号ＣＯ×２は次
に上位のビットセルの入力端子！９に送り込まれる。キ
ャリィイン信号ＣＩＮヌ］および５ｍは次に先行するビ
ットセルがカウントするかまたはカウントしないかどう
かに影響を与えかつ第５図（ｅ）に例示されている。
キャリィイン信号ＣＩＮＸＩおよびＣｌＮＸ２の値は時
間間隔ｔ１の間にロードされたデータ値ＡＯまたは前の
ｔ２からのＡφの変化された値に依存する。増分ストロ
ーブ信号ＩＮＣＲ＊がローになるときキャリィイン信号
は時間間隔ｔ２の前にを効とならなければならないこと
が認められるであろう。
間間隔ｔ１の間にロードされたデータ値ＡＯまたは前の
ｔ２からのＡφの変化された値に依存する。増分ストロ
ーブ信号ＩＮＣＲ＊がローになるときキャリィイン信号
は時間間隔ｔ２の前にを効とならなければならないこと
が認められるであろう。
再び第１図を参照すると、カウンタセル１０の動作はま
ず入力端子■８でのデータ入力りが！＼イの論理レベル
（Ｄ−１）にあることおよび１だけカウントすること、
すなわちハイの論理レベルが入力端子■５に与えられる
べきであることが望まれることを仮定することにより説
明されるであろう。最初、入力端子Ｉ３および■４での
増分ストローブ信号Ｉ ＮＣＲ＊がハイの論理レベルに
あるとき、入力データ（Ｄ−１）はハイの論理レベルに
なる入力端子！２ヘロードーカウンタ信号ＬＤＣＴＲを
与えることによりカウンタセルヘロードされる。このこ
とは出力端子０５および０４へ今のデータ入力を通過さ
せるようにトランジスタＮ５を導通する。端子ｏ５での
出力信号はＱ−１でプリセットされ、さらに出力端子０
４での出力信号はｑ−０でプリセットされるであろう。
ず入力端子■８でのデータ入力りが！＼イの論理レベル
（Ｄ−１）にあることおよび１だけカウントすること、
すなわちハイの論理レベルが入力端子■５に与えられる
べきであることが望まれることを仮定することにより説
明されるであろう。最初、入力端子Ｉ３および■４での
増分ストローブ信号Ｉ ＮＣＲ＊がハイの論理レベルに
あるとき、入力データ（Ｄ−１）はハイの論理レベルに
なる入力端子！２ヘロードーカウンタ信号ＬＤＣＴＲを
与えることによりカウンタセルヘロードされる。このこ
とは出力端子０５および０４へ今のデータ入力を通過さ
せるようにトランジスタＮ５を導通する。端子ｏ５での
出力信号はＱ−１でプリセットされ、さらに出力端子０
４での出力信号はｑ−０でプリセットされるであろう。
さらに、出力信号ＱはトランジスタＮ７がオンにされる
（時間ｔ１でＩＮＣＲ＊−１）のでトランジスタＮ４の
ドレインで利用可能となる。また、入力端子１１０での
１だけのキャリィイン信号ＣＩＮＸＴはトランジスタＮ
１およびＮ３が双方ともオンにされるので、ＮＯＲゲー
トＧ１の第２の入力へとそれらを通過するであろう。こ
の理由は信号ＩＮＣＲＸ１およびＩＮＣＲ＊の双方が時
間ｔ２（７）前にハイの論理レベルになるであろうから
である。
（時間ｔ１でＩＮＣＲ＊−１）のでトランジスタＮ４の
ドレインで利用可能となる。また、入力端子１１０での
１だけのキャリィイン信号ＣＩＮＸＴはトランジスタＮ
１およびＮ３が双方ともオンにされるので、ＮＯＲゲー
トＧ１の第２の入力へとそれらを通過するであろう。こ
の理由は信号ＩＮＣＲＸ１およびＩＮＣＲ＊の双方が時
間ｔ２（７）前にハイの論理レベルになるであろうから
である。
増分ストローブ信号ＩＮＣＲ＊が時間ｔ２で下位のレベ
ルへ引張られるとき信号ＣｌＮＸ１−０であるならば、
ＮＯＲゲートＧ１の出力は／Ｘイの論理レベルとなって
トランジスタＮ４がオンとなるようにされる。トランジ
スタＮ７は時間ｔ２でオフにされるので、第４のインバ
ータＩＮＶ４の出力は出力信号Ｑの補数ヘラッチされる
であろう。
ルへ引張られるとき信号ＣｌＮＸ１−０であるならば、
ＮＯＲゲートＧ１の出力は／Ｘイの論理レベルとなって
トランジスタＮ４がオンとなるようにされる。トランジ
スタＮ７は時間ｔ２でオフにされるので、第４のインバ
ータＩＮＶ４の出力は出力信号Ｑの補数ヘラッチされる
であろう。
このように、現在のカウントの反転された値はトランジ
スタＮ４を通過しさらにインバータＩＮＶ１およびＩＮ
Ｖ２により形成される抵抗器の出力へいくであろう。し
たがって、出力信号Ｑはこれから反転されることとなる
。他方で、増分ストローブ信号ＩＮＣＲ＊が時間ｔ２で
ローのレベルへ引張られるとき信号ＣＩＸフゴー１なら
ば、Ｎ。
スタＮ４を通過しさらにインバータＩＮＶ１およびＩＮ
Ｖ２により形成される抵抗器の出力へいくであろう。し
たがって、出力信号Ｑはこれから反転されることとなる
。他方で、増分ストローブ信号ＩＮＣＲ＊が時間ｔ２で
ローのレベルへ引張られるとき信号ＣＩＸフゴー１なら
ば、Ｎ。
ＲゲートＧ１の出力はローの論理レベルとなってトラン
ジスタＮ４がオフとなるようにされる。それゆえ、第４
のインバータＩ ＮＶ４の出力からの信号はトランジス
タＮ４およびレジスタを介しては送られないであろう。
ジスタＮ４がオフとなるようにされる。それゆえ、第４
のインバータＩ ＮＶ４の出力からの信号はトランジス
タＮ４およびレジスタを介しては送られないであろう。
このように出力信号Ｑは変化されないままでありかつそ
の現在の状態に留まる。２だけカウントすることが望ま
れるならば、入力端子Ｉ６に与えられる信号ＩＮＣＲＸ
２は端子Ｉ５での信号ＩＮＣＲＸＩよりむしろハイの論
理レベルになるようにされるであろう。結果として、２
だけのキャリィイン信号ＣｌＮＸ２は増分ストローブ信
号ＩＮＣＲ）ｋがローになるとき時間ｔ２の前にＮＯＲ
ゲートＧ１の第２の入力へとトランジスタＮ２およびＮ
３を通過させられるであろう。
の現在の状態に留まる。２だけカウントすることが望ま
れるならば、入力端子Ｉ６に与えられる信号ＩＮＣＲＸ
２は端子Ｉ５での信号ＩＮＣＲＸＩよりむしろハイの論
理レベルになるようにされるであろう。結果として、２
だけのキャリィイン信号ＣｌＮＸ２は増分ストローブ信
号ＩＮＣＲ）ｋがローになるとき時間ｔ２の前にＮＯＲ
ゲートＧ１の第２の入力へとトランジスタＮ２およびＮ
３を通過させられるであろう。
カウンタ段と呼ばれるいかなる数の同一のカウンタセル
またはビット１０も、１または２だけカウントアツプす
るかまたはカウントダウンするかのいずれかのために用
いられ得るこの発明の２重モードＮビットカウンタを実
現するために配列され得る。第２図を参照すると、この
発明の具体例である２ビツトのアップ／カウンタ２１０
が例示されている。概略回路図から見られるように、カ
ウンタ２１０は２個の同一セルＣＯおよびＣ１から形成
される。セルＣＯおよびＣ１の各々は第１図のセル１０
に類似し、同一部分が同−参照各号で示されている。第
１図の第３のインバータＩＮ■３はこの回路が１または
２のいずれかだけカウントするアップ／カウンタとして
機能するので削除されていることが認められるであろう
。
またはビット１０も、１または２だけカウントアツプす
るかまたはカウントダウンするかのいずれかのために用
いられ得るこの発明の２重モードＮビットカウンタを実
現するために配列され得る。第２図を参照すると、この
発明の具体例である２ビツトのアップ／カウンタ２１０
が例示されている。概略回路図から見られるように、カ
ウンタ２１０は２個の同一セルＣＯおよびＣ１から形成
される。セルＣＯおよびＣ１の各々は第１図のセル１０
に類似し、同一部分が同−参照各号で示されている。第
１図の第３のインバータＩＮ■３はこの回路が１または
２のいずれかだけカウントするアップ／カウンタとして
機能するので削除されていることが認められるであろう
。
第３図では、１だけカウントする３ビットアップ／ダウ
ンカウンタ３１０が例示されている。概略回路図から見
られるように、カウンタ３１０は３つの同一セルＣ０１
Ｃ１およびＣ２から形成される。セルＣ０１Ｃ１、Ｃ２
の各々は第１図のセル１０と類似しており、同一部分は
は同一参照番号により示されている。第１図の第３のイ
ンバータＩＮＶ３は増分される出力信号ＡＯ１Ａ１、Ａ
２および減分される出力信号ＡＯ＊、Ａ１率、Ａ２率を
与えるバッファセクション２０により置換されているこ
とが認められるであろう。バッファセクション２０はよ
り高い駆動性能を可能にするように付加されている。さ
らに、論理ゲートＧ３およびインバータＩＮＶ６はこの
回路が１だけカウントするアップ／ダウンカウンタとし
て機能するので削除されている。
ンカウンタ３１０が例示されている。概略回路図から見
られるように、カウンタ３１０は３つの同一セルＣ０１
Ｃ１およびＣ２から形成される。セルＣ０１Ｃ１、Ｃ２
の各々は第１図のセル１０と類似しており、同一部分は
は同一参照番号により示されている。第１図の第３のイ
ンバータＩＮＶ３は増分される出力信号ＡＯ１Ａ１、Ａ
２および減分される出力信号ＡＯ＊、Ａ１率、Ａ２率を
与えるバッファセクション２０により置換されているこ
とが認められるであろう。バッファセクション２０はよ
り高い駆動性能を可能にするように付加されている。さ
らに、論理ゲートＧ３およびインバータＩＮＶ６はこの
回路が１だけカウントするアップ／ダウンカウンタとし
て機能するので削除されている。
第４図では、この発明の好ましい実施例を表わす１また
は２だけカウントするための１６ビットアップ／ダウン
カウンタ４１０がブロック図の形式で例示されている。
は２だけカウントするための１６ビットアップ／ダウン
カウンタ４１０がブロック図の形式で例示されている。
ブロック図から見られるように、カウンタ４１０は１６
個の同一セルまたは段Ｃ０１Ｃ１ないしＣ１５から形成
される。セルＣ０１ＣＩないしＣ１５の各々は第１図の
セル１０と類似している。プリセットデータ入力信号Ａ
ＤＯＯないしＡＤ１５は入力端子■８を介してセルＣＯ
ないしＣ１５の対応するものに送り込まれる。各セルは
さらにその入力端子Ｉ７で出力可能化または読出信号Ｏ
Ｅを、その入力端子Ｉ２でロード−カウンタ信号ＬＤＣ
ＴＲを、その入力端子Ｉ３およびＩ４で増分ストローブ
信号ＩＮＣＲ＊を、その入力端子Ｉ９で補数の１だけの
キャリィイン信号ＣＩＮＸＩを、かつ入力端子１１０で
補数の２だけのギヤリイイン信号ＣｌＮＸ２を受取る。
個の同一セルまたは段Ｃ０１Ｃ１ないしＣ１５から形成
される。セルＣ０１ＣＩないしＣ１５の各々は第１図の
セル１０と類似している。プリセットデータ入力信号Ａ
ＤＯＯないしＡＤ１５は入力端子■８を介してセルＣＯ
ないしＣ１５の対応するものに送り込まれる。各セルは
さらにその入力端子Ｉ７で出力可能化または読出信号Ｏ
Ｅを、その入力端子Ｉ２でロード−カウンタ信号ＬＤＣ
ＴＲを、その入力端子Ｉ３およびＩ４で増分ストローブ
信号ＩＮＣＲ＊を、その入力端子Ｉ９で補数の１だけの
キャリィイン信号ＣＩＮＸＩを、かつ入力端子１１０で
補数の２だけのギヤリイイン信号ＣｌＮＸ２を受取る。
各セルは出力端子０５で増分された出力信号をかつ出力
端子０４で減分された出力信号を与える。補数の１だけ
のキャリィアウト信号ＣＯ×１は出力端子０１で与えら
れ、さらに補数の２だけのキャリィアウト信号Ｃ０Ｘ２
は出力端子０２で与えられる。ビット「０」を除けば、
各セルはその入力端子■９およびＩＩＯが次に下位のセ
ルのそれぞれの出力端子０２および０１に接続される。
端子０４で減分された出力信号を与える。補数の１だけ
のキャリィアウト信号ＣＯ×１は出力端子０１で与えら
れ、さらに補数の２だけのキャリィアウト信号Ｃ０Ｘ２
は出力端子０２で与えられる。ビット「０」を除けば、
各セルはその入力端子■９およびＩＩＯが次に下位のセ
ルのそれぞれの出力端子０２および０１に接続される。
ビット「０」に対し、入力端子Ｉ９および１１０はこの
セルが常に変化されるので接地電位に接続される。
セルが常に変化されるので接地電位に接続される。
１だけカウントする典型的な４ビットアップ／カウンタ
に対するカウントシーケンスおよび論理方程式の詳細は
第６Ａ図に示される。今の、すなわち現在の４ビツトの
値はＣ３、Ｃ２、Ｃ４、およびａ。により表わされる。
に対するカウントシーケンスおよび論理方程式の詳細は
第６Ａ図に示される。今の、すなわち現在の４ビツトの
値はＣ３、Ｃ２、Ｃ４、およびａ。により表わされる。
増分されたストローブ信号ＩＮＣＲＸ＊が４ビツトに与
えられた後の増分された値はす１、ｂ２、ｂｌ、および
す。により表わされる。４ビツトの増分された値は第６
Ａ図に示される４つの方程式でそれらの今の値の関数で
表わされている。同様に、２だけカウントする典型的な
４ビットアップ／カウンタに対するカウントシーケンス
および論理方程式の詳細は第６Ｂ図に示される。４ビツ
トの増分された値は第６Ｂ図に例示される４つの方程式
でそれらの今の値の関数で表わされている。
えられた後の増分された値はす１、ｂ２、ｂｌ、および
す。により表わされる。４ビツトの増分された値は第６
Ａ図に示される４つの方程式でそれらの今の値の関数で
表わされている。同様に、２だけカウントする典型的な
４ビットアップ／カウンタに対するカウントシーケンス
および論理方程式の詳細は第６Ｂ図に示される。４ビツ
トの増分された値は第６Ｂ図に例示される４つの方程式
でそれらの今の値の関数で表わされている。
この発明の２重モードＮビットカウンタは次のように先
行技術のカウンタに勝る利点を有する。
行技術のカウンタに勝る利点を有する。
（１） それは１または２だけカウントアツプするかま
たはカウントダウンするように機能する。
たはカウントダウンするように機能する。
（２） それは超大規模集積に適するように複数個の同
−力ウンタセルから形成され、各セルが規則的な構造を
有する。
−力ウンタセルから形成され、各セルが規則的な構造を
有する。
（３） 各セルは比較的少数の構成要素で構成され、そ
れによりチップ領域の所要の量を減じる。
れによりチップ領域の所要の量を減じる。
先の詳細な説明から、このようにこの発明はマルチプレ
クサセクション、増分／減分セクション、および桁上げ
セクションを含む１または２だけカウントアツプするか
またはカウントダウンするために改良されたカウンタセ
ルを提供することがわかる。さらに、いかなる数のその
ようなカウンタセルも１または２だけカウントアツプす
るかまたはカウントダウンするＮビットカウンタを形成
するために接続されるであろう。
クサセクション、増分／減分セクション、および桁上げ
セクションを含む１または２だけカウントアツプするか
またはカウントダウンするために改良されたカウンタセ
ルを提供することがわかる。さらに、いかなる数のその
ようなカウンタセルも１または２だけカウントアツプす
るかまたはカウントダウンするＮビットカウンタを形成
するために接続されるであろう。
この発明の好ましい実施例であると目下考えられている
ものが例示されかつ説明されてきたが、この発明の真の
範囲から逸脱することなしに種々の変化および修正がな
されるかもしれないことおよび同等物がそれの要素の代
わりに用いられるかもしれないことが当業者により理解
されるであろう。さらに、多くの修正がこの発明の中心
的な範囲から逸脱することなしにこの発明の教示に特定
の状況または材料を適合させるためになされるかもしれ
ない。それゆえ、この発明はこの発明を実施するために
熟考される最良のモードとして開示された特定の実施例
に限定されないこと、しかしこの発明は前掲の特許請求
の範囲の範囲内に入るすべての実施例を含むであろうこ
とが意図されている。
ものが例示されかつ説明されてきたが、この発明の真の
範囲から逸脱することなしに種々の変化および修正がな
されるかもしれないことおよび同等物がそれの要素の代
わりに用いられるかもしれないことが当業者により理解
されるであろう。さらに、多くの修正がこの発明の中心
的な範囲から逸脱することなしにこの発明の教示に特定
の状況または材料を適合させるためになされるかもしれ
ない。それゆえ、この発明はこの発明を実施するために
熟考される最良のモードとして開示された特定の実施例
に限定されないこと、しかしこの発明は前掲の特許請求
の範囲の範囲内に入るすべての実施例を含むであろうこ
とが意図されている。
第１図はこの発明のカウンタセルの概略回路図である。
第２図はこの発明の２ビツトカウンタの概略回路図であ
る。 第４図はこの発明の好ましい実施例に従った１６ビツト
カウンタのブロック図である。 第５図（ａ）ないしくｅ）は第１図のカウンタセルの動
作を理解する際に有益であるタイミング図である。 第６Ａ図は１′だけの増分アップ／カウンタのためのカ
ウンタシーケンスおよびそれの論理方程式第６Ｂ図は２
だけの増分アップ／カウンタのためのカウンタシーケン
スおよびそれの論理方程式図において、１０はカウンタ
セル、１２はマルチプレクサセクション、１４は増分／
減分セクション、１６は桁上げセクション、１８は出力
可能化または読出セクション、２０はバッファセクショ
ン、２１０は２ビットアップ／カウンタ、３１０は３ビ
ットアップ／ダウンカウンタ、４１０は１６ビットアッ
プ／ダウンカウンタである。 特許出願人 アドバンスト・マイクロ・ディバロ０く ０ ｍ
る。 第４図はこの発明の好ましい実施例に従った１６ビツト
カウンタのブロック図である。 第５図（ａ）ないしくｅ）は第１図のカウンタセルの動
作を理解する際に有益であるタイミング図である。 第６Ａ図は１′だけの増分アップ／カウンタのためのカ
ウンタシーケンスおよびそれの論理方程式第６Ｂ図は２
だけの増分アップ／カウンタのためのカウンタシーケン
スおよびそれの論理方程式図において、１０はカウンタ
セル、１２はマルチプレクサセクション、１４は増分／
減分セクション、１６は桁上げセクション、１８は出力
可能化または読出セクション、２０はバッファセクショ
ン、２１０は２ビットアップ／カウンタ、３１０は３ビ
ットアップ／ダウンカウンタ、４１０は１６ビットアッ
プ／ダウンカウンタである。 特許出願人 アドバンスト・マイクロ・ディバロ０く ０ ｍ
Claims (20)
- （１）１または２だけカウントアップするかまたはカウ
ントダウンするためのカウンタセルであって、前記カウ
ンタセルが そのソースが互いにかつ内部ノードに接続される第１の
パストランジスタおよび第２のパストランジスタから形
成されるマルチプレクサセクションを含み、前記第１の
パストランジスタはそのドレインが補数の１だけのキャ
リィイン信号に結合されかつそのゲートが１だけの増分
信号に結合され、前記第２のパストランジスタはそのド
レインが補数の２だけのキャリィイン信号に結合されか
つそのゲートが２だけの増分信号に結合され、第１の２
入力ＮＯＲゲート、第３ないし第７のパストランジスタ
、および第１ないし第４のインバータから形成される増
分／減分セクションを含み、 前記第１のＮＯＲゲートはその入力の一方が増分ストロ
ーブ信号に結合されかつそのもう一方の入力が前記第３
のパストランジスタのソースに接続され、前記第３のパ
ストランジスタはそのドレインが内部ノードに接続され
かつそのゲートが増分ストローブ信号に結合され、前記
第１のＮＯＲゲートはその出力が前記第４のパストラン
ジスタのゲートに接続され、 前記第４のパストランジスタはそのドレインが前記第４
のインバータの出力に接続されかつそのソースが前記第
５のパストランジスタのソース、前記第６のパストラン
ジスタのドレインおよび前記第１のインバータの入力に
接続され、 前記第５のパストランジスタはそのドレインがプリセッ
トデータ入力信号に結合されかつそのゲートがロード−
カウンタ信号に結合され、前記第６のパストランジスタ
はそのゲートがクリアーカウンタ信号に結合されかつそ
のソースが接地電位に接続され、 前記第１のインバータはその出力が前記第２のインバー
タの入力に接続され、前記第２のインバータはその出力
がレジスタを介して前記第３のインバータの入力に接続
され、前記第２のインバータはその出力が前記第３のイ
ンバータの入力、前記第７のパストランジスタのドレイ
ン、および増分された出力信号を発生するために第１の
出力端子にさらに接続され、 前記第３のインバータはその出力が第２の出力端子に接
続され、減分された出力信号を発生し、前記第７のパス
トランジスタはそのゲートが増分されたストローブ信号
に結合されかつそのソースが前記第４のインバータの入
力へ接続され、第２および第３の２入力ＮＯＲゲートお
よび第５および第６のインバータから形成される桁上げ
セクションを含み、 前記第２のＮＯＲゲートはその入力の一方が前記第３の
ＮＯＲゲートの一方の入力および前記第１のインバータ
の出力に接続され、前記第２のＮＯＲゲートのもう一方
の入力は補数の１だけのキャリィアウト信号に結合され
、前記第３のＮＯＲゲートのもう一方の入力は補数の２
だけのキャリィアウト信号に結合され、 前記第５のインバータはその入力が前記第２のＮＯＲゲ
ートの出力に接続されかつその出力が第３の出力端子に
結合され補数の１だけのキャリィアウト信号を発生し、
さらに 前記第６のインバータはその入力が前記第３のＮＯＲゲ
ートの出力に接続されかつその出力が第４の出力端子に
結合され、補数の２だけのキャリィアウト信号を発生す
る、カウンタセル。 - （２）第８および第９のパストランジスタから形成され
る読出セクションをさらに含み、前記第８のトランジス
タはそのドレインがプリセットデータ入力信号に結合さ
れ、そのゲートが出力可能化信号に結合されかつそのソ
ースが前記第９のパストランジスタのドレインに接続さ
れ、前記第９のパストランジスタはそのゲートが前記第
３のインバータの出力に接続されかつそのソースが接地
電位に接続される、特許請求の範囲第１項に記載のカウ
ンタセル。 - （３）前記第１ないし第７のパストランジスタの各々が
ＮチャネルＭＯＳトランジスタを含む、特許請求の範囲
第１項に記載のカウンタセル。 - （４）複数個の前記カウンタセルがＮビットカウンタレ
ジスタを形成するために配列される、特許請求の範囲第
１項に記載のカウンタセル。 - （５）前記第１ないし第７のパストランジスタがＮチャ
ネルＭＯＳトランジスタである、特許請求の範囲第１項
に記載のカウンタセル。 - （６）そのドレインが供給電位に接続されるディプリー
ションモードのトランジスタをさらに含み、前記ディプ
リーションモードのトランジスタのゲートおよびソース
が互いにかつプリセットデータ入力信号に接続される、
特許請求の範囲第１項に記載のカウンタセル。 - （７）前記カウンタセルが１または２だけカウントする
３ビットアップ／ダウンカウンタを形成するために配列
される、特許請求の範囲第１項に記載のカウンタセル。 - （８）１６個の前記カウンタセルが１または２だけカウ
ントする１６ビットアップ／ダウンカウンタを形成する
ために配列される、特許請求の範囲第１項に記載のカウ
ンタセル。 - （９）１または２だけカウントアップするかまたはカウ
ントダウンするために複数個の同一カウンタ段から形成
される２重モードＮビットレジスタであって、各カウン
タ段が そのソースが互いにかつ内部ノードに接続される第１の
パストランジスタおよび第２のパストランジスタから形
成されるマルチプレクサセクションを含み、前記第１の
パストランジスタはそのドレインが補数の１だけのキャ
リィイン信号に結合されかつそのゲートが１だけの増分
信号に結合され、前記第２のパストランジスタはそのド
レインが補数の２だけのキャリィイン信号に結合されか
つそのゲートが２だけの増分信号に結合され、第１の２
入力ＮＯＲゲート、第３ないし第７のパストランジスタ
、および第１ないし第４のインバータから形成される増
分／減分セクションを含み、 前記第１のＮＯＲゲートはその入力の一方が増分ストロ
ーブ信号に結合されかつそのもう一方の入力が前記第３
のパストランジスタのソースに接続され、前記第３のパ
ストランジスタはそのドレインが内部ノードに接続され
かつそのゲートが増分ストローブ信号に結合され、前記
第１のＮＯＲゲートはその出力が前記第４のパストラン
ジスタのゲートに接続され、 前記第４のパストランジスタはそのドレインが前記第４
のインバータの出力に接続されかつそのソースが前記第
５のパストランジスタのソース、前記第６のパストラン
ジスタのドレインおよび前記第１のインバータの入力に
接続され、 前記第５のパストランジスタはそのドレインがプリセッ
トデータ入力信号に結合されかつそのゲートがロード−
カウンタ信号に結合され、前記第６のパストランジスタ
はそのゲートがクリアーカウンタ信号に結合されかつそ
のソースが接地電位に接続され、 前記第１のインバータはその出力が前記第２のインバー
タの入力に接続され、前記第２のインバータはその出力
が抵抗器を介して前記第１のインバータの入力に接続さ
れ、前記第２のインバータはその出力が前記第３のイン
バータの入力、前記第７のパストランジスタのドレイン
、および増分された出力信号を発生するための第１の出
力端子にさらに接続され、 前記第３のインバータはその出力が第２の出力端子に接
続され、減分された出力信号を発生し、前記第７のパス
トランジスタはそのゲートが増分されたストローブ信号
に結合されかつそのソースが前記第４のインバータの入
力に接続され、第２および第３の２入力ＮＯＲゲートお
よび第５および第６のインバータから形成される桁上げ
セクションを含み、 前記第２のＮＯＲゲートはその入力の一方が前記第３の
ＮＯＲゲートの一方の入力および前記第１のインバータ
の出力に接続され、前記第２のＮＯＲゲートのもう一方
の入力は補数の１だけのキャリィアウト信号に結合され
、前記第３のＮＯＲゲートのもう一方の入力は補数の２
だけのキャリィアウト信号に結合され、 前記第５のインバータはその入力が前記第２のＮＯＲゲ
ートの出力に接続されかつその出力が第３の出力端子に
結合され、補数の１だけのキャリィアウト信号を発生し
、さらに 前記第６のインバータはその入力が前記第３のＮＯＲゲ
ートの出力に接続されかつその出力が第４の出力端子に
結合され、補数の２だけのキャリィアウト信号を発生す
る、２重モードＮビットレジスタ。 - （１０）第８および第９のパストランジスタから形成さ
れる読出セクションをさら含み、前記第８のトランジス
タはそのドレインがプリセットデータ入力信号に結合さ
れ、ゲートが出力可能化信号に結合されかつソースが前
記第９のパストランジスタのドレインに接続され、前記
第９のパストランジスタはそのゲートが前記第３のイン
バータの出力に接続されかつそのソースが接地電位に接
続される、特許請求の範囲第９項に記載の２重モードＮ
ビットレジスタ。 - （１１）前記第１ないし第７のパストランジスタの各々
がＮチャネルＭＯＳトランジスタを含む、特許請求の範
囲第９項に記載の２重モードＮビットレジスタ。 - （１２）複数個の前記カウンタ段がＮビットカウンタレ
ジスタを形成するために配列される、特許請求の範囲第
９項に記載の２重モードＮビットレジスタ。 - （１３）前記第１ないし第７のパストランジスタがＮチ
ャネルＭＯＳトランジスタである、特許請求の範囲第９
項に記載の２重モードＮビットレジスタ。 - （１４）そのドレインが供給電位に接続されるディプリ
ーションモードのトランジスタをさらに含み、前記ディ
プリーションモードのトランジスタのゲートおよびソー
スが互いにかつプリセットデータ入力信号に接続される
、特許請求の範囲第９項に記載の２重モードＮビットレ
ジスタ。 - （１５）１または２だけカウントアップするかまたはカ
ウントダウンするためのカウンタセルであって、前記カ
ウンタセルが 制御信号および入力桁上げ信号に応答し、１または２だ
けのカウント動作を決定するカウント信号を発生するた
めのマルチプレクシング手段と、前記カウント信号およ
び増分ストローブ信号に応答し、増分された出力信号お
よび減分された出力信号を発生するための増分／減分手
段と、前記増分／減分手段および前記入力桁上げ信号に
応答し、１だけのキャリィアウト信号および２だけのキ
ャリィアウト信号をは発生するための桁上げ手段とを含
む、カウンタセル。 - （１６）前記マルチプレクシング手段が１対の第１およ
び第２のパストランジスタを含む、特許請求の範囲第１
５項に記載のカウンタセル。 - （１７）前記増分／減分手段が第１の２入力ＮＯＲゲー
ト、第３ないし第７のパストランジスタ、および第１な
いし第７のインバータを含む、特許請求の範囲第１６項
に記載のカウンタセル。 - （１８）前記桁上げ手段が第２および第３のＮＯＲゲー
トおよび第５および第６のインバータを含む、特許請求
の範囲第１７項に記載のカウンタセル。 - （１９）前記第１および第２のパストランジスタがＮチ
ャネルＭＯＳトランジスタを含む、特許請求の範囲第１
６項に記載のカウンタセル。 - （２０）前記第３ないし第７のパストランジスタがＮチ
ャネルＭＯＳトランジスタを含む、特許請求の範囲第１
７項に記載のカウンタセル。
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