TWI684183B - 行進記憶體及計算機系統 - Google Patents

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Abstract

一種行進記憶體(31)包括奇數行(U1 、U2 、........、 Un-1 、Un )與偶數行(Ur1 、Ur2 、........、Urn-1 、Urn )的一交替週期陣列。每一個奇數行(U1 、U2 、........、Un-1 、Un )具有沿行方向對齊的前級單元序列，以便儲存位元組大小或字組大小之移動資訊組。並且每一個偶數行(Ur1 、Ur2 、........、Urn-1 、Urn )具有沿行方向對齊的後級單元序列，以便儲存移動資訊組，因此可以沿著與行方向正交的一方向一步一步地同步傳輸移動資訊組。

Description

行進記憶體及計算機系統
本發明係有關於使用行進記憶體(MM)的新組態的MM與新電腦系統的新組態，其以較低能量消耗與高速操作。
在美國專利第8949650號、美國專利第9361957號與美國專利申請第14/450,705，T. Nakamura 與M. J. Flynn 已經提出了一種由行進主記憶體(MMM)實施的MM計算機系統，它包含一陣列記憶體單位。在美國第8949650號等等中，採用用語「行進」，因為每個記憶體單位儲存位元組大小或字組大小的移動平行資料，如移動部隊的對齊矩陣形式、表徵MMM的操作。MMM以與用於驅動MM計算機系統中的處理器的時鐘信號同步地傳輸所存儲的位元組大小或字組大小的平行資料的連續流，以「行進」的方式一步一步地朝向MMM的輸出終端。MMM主動地並且序列地向處理器提供所儲存的平行資料的連續流，使得處理器可以利用所儲存的平行資料流來執行算術和邏輯運算。
在MM電腦架構中，如美國專利第8949650號等等中，因為位元組大小或字組大小的平行資料與用於驅動處理器的時鐘信號同步傳輸，所以不需要單獨位元級單元的隨機存取操作。然後，可以去除處理器與習知記憶體之間的范紐曼瓶頸，其本身存在於習知的范紐曼電腦系統中，因此，MM電腦架構可以實現具有非常低功耗的非常高速的操作。
圖19繪示在美國專利申請第14/450,705號中所述的早期MM中的m*2n矩陣的第i列上的第j個位元級單元Mij* 。位元級單元Mij* 包括第一nMOS電晶體Qij1* 、nMOS電晶體Qij2* 以及與nMOS電晶體Qij2* 並聯連接的電容器Cij* 。第一nMOS電晶體Qij1* 具有透過第一延遲元件Dij1* 連接至時鐘線Lclk 的汲極電極以及透過第二延遲元件Dij2* 連接至前一位元級單元之輸出端的閘極電極。nMOS電晶體Qij2* 具有連接至第一nMOS電晶體Qij1* 之源極電極的汲極電極、連接至時鐘線Lclk 的閘極電極以及連接至接地電位的源極電極。在圖19中，連接第一nMOS電晶體Qij1* 之源極電極及用作位元級單元Mij* 之輸出端側的nMOS電晶體Qij2* 之汲極電極的輸出節點Nout* ，以及輸出節點Nout* 遞送儲存在電容器Cij* 中的信號至下一個位元級單元Mi(j+1)* 。
在美國專利申請第14/450,705號中所述的早期MM在較低供應電壓(諸如1.1伏位準)下工作的情況中，當將略大於第一nMOS電晶體Qij1* 的臨限電壓Vth 的閘極電位施加到第一nMOS電晶體Qij1* 的閘極電極以導通第一nMOS電晶體Qij1* 時，因為與1.1伏位準相比，第一個nMOS電晶體Qij1* 產生相對較大的壓降，施加到下一個位元級單元Mi(j+1)* 之第一nMOS電晶體Qi(j+1)1* 之閘極電極的閘極電位大大下降。
因此，如果供應電壓與臨限電壓Vth 之間的差異很小時，第一nMOS電晶體Qij1* 之源極電位的電位可能低於施加到下一個位元級單元Mi(j+1)* 之第一nMOS電晶體Qi(j+1)1* 的閘極電極的閘極電位。因此，當透過位元級單元Mij1* 、Mi(j+1)1* 、Mi(j+2)1* 、........之複數個級，它們在傳播路徑中串鏈，因為每個位元級單元Mij1* 、Mi(j+1)1* 、Mi(j+2)1* 、........在其輸出的飽和度低於其輸入的飽和度，所以第一nMOS電晶體Qij1* 、Qi(j+1)1* 、Qi(j+2)1* 、........的源極電極的電位逐漸衰減，即使位元級單元Mij1* 、Mi(j+1)1* 、Mi(j+2)1* 、........的每個級都需要將信號電壓恢復到滿值。也就是說，位元級單元的輸出端的電位最終可能變得小於臨限電壓Vth 。結果，儲存的資訊不能傳輸到下一個位元級單元。
[技術問題]
鑑於上述問題，本發明的一個目的是提供一種行進記憶體和一種使用行進記憶體的行進記憶體電腦系統，其有助於以較低的供應電壓準確地傳輸所儲存的資訊。 [解決問題的方法]
本發明的第一態樣係關於一種行進記憶體，其組態以儲存一平行資料流或位元組大小或字組大小的指令，該行進記憶體用於沿著該流的方向以一處理器的一時鐘頻率同步地向電腦系統中的該處理器傳輸該平行資料流或指令。該行進記憶體包括奇數行(下文稱為「O行」)與偶數行(下文稱為「E行」)的交替週期性陣列。該等O行各具有沿著一矩陣中的一行方向對齊的一前級單元序列，以便反向並儲存該位元組大小或該字組大小的移動資訊組。以及該等E行各具有沿著該行方向對齊的一後級單元序列，以便再反向並儲存由相鄰奇數行反向的一組移動資訊。
本發明的第二態樣係關於一種行進記憶體，其適於具有複數個管線記憶體陣列區塊的一隨機存取能力的記憶體，該行進記憶體組態以儲存平行資料流或位元組大小或字組大小的指令，該行進記憶體用於沿著該流的方向以處理器的時鐘頻率同步地向電腦系統中的該處理器傳輸來自該複數個記憶體陣列區塊的該平行資料流或指令。此處，行進記憶體具有由本發明的第一態樣規定的結構。
本發明的第三態樣係關於一種電腦系統，其包括由本發明第一態樣規定的處理器與行進記憶體。
本發明的第四態樣係關於一種電腦系統，其包括處理器與主記憶體。主記憶體包括具有複數個管線記憶體陣列區塊的一隨機存取能力的記憶體，以及作為在該隨機存取能力的記憶體與該處理器之間的一路徑上分配之一介面的一行進記憶體。該行進記憶體儲存一平行資料流或位元組大小或字組大小的指令，該行進記憶體用於沿著該流的一方向以驅動在該電腦系統的的該處理器的一時鐘頻率同步地傳輸該平行資料流或指令，並且該行進記憶體主動地與序列地向該處理器提供來自該複數個記憶體陣列區塊的該平行資料流或指令，使得該處理器可執行與該儲存的平行資料流或指令的算術與邏輯操作。此處，行進記憶體具有由本發明的第一態樣規定的結構。
本發明的第五態樣係關於一種電腦系統，其包括處理器與主記憶體。該主記憶體包括具有複數個管線記憶體陣列區塊的一隨機存取能力的記憶體，以及由一行進記憶體實施的一快取記憶體。該行進記憶體儲存一平行資料流或位元組大小或字組大小的指令，該行進記憶體用於沿著該流的一方向以驅動在該電腦系統的的該處理器的一時鐘頻率同步地傳輸該平行資料流或指令，並且該行進記憶體主動地與序列地向該處理器提供來自該複數個記憶體陣列區塊的該平行資料流或指令，使得該處理器可執行與該儲存的平行資料流或指令的算術與邏輯操作。此處，行進記憶體具有由本發明的第一態樣規定的結構。
將參考附圖敘述本發明的各個實施例。應注意，在所有圖示中，相同或相似的元件編號應用於相同或相似的部分與元件，並且將省略或簡化相同或相似的部分與元件的敘述。通常與如同在習知的半導體裝置表示中那樣，應當理解到各個圖示並不會從一個圖到另一個圖或在一指定圖內部按比例繪製。
在下列敘述中，闡述了諸如具體材料、處理及設備的具體細節，以提供對本發明之全盤了解。然而，對於本領域技術人員顯而易見的是，本發明可以在沒有這些具體細節的情況下實施。在其他例子中，並未詳細提出熟知的製造材料、處理及設備，以免不必要地模糊本發明。
(MMM ＆ MM 計算機系統的外形 ) 如圖1所示，在本發明的第一至第三實施例中使用的一計算機系統包括一處理器11與一行進主記憶體(MMM)31。處理器11包括具有組態以產生一時鐘信號的一時鐘產生器113的一控制單位111、以及組態以執行與時鐘信號同步之算術與邏輯操作的一算術邏輯單位(ALU)112。
例如，如圖2所示，將在第一、第二與第三實施例中說明的MMM 31可以包括奇數行(O行)U1 、U2 、U3 、......、Un-1 、Un 的一陣列。O行U1 、U2 、U3 、......、Un-1 、Un 中的每一者並行地儲存與傳輸移動資訊組，該移動資訊組包括連續的位元組大小資料、字組大小資料、位元組大小指令或字組大小指令的反向資料。
意即，O行U1 、U2 、U3 、......、Un-1 、Un 中的每一者儲存連續的位元組大小或字組大小的平行資料或指令流。MMM 31進一步包含陣列的輸入端與陣列的輸出端。即使在較低的供應電壓下，O行U1 、U2 、U3 、......、Un-1 、Un 中的每一者也對輸入資訊的對應脈衝波形進行成形。
此外，從左至右，偶數行(E行)Ur1 、Ur2 、Ur3 、........、Urn-1 、Urn 進一步依次交替地插入相鄰O行U1 、U2 、U3 、........、Un-1 之間。如圖2所示，最後一個O行Un 之後，最右邊的E行Urn 係進一步附接。意即，E行Ur1 、Ur2 、Ur3 、........、Urn-1 、Urn 係沿著平行資料流或指令的方向以在交替週期位置處配置至O行U1 、U2 、U3 、........、Un-1 、Un 。
如圖2所示，E行Ur1 、Ur2 、Ur3 、........、Urn-1 、Urn 並行地再反向並儲存一組移動資訊，該組移動資訊包括對應連續的相鄰O行U1 、U2 、U3 、........、Un-1 、Un 的反向位元組大小資料、反向字組大小資料、反向位元組大小指令或反向字組大小指令。意即，E行Ur1 、Ur2 、Ur3 、........、Urn-1 、Urn 中的每一者儲存連續的位元組大小或字組大小的平行資料或指令流。
接著，因為信號「1」的衰減脈衝高度可透過O行U1 、U2 、U3 、........、Un-1 、Un 與相應的E行Ur1 、Ur2 、Ur3 、........、Urn-1 、Urn 之每一個組合的操作放大到供應電壓的電壓位準，所以每一對的O行與相應的E行U1 與Ur1 ；U2 與Ur2 ；U3 與Ur3 ；........，Un-1 與Urn-1 ；Un 與Urn 可以成形衰減的輸入波形以恢復原始脈衝高度。
因為儲存在各別O行U1 、U2 、U3 、........、Un-1 、Un 中的反向資料組經由E行Ur1 、Ur2 、Ur3 、........、Urn-1 、Urn 以與時鐘信號同步沿著朝向輸出端的方向順序地再反向並順序傳輸，並且所儲存的資訊係並行地和順序地傳輸到ALU 112。
意即，MMM 31儲存連續的平行資料流或位元組大小或字組大小的指令，以用於沿著該流的方向以處理器11的時鐘頻率同步地向電腦系統中的處理器11傳輸該平行資料流或指令。然後，ALU 112根據從MMM 31依順序傳輸的資訊，以時鐘信號同步地執行算術與邏輯操作。
如圖1所示，MMM 31與處理器11係由複數個接合構件54電性連接。例如，每個接合構件54可藉由附接於至MMM 31之一第一端接腳、附接至處理器11之一第二端接腳、以及插置第一與第二端接腳之間的一導電凸塊來實施。對於導電凸塊的材料，可接受焊接球、金(Au)凸塊、銀(Ag)凸塊、銅(Cu)凸塊、鎳-金(Ni-Au)合金凸塊或鎳-金-銦(Ni-Au-In)合金凸塊等等。
在ALU 112中處理的結果資料會透過接合構件54被發送至MMM 31。因此，如在圖1中由雙向箭頭PHI [GREEK]12 所表示，資料透過接合構件54在MMM 31與處理器11之間雙向地傳輸。相反，如在圖1中由單向箭頭Eta [Greek]11 所表示，關於指令移動，只有從MMM 31到處理器11的指令流的一個方向。
如圖1所示，關於第一至第三實施例的MM計算機系統的組織進一步包含一次要記憶體41(諸如，磁碟)、一輸入單位61、一輸出單位62及輸入/輸出(I/O)介面電路63。類似於習知范紐曼電腦，信號或資料會由輸入單位61接收，並且信號或資料會從輸出單位62送出。例如，已知鍵盤與已知滑鼠可視為輸入單位61，而已知螢幕與已知印表機可視為輸出單位62。用於在計算機之間進行通訊的已知裝置(諸如數據機與網卡)通常用於輸入單位61與輸出單位62兩者。
應注意到指定裝置作為輸入單位61或輸出單位62取決於觀點而定。輸入單位61取得人類使用者提供的輸入物理移動，並將其轉換成關於第一至第三實施例之MM計算機系統能理解的信號。例如，輸入單位61將進來的資料與指令轉換成有關第一至第三實施例之MM計算機系統可理解的二進制碼之電子信號樣示，且來自輸入單位61的輸出會透過I/O介面電路63被饋送至MMM 31。
輸出單位62透過I/O介面電路63取得MMM 31提供的輸入信號。輸出單位62接著將這些信號轉換成人類使用者能看見或讀的表示，反向輸入單位61的處理，將數位化信號轉換成使用者可理解的形式。無論何時，處理器11都需要I/O介面電路63來驅動輸入單位61及輸出單位62。處理器11可透過I/O介面電路63與輸入單位61及輸出單位62通訊。若在交換不同格式之資料的情況下，則I/O介面電路63將串列資料轉成並行格式，反之亦然，如果需要的話提供用於產生中斷及對應之型號以供處理器11進一步處理。
次要記憶體41係基於比MMM 31更長程的基礎上來儲存資料和資訊。儘管MMM 31主要係關於儲存目前正在執行的程式以及目前正採用的資料，然而即使在電腦關機或目前沒有任何程式正在執行下，次要記憶體41通常用來儲存必須保持的任何資訊。次要記憶體41的實例為已知的硬碟(或硬碟驅動器)及已知的外部媒體驅動器(例如CD-ROM驅動器)。
這些儲存架構最常用來儲存電腦的作業系統、使用者的軟體集合、以及使用者希望的任何其他資料。儘管使用硬碟驅動器來基於半永久性基礎上儲存資料與軟體並使用外部媒體驅動器來保持其他資料，然而此設置會取決於不同形式的可用儲存器及使用每個形式的便利性而改變。如在圖1中由雙向箭頭PHI [GREEK]1 所表示，資料透過現有的接線53在次要記憶體41與MMM 31與處理器11之間雙向地傳輸。
雖然省略了說明，但在第1圖中所示之第一至第三實施例的MM計算機系統中，處理器11可包括複數個算術管線，其組態以透過輸出端來接收來自MMM 31的儲存資訊(資料)，且如圖1中的雙向箭頭PHI [GREEK]12 所示，資料係透過接合構件54在MMM 31與複數個算術管線之間雙向地傳輸。
在第1圖所示之第一至第三實施例的MM計算機系統中，因為整個計算機系統即使在處理器11與MMM 31之間的任何資料交換中都沒有全域線路，所以沒有由資料匯流排與位址匯流排構成的匯流排，然而線路或匯流排在習知計算機系統中會產生瓶頸。僅有短的區域線路在MMM 31內或將部分MMM 31連接對應之ALU 112。由於沒有全域線路，這會產生時間延遲和在這些線路之間的零星電容，因此第一至第三實施例的MM計算機系統能達到快很多的處理速度以及更低的功率消耗。
(MM的整個矩陣組態) 在習知的范紐曼電腦中，位址解析的單位係為一字元(例如，位元組)或一字組。若單位係為字組，則可使用指定大小的位址來存取較大量的記憶體。另一方面，若單位為位元組，則可定址(即，在記憶體操作期間所選擇的)個別字元。機器指令通常係為架構之位元組大小或字組大小的分數或倍數。這是一種自然選擇，因為指令與資料通常共享相同的記憶體子系統。
儘管出於方便的目的在圖1中示出了MMM 31，但是本發明的行進記憶體(MM)不限於圖1中所示的MMM 31，並且MM適用於較小尺寸的儲存介質，例如習知的快取記憶體與習知的暫存器檔案等。
在分別解釋實施本發明的MM的三倍電晶體單元(第一實施例)、四倍電晶體單元(第二實施例)與2.5倍電晶體單元(第三實施例)的詳細電晶體級表示之前，我們將參考圖3A、3B與3C解釋圖2中所示的MM的完整結構的外形。
如圖3A、3B與3C所示，MM係由m*2n矩陣實施，其包含O行U1 、U2 、U3 、........、Un-1 、Un 陣列與交替地插入在相鄰O行U1 、U2 、U3 、........、Un-1 、Un 之間的E行陣列Ur1 、Ur2 、Ur3 、........、Urn-1 、Urn 。這裡，「m」是由位元組大小或字組大小判定的整數。由於位元組大小或字組大小的選擇是任意的，所以當設計計算機架構時，位元組大小或字組大小自然是八位元的倍數，通常使用16、32與64位元。
即，如圖3A所示，在第一O行U1 與第二O行U2 之間插入第一E行Ur1 。第一O行U1 與第一E行Ur1 的組合實施第一雙位元記憶體單位。在該雙位元記憶體單位中，水平相鄰的位元級單元對係垂直地排列，以便實施雙行。因此，資料流中的連續兩位元級資料由雙位元記憶體單位中的兩相鄰位元級單元共享。
並且，如圖3B所示，第二E行Ur2 係插入在第二O行U2 與第三O行U3 之間。第二O行U2 與第二E行Ur2 的組合實施第二雙位元記憶體單位。類似地，第三E行Ur3 係插入在第三O行U3 與第四O行U4 之間。第三O行U3 與第三E行Ur3 的組合實施第三雙位元記憶體單位。並且，如圖3C所示，第n個E行Urn 係配置在第n個O行Un 後面。第n個O行Un 與第n個E行Urn 的組合實施第n個雙位元記憶體單位。
因此，如果我們專注於雙位元記憶體單位，則MM係由m*n矩陣實施。在m*n矩陣中，藉由將信號「1」的衰減電壓位準放大至供應電壓的位準，透過O行U1 、U2 、U3 、........、Un-1 、Un 與相應E行Ur1 、Ur2 、Ur3 、........、Urn-1 、Urn 的組合操作將每一個O行與相應的E行對U1 與Ur1 ；U2 與Ur2 ；U3 與Ur3 ；........；Un-1 與Urn-1 ；Un 與Urn 成形各別的失真輸入波形。
m*2n矩陣中左側第一行係由如圖3A中所示之前級單元M11 、M21 、M31 、........、M(m-1)1 、Mm1 的垂直陣列實施，其表示在圖2中所示的第一O行U1 。意即，前級單元M11 、M21 、M31 、........、M(m-1)1 、Mm1 沿著m*2n矩陣中的行方向排列。每一個前級單元M11 、M21 、M31 、........、M(m-1)1 、Mm1 為組態以儲存單個位元之資料的位元級單元。
m*2n矩陣中左側第二行係由如圖3A中所示之後級單元Mr11 、Mr21 、Mr31 、........、Mr(m-1)1 、Mrm1 的垂直陣列實施，其表示在圖2中所示的第一E行Ur1 。意即，後級單元Mr11 、Mr21 、Mr31 、........、Mr(m-1)1 、Mrm1 沿著m*2n矩陣中的行方向排列。每一個後級單元Mr11 、Mr21 、Mr31 、........、Mr(m-1)1 、Mrm1 為組態以儲存單個位元之資料的位元級單元。
類似地，m*2n矩陣中左側第三行係由如圖3B中所示之前級單元M12 、M22 、M32 、........、M(m-1)2 、Mm2 的垂直陣列實施，其表示在圖2中所示的第二O行U2 。每一個前級單元M12 、M22 、M32 、........、M(m-1)2 、Mm2 係組態以儲存單個位元之資料的位元級單元。m*2n矩陣中第四行係由後級單元Mr12 、Mr22 、Mr32 、........、Mr(m-1)2 、Mrm2 的垂直陣列實施，其表示第二E行Ur2 。每一個後級單元Mr12 、Mr22 、Mr32 、........、Mr(m-1)2 、Mrm2 係組態以儲存單個位元之資料的位元級單元。
雖然省略了圖解，m*2n矩陣中左側第五行應可由前級單元M13 、M23 、M33 、........、M(m-1)3 、Mm3 的垂直陣列實施，其可由圖3A與3B的圖解中理解。m*2n矩陣中左側第五行表示圖2中所示第三O行U3 。
每一個前級單元M13 、M23 、M33 、........、M(m-1)3 、Mm3 為組態以儲存單個位元之資料的位元級單元。雖然省略了圖解，m*2n矩陣中的第六行應可由後級單元Mr13 、Mr23 、Mr33 、........、Mr(m-1)3 、Mrm3 的垂直陣列實施，其可由圖3A與3B的圖解中理解。m*2n矩陣中左側第六行表示圖2中所示第三E行Ur3 。每一個後級單元Mr13 、Mr23 、Mr33 、........、Mr(m-1)3 、Mrm3 為組態以儲存單個位元之資料的位元級單元。
類似地，雖然省略了圖解，m*2n矩陣中右側第四行應可由前級單元M1(n-1) 、M2(n-1) 、M3(n-1) 、........、M(m-1)(n-1) 、Mm(n-1) 的垂直陣列實施，其表示圖2中的第(n-1)個O行U(n-1) 。每一個前級單元M1(n-1) 、M2(n-1) 、M3(n-1) 、........、M(m-1)(n-1) 、Mm(n-1) 為組態以儲存單個位元之資料的位元級單元。
類似地，雖然省略了圖解，m*2n矩陣中右側第三行應可由後級單元Mr1(n-1) 、Mr2(n-1) 、Mr3(n-1) 、........、Mr(m-1)(n-1) 、Mrm(n-1) 的垂直陣列實施，其表示第(n-1)個E行Ur(n-1) 。每一個後級單元Mr1(n-1) 、Mr2(n-1) 、Mr3(n-1) 、........、Mr(m-1)(n-1) 、Mrm(n-1) 為組態以儲存單個位元之資料的位元級單元。
m*2n矩陣中右側第二行係由如圖3C中所示之前級單元M1n 、M2n 、M3n 、........、M(m-1)n 、Mmn 的垂直陣列實施，其表示在圖2中所示的第n個O行Un 。每一個前級單元M1n 、M2n 、M3n 、........、M(m-1)n 、Mmn 為組態以儲存單個位元之資料的位元級單元。m*2n矩陣中右側第一行係由如圖3C中所示之後級單元Mr1n 、Mr2n 、Mr3n 、........、Mr(m-1)n 、Mrmn 的垂直陣列實施，其表示在圖2中所示的第n個E行Urn 。每一個後級單元Mr1n 、Mr2n 、Mr3n 、........、Mr(m-1)n 、Mrmn 為組態以儲存單個位元之資料的位元級單元。
＜ 第一行中的第一列 ＞ ： 即，如圖3A所示，在矩陣中的第一O行U1 中，在第一列上的前級單元M11 包含耦合元件Ts11 ，其具有連接至輸入行之陣列上的第一位元級輸入端IN1 之輸出端的輸入端以及連接至時鐘線Lclk 的控制端。如圖5A中所示，第一時鐘信號CLK在邏輯位準「1」的高位準與邏輯位準「0」的低位準之間擺動。前級單元M11 更包含前反向器I11 ，前反向器的輸入端係連接至耦合元件Tc11 的輸出端。
前反向器I11 具有連接至電源線的第一電源端、連接至耦合元件Tc11 之輸出端的輸入端、以及連接至接地電位的第二電源端。由於反向器的固有性能，即使前反向器I11 在一伏的較低供應電壓下被驅動，前反向器I11 可以藉由將衰減的脈衝高度放大到供應電壓的電壓位準對進入的輸入信號的脈衝波形進行成形。
儲存電容C11 係在輸出端側與接地電位之間連接。在積體電路的小型化結構中，因儲存電容器C11 可由寄生在前反向器I11 中的雜散電容器實施，所以儲存電容器C11 的表示應被視為等效的虛擬電路元件。雖然圖3A至3C繪示儲存電容器C11 ，儲存電容器C11 取決於前反向器I11 的實體結構，並且如果儲存電容器C11 由雜散電容器實施，則儲存電容器C11 不是由諸如實體電容元件之類的實際電子元件實施的。
此外，其它儲存電容器C21 、C31 、........、C(m-1)1 、Cm1 等等(將在後文敘述)分別可由雜散電容器實施，並且儲存電容器C21 、C31 、........、C(m-1)1 、Cm1 也不是由諸如實體電容元件之類的實際電子元件實施的。輸出端遞送儲存在儲存電容器C11 中的信號至後級單元Mr11 ，其在第二O行U2 中的下一個前級單元M12 之前配置。
並且，如圖3A中所示，在矩陣中的第一E行Ur1 中，第一列後級單元Mr11 係插入在第二O行U2 中的前級單元M11 與前級單元M12 之間。第一列後級單元Mr11 包含緩衝元件、或具有連接至前一個前級單元M11 之輸出端的輸入端、連接至時鐘線Lclk 的控制端、以及連接至後反向器Ir11 之輸入端的輸出端的後級耦合元件Tr11 。
如圖5A所示，第一時鐘信號CLK與第二時鐘信號CLK中的每一者週期性地以時鐘循環Tau [Greek]clock 在高位準與低位準之間擺動，使得第一時鐘信號CLK與第二時鐘信號CLK彼此臨時間隔Tau [Greek] clock /2。因此，第一與第二時鐘信號在一模式下準互補，使得第二時鐘信號CLK在從第一時鐘信號CLK的下降邊緣在Tau[Greek] clock /6的預定時間之後上升並且在第一時鐘信號CLK的上升邊緣在Tau [Greek] clock /6的預定時間之前下降。
然後，單個共用時鐘線可提供在模式下互補擺動的時鐘脈衝，使得第二時鐘信號CLK在從第一時鐘信號CLK的下降邊緣在預定時間Tau [Greek] clock /6之後上升並且在第一時鐘信號CLK的上升邊緣在預定時間Tau [Greek] clock /6之前下降。這裡，圖5A中所示的第一時鐘信號CLK與第二時鐘信號CLK的時鐘循環Tau [Greek]clock 與控制ALU 112中的算術與邏輯操作的時鐘循環相同。
如上所述，後反向器Ir11 的輸入端係連接至緩衝元件Tr11 之輸出端。意即，緩衝元件Tr11 控制在從相鄰前級單元M11 的一輸出端傳輸的一組移動資訊中一個信號，其中相鄰的前級單元分配在與第一E行Ur1 的輸入側相鄰配置的第一O行U1 中的一個中。後反向器Ir11 包括連接至電源線Lsv 的第一電源端以及連接至緩衝元件Tr11 之輸出端的輸入端、以及連接至接地電位的第二電源端。
由於第一與第二時鐘信號在準互補模式下週期性地擺動，所以耦合元件Tc11 與緩衝元件Tr11 進行準互補操作，使得當耦合元件Tc11 處於導通狀態時，緩衝元件Tr11 處於截止狀態，反之亦然。因此，防止了信號的「骨牌(Domino)運輸」，其無意地從前反向器I11 的儲存電容器C11 傳輸到後反向器Ir11 ，就好像信號的傳輸是骨牌下降。
因為從前反向器I11 到後反向器Ir11 的骨牌運輸受到保護，所以前級單元M11 與後級單元Mr11 中的每一個可以用作主動獨立位元級單元。由於資料流中的連續兩個位元級資料可以由在第一雙位元記憶體單位中的相鄰位元級單元M11 與Mr11 共享，因此可以最大化資料包裝密度，從而可以增加記憶體容量。
在後反向器Ir11 的接地電位與輸出端之間，連接分配在反向器Ir11 中的儲存電容器Cr11 。儲存電容器Cr11 可由雜散電容器實施，其寄生在後反向器Ir11 中。其他儲存電容器Cr21 、Cr31 、........、Cr(m-1)1 、Crm1 可以分別藉由後反向器Ir21 、Ir31 、........、Ir(m-1)1 、Irm1 的微小結構中的雜散電容器實施。
後級單元Mr11 的輸出端將儲存在儲存電容器Cr11 中的信號遞送到下一個前級單元M12 。意即，後反向器Ir11 再反向從配置在相同列之前級單元M11 傳輸的反向信號，並且將再反向信號進一步傳輸到與後級單元Mr11 的輸出側相鄰配置的第二O行U2 。並且，儲存電容器Cr11 儲存再反向信號。
＜ 第一行中的第二列 ＞ ： 類似地，如圖3A所示，在第二列上的前級單元M21 包含具有連接至在輸入行的陣列上的第二位元級輸入端IN2 之輸出端的輸入端及連接至時鐘線Lclk 的控制端的耦合元件Tc21 以及前反向器I21 ，前反向器的輸入端係連接至耦合元件Tc21 的輸出端。前反向器I21 包括連接至電源線Lsv 的第一電源端以及連接至耦合元件Tc21 之輸出端的輸入端、以及連接至接地電位的第二電源端。
由於反向器的固有性能，即使前反向器I21 在一伏的較低供應電壓下被驅動，前反向器I21 可以藉由將衰減的脈衝高度放大到供應電壓的電壓位準對進入的輸入信號的脈衝波形進行成形。在前反向器I21 的接地電位與輸出端之間，連接分配在前反向器I21 中的儲存電容器C21 。輸出端遞送儲存在儲存電容器C21 中的信號至後級單元Mr21 ，其在第二O行U2 中的下一個前級單元M22 之前配置。
如圖3A所示，插入在前級單元M21 與前級單元M22 之間的第二列後級單元Mr21 包括具有連接至前一個前級單元M21 之輸出端的輸入端及連接至時鐘線Lclk 之控制端的緩衝元件Tr21 、以及具有連接至緩衝元件Tr21 之輸出端的輸入端的後反向器Ir21 。意即，緩衝元件Tr21 控制來自配置在與E行Ur1 的輸入側相鄰的O行U1 中分配的相鄰前級單元M21 之輸出端的信號傳輸。後反向器Ir21 具有連接至電源線Lsv 的第一電源端以及連接至緩衝元件Tr21 之輸出端的輸入端、以及連接至接地電位的第二電源端。
在後反向器Ir21 的接地電位與輸出端之間，連接分配在後反向器Ir21 中的儲存電容器Cr21 。後級單元Mr21 的輸出端將儲存在儲存電容器Cr21 中的信號遞送到下一個前級單元M22 。意即，後反向器Ir21 再反向從配置在相同列之前級單元M21 傳輸的反向信號，並且將再反向信號進一步傳輸到與後級單元Mr21 的輸出側相鄰配置的O行U2 。並且，儲存電容器Cr21 儲存再反向信號。
當第一與第二時鐘信號在準互補模式下週期性地擺動時，在第一O行U1 中的耦合元件Tc21 與在第一E行Ur1 中緩衝元件Tr21 分別進行準互補操作，使得當耦合元件Tc21 處於導通狀態時，在第一E行Ur1 中的緩衝元件Tr21 處於截止狀態，反之亦然。因此，類似於對從前反向器I11 的儲存電容器C11 到後反向器Ir11 之骨牌運輸的保護，防止了從前反向器I21 之儲存電容器C21 至後反向器Ir21 之信號的骨牌運輸。並且，藉由前反向器I21 與後反向器Ir21 對，衰減信號「1」的電壓位準分別被放大到供應電壓的電壓位準，以便對失真的輸入信號進行波形成形。
＜ 第一行中的第三列 ＞ ： 如圖3A所示，在第三列上的前級單元M31 包含具有連接至在輸入行的陣列上的第三位元級輸入端IN3 之輸出端的輸入端及連接至時鐘線Lclk 的控制端的耦合元件Tc31 以及前反向器I31 ，前反向器的輸入端係連接至耦合元件Tc31 的輸出端。前反向器I31 包括連接至電源線Lsv 的第一電源端以及連接至耦合元件Tc31 之輸出端的輸入端、以及連接至接地電位的第二電源端。
由於反向器的固有性能，即使前反向器I31 在一伏的較低供應電壓下被驅動，前反向器I31 可以對進入的輸入信號的脈衝波形進行成形。在前反向器I31 的接地電位與輸出端之間，連接分配在前反向器I31 中的儲存電容器C31 。輸出端遞送儲存在儲存電容器C31 中的信號至後級單元Mr31 ，其在第二O行U2 中的下一個前級單元M32 之前配置。
如圖3A所示，第三列後級單元Mr31 係插入在前級單元M31 與前級單元M32 之間。第三列後級單元Mr31 包括具有連接至前一個前級單元M31 之輸出端的輸入端及連接至時鐘線Lclk 之控制端的緩衝元件Tr31 、以及具有連接至緩衝元件Tr31 之輸出端的輸入端的後反向器Ir31 。
意即，緩衝元件Tr31 控制來自配置在與E行Ur1 的輸入側相鄰的O行U1 中分配的相鄰前級單元M31 之輸出端的信號傳輸。後反向器Ir31 具有連接至電源線Lsv 的第一電源端以及連接至緩衝元件Tr31 之輸出端的輸入端、以及連接至接地電位的第二電源端。在後反向器Ir31 的接地電位與輸出端之間，連接分配在反向器Ir31 中的儲存電容器Cr31 。
後級單元Mr31 的輸出端將儲存在儲存電容器Cr31 中的信號遞送到下一個前級單元M32 。意即，後反向器Ir31 再反向從配置在相同列之前級單元M31 傳輸的反向信號，並且將再反向信號進一步傳輸到與後級單元Mr31 的輸出側相鄰配置的O行U2 。並且，儲存電容器Cr31 儲存再反向信號。
當第一與第二時鐘信號週期性地擺動時，在第一O行U1 中的耦合元件Tc31 與在第一E行Ur1 中緩衝元件Tr31 進行操作，使得當耦合元件Tc31 處於導通狀態時，在第一E行Ur1 中的緩衝元件Tr31 處於截止狀態，反之亦然。因此，防止從前反向器I31 的儲存電容器C31 至後反向器Ir31 之信號的骨牌運輸。並且，藉由前反向器I31 與後反向器Ir31 對，衰減信號「1」的電壓位準分別被放大到供應電壓的電壓位準，以便對失真的輸入信號進行波形成形。
＜第一行中的第(m-1)列＞ 在第(m-1)列上的前級單元M(m-1)1 包含具有連接至在輸入行的陣列上的第(m-1)個位元級輸入端IN(m-1) 之輸出端的輸入端及連接至時鐘線Lclk 的控制端的耦合元件Tc(m-1)1 以及前反向器I(m-1)1 ，前反向器的輸入端係連接至耦合元件Tc(m-1)1 的輸出端。前反向器I(m-1)1 具有連接至電源線Lsv 的第一電源端、連接至耦合元件Tc(m-1)1 之輸出端的輸入端、以及連接至接地電位的第二電源端。
由於反向器的固有性能，即使前反向器 I(m-1)1 在一伏的較低供應電壓下被驅動，前反向器I(m-1)1 可以對進入的輸入信號的脈衝波形進行成形。在前反向器I(m-1)1 的接地電位與輸出端之間，連接分配在前反向器 I(m-1)1 中的儲存電容器C(m-1)1 。前級單元M(m-1)1 的輸出端遞送儲存在儲存電容器C(m-1)1 中的信號至後級單元Mr(m-1)1 ，其在第二O行U2 中的下一個前級單元M(m-1)2 之前配置。
如圖3A所示，插入在前級單元M(m-1)1 與前級單元M(m-1)2 之間的第(m-1)列後級單元Mr(m-1)1 包括具有連接至前一個前級單元M(m-1)1 的輸出端之輸入端及連接至時鐘線Lclk 之控制端的緩衝元件Tr(m-1)1 、以及具有連接至緩衝元件Tr(m-1)1 之輸出端的輸入端的後反向器Ir(m-1)1 。意即，緩衝元件Tr(m-1)1 控制來自配置在與E行Ur1 的輸入側相鄰的O行U1 中分配的相鄰前級單元M(m-1)1 之輸出端的信號傳輸。後反向器Ir(m-1)1 具有連接至電源線Lsv 的第一電源端、連接至緩衝元件Tr(m-1)1 之輸出端的輸入端、以及連接至接地電位的第二電源端。
在後反向器Ir(m-1)1 的接地電位與輸出端之間，連接分配在後反向器Ir(m-1)1 中的儲存電容器Cr(m-1)1 。後級單元Mr(m-1)1 的輸出端將儲存在儲存電容器Cr(m-1)1 中的信號遞送到下一個前級單元M(m-1)2 。意即，後反向器Ir(m-1)1 再反向來從配置在相同列之前級單元M(m-1)1 傳輸的反向信號，並且將再反向信號進一步傳輸到與後級單元Mr(m-1)1 的輸出側相鄰配置的O行U2 。並且，儲存電容器Cr(m-1)1 儲存再反向信號。
當第一與第二時鐘信號週期性地擺動時，在第一O行U1 中的耦合元件Tc(m-1)1 與在第一E行Ur1 中緩衝元件Tr(m-1)1 進行操作，使得當耦合元件Tc(m-1)1 處於導通狀態時，在第一E行Ur1 中的緩衝元件Tr(m-1)1 處於截止狀態，反之亦然。因此，防止從前反向器I(m-1)1 的儲存電容器C(m-1)1 至後反向器Ir(m-1)1 之信號的骨牌運輸。並且，藉由前反向器I(m-1)1 與後反向器Ir(m-1)1 對，衰減信號「1」的電壓位準分別被放大到供應電壓的電壓位準，以便對失真的輸入信號進行波形成形。
＜ 第一行中的第 m 列 ＞ ： 在第m列上的前級單元Mm1 包含具有連接至在輸入行的陣列上的第m個位元級輸入端INm 之輸出端的輸入端及連接至時鐘線Lclk 的控制端的耦合元件Tcm1 以及前反向器Im1 ，前反向器的輸入端係連接至耦合元件Tcm1 的輸出端。前反向器Im1 具有連接至電源線Lsv 的第一電源端、連接至耦合元件Tcm1 之輸出端的輸入端、以及連接至接地電位的第二電源端。
由於反向器的固有性能，即使前反向器Im1 在一伏的較低供應電壓下被驅動，前反向器Im1 可以對進入的輸入信號的脈衝波形進行成形。在前反向器Im1 的接地電位與輸出端之間，連接分配在前反向器Im1 中的儲存電容器Cm1 。前級單元Mm1 的輸出端遞送儲存在儲存電容器Cm1 中的信號至後級單元Mrm1 ，其在第二O行U2 中的下一個前級單元Mm2 之前配置。
如圖3A所示，插入在前級單元Mm1 與前級單元Mm2 之間的第m列後級單元Mrm1 包括具有連接至前一個前級單元Mm1 之輸出端的輸入端及連接至時鐘線Lclk 之控制端的緩衝元件Trm1 、以及具有連接至緩衝元件Trm1 之輸出端的輸入端的後反向器Irm1 。意即，緩衝元件Trm1 控制來自配置在與E行Ur1 的輸入側相鄰的O行U1 中分配的相鄰前級單元Mm1 之輸出端的信號傳輸。
後反向器Irm1 具有連接至電源線Lsv 的第一電源端、連接至緩衝元件Trm1 之輸出端的輸入端、以及連接至接地電位的第二電源端。在後反向器Irm1 的接地電位與輸出端之間，連接分配在反向器Irm1 中的儲存電容器Crm1 。後級單元Mrm1 的輸出端將儲存在儲存電容器Crm1 中的信號遞送到下一個前級單元Mm2 。意即，後反向器Irm1 再反向從配置在相同列之前級單元Mm1 傳輸的反向信號，並且將再反向信號進一步傳輸到與後級單元Mrm1 的輸出側相鄰配置的O行U2 。並且，儲存電容器Crm1 儲存再反向信號。
當第一與第二時鐘信號週期性地擺動時，在第一O行U1 中的耦合元件Tcm1 與在第一E行Ur1 中緩衝元件Trm1 進行操作，使得當耦合元件Tcm1 處於導通狀態時，在第一E行Ur1 中的緩衝元件Trm1 處於截止狀態，反之亦然。因此，防止從前反向器Im1 的儲存電容器Cm1 至後反向器Irm1 之信號的骨牌運輸。並且，藉由前反向器Im1 與後反向器Irm1 對，衰減信號「1」的電壓位準分別被放大到供應電壓的電壓位準，以便對失真的輸入信號進行波形成形。
＜ 第二行中的第一列 ＞ ： 如圖3B所示，在矩陣中的第二O行U2 中，在第一列上的前級單元M12 包含耦合元件Tc12 ，其具有連接至在第一E行Ur1 中後級單元Mr11 之輸出端的輸入端以及連接至時鐘線Lclk 的控制端。前級單元M12 更包含前反向器I12 ，前反向器的輸入端係連接至耦合元件Tc12 的輸出端。
前反向器I12 具有連接至電源線Lsv 的第一電源端、連接至耦合元件Tc12 之輸出端的輸入端、以及連接至接地電位的第二電源端。
即使前反向器I12 在一伏的較低供應電壓下被驅動，前反向器I12 可以對進入的輸入信號的脈衝波形進行成形。在前反向器I12 的輸出端處，儲存電容器C12 係在輸出端與接地電位123 之間連接。儲存電容器C12 可由寄生在前反向器I12 中的雜散電容器實施。其它儲存電容器可分別由雜散電容器C22 、C32 、........、C(m-1)2 、Cm2 實施。輸出端遞送儲存在儲存電容器C12 中的信號至後級單元Mr12 ，其在第三O行U3 中的下一個前級單元M13 之前配置。
並且，如圖3B中所示，在矩陣中的第一E行Ur2 中，第一列後級單元Mr12 係插入在第三O行U3 中的前級單元M12 與前級單元M13 之間。第一列後級單元Mr12 包含緩衝元件、或具有連接至前一個前級單元M12 之輸出端的輸入端以及連接至時鐘線Lclk 的控制端、以及連接至後反向器Ir12 之輸入端的輸出端的後級耦合元件Tr12 。
後反向器Ir12 的輸入端係連接至緩衝元件Tr12 之輸出端。意即，緩衝元件Tr12 控制來自配置在與第二E行Ur2 的輸入側相鄰的第二O行U1 中分配的相鄰前級單元M12 之輸出端的信號傳輸。後反向器Ir12 具有連接至電源線Lsv 的第一電源端、連接至緩衝元件Tr12 之輸出端的輸入端、以及連接至接地電位的第二電源端。由於第一與第二時鐘信號在準互補模式下週期性地擺動，所以耦合元件Tc12 與緩衝元件Tr12 進行準互補操作，使得當耦合元件Tc12 處於導通狀態時，緩衝元件Tr12 處於截止狀態，反之亦然。因此，防止了信號的「骨牌(Domino)運輸」，其無意地從前反向器I12 的儲存電容器C12 傳輸到後反向器Ir12 。
因為從前反向器I12 到後反向器Ir12 的骨牌運輸受到保護，所以前級單元M12 與後級單元Mr12 中的每一個可以用作主動獨立位元級單元。由於資料流中的連續兩個位元級資料可以由相鄰位元級單元M12 與Mr12 共享，因此可以最大化資料包裝密度，從而可以增加記憶體容量。在後反向器Ir12 的接地電位與輸出端之間，連接分配在反向器Ir12 中的儲存電容器Cr12 。儲存電容器Cr12 可由雜散電容器實施，其寄生在後反向器Ir12 中。其他儲存電容器Cr22 、Cr32 、........、Cr(m-1)2 、Crm2 可以分別藉由後反向器Ir22 、Ir32 、........、Ir(m-1)2 、Irm2 的微小結構中的雜散電容器實施。
後級單元Mr12 的輸出端將儲存在儲存電容器Cr12 中的信號遞送到下一個前級單元M13 。意即，後反向器Ir12 再反向從配置在相同列之前級單元M12 傳輸的反向信號，並且將再反向信號進一步傳輸到與後級單元Mr12 的輸出側相鄰配置的第三O行U3 。並且，儲存電容器Cr12 儲存再反向信號。
＜ 第二行中的第二列 ＞ ： 類似地，如圖3B所示，在第二列上的前級單元M22 包含具有連接至在第一E行Ur1 中的後級單元Mr21 之輸出端的輸入端及連接至時鐘線Lclk 的控制端的耦合元件Tc22 以及前反向器I22 ，前反向器的輸入端係連接至耦合元件Tc22 的輸出端。前反向器I22 具有連接至電源線Lsv 的第一電源端、連接至耦合元件Tc22 之輸出端的輸入端、以及連接至接地電位的第二電源端。
即使前反向器I22 在一伏的較低供應電壓下被驅動，前反向器I22 可以藉由將衰減的脈衝高度放大到供應電壓的電壓位準對進入的輸入信號的脈衝波形進行成形。在前反向器I22 的接地電位與輸出端之間，連接分配在前反向器I22 中的儲存電容器C22 。輸出端遞送儲存在儲存電容器C22 中的信號至後級單元Mr22 ，其在第三O行U3 中的下一個前級單元M23 之前配置。
如圖3B所示，插入在前級單元M22 與前級單元M22 之間的第二列後級單元Mr22 包括具有連接至前一個前級單元M22 之輸出端的輸入端及連接至時鐘線Lclk 之控制端的緩衝元件Tr22 、以及具有連接至緩衝元件Tr22 之輸出端的輸入端的後反向器Ir22 。意即，緩衝元件Tr22 控制來自配置在與E行Ur1 的輸入側相鄰的O行U1 中分配的相鄰前級單元M22 之輸出端的信號傳輸。後反向器Ir22 具有連接至電源線Lsv 的第一電源端、連接至緩衝元件Tr22 之輸出端的輸入端、以及連接至接地電位的第二電源端。
在後反向器Ir22 的接地電位與輸出端之間，連接分配在反向器Ir22 中的儲存電容器Cr22 。後級單元Mr22 的輸出端將儲存在儲存電容器Cr22 中的信號遞送到下一個前級單元M22 。意即，後反向器Ir22 再反向從配置在相同列之前級單元M22 傳輸的反向信號，並且將再反向信號進一步傳輸到與後級單元Mr22 的輸出側相鄰配置的O行U3 。並且，儲存電容器Cr22 儲存再反向信號。
當第一與第二時鐘信號在準互補模式下週期性地擺動時，在第二O行U2 中的耦合元件Tc22 與在第二E行Ur2 中緩衝元件Tr22 分別進行準互補操作，使得當耦合元件Tc22 處於導通狀態時，在第二E行Ur2 中的緩衝元件Tr22 處於截止狀態，反之亦然。因此，防止從前反向器I22 的儲存電容器C22 至後反向器Ir22 之信號的骨牌運輸。並且，藉由前反向器I22 與後反向器Ir22 對，衰減信號「1」的電壓位準分別被放大到供應電壓的電壓位準，以便對失真的輸入信號進行波形成形。
＜ 第二行中的第三列 ＞ ： 如圖3B所示，在第三列上的前級單元M32 包含具有連接至在第一E行Ur1 中的後級單元Mr31 之輸出端的輸入端及連接至時鐘線Lclk 的控制端的耦合元件Tc32 以及前反向器I32 ，前反向器的輸入端係連接至耦合元件Tc32 的輸出端。前反向器I32 具有連接至電源線Lsv 的第一電源端、連接至耦合元件Tc32 之輸出端的輸入端、以及連接至接地電位的第二電源端。
即使前反向器I32 在一伏的較低供應電壓下被驅動，前反向器I32 可以對進入的輸入信號的脈衝波形進行成形。在前反向器I32 的接地電位與輸出端之間，連接分配在前反向器I32 中的儲存電容器C32 。輸出端遞送儲存在儲存電容器C32 中的信號至後級單元Mr32 ，其在第三O行U3 中的下一個前級單元M33 之前配置。
如圖3B所示，第三列後級單元Mr32 係插入在前級單元M32 與前級單元M33 之間。第三列後級單元Mr32 包括具有連接至前一個前級單元M32 之輸出端的輸入端及連接至時鐘線Lclk 之控制端的緩衝元件Tr32 、以及具有連接至緩衝元件Tr32 之輸出端的輸入端的後反向器Ir32 。意即，緩衝元件Tr32 控制來自配置在與E行Ur2 的輸入側相鄰的O行U2 中分配的相鄰前級單元M32 之輸出端的信號傳輸。後反向器Ir32 具有連接至電源線Lsv 的第一電源端、連接至緩衝元件Tr32 之輸出端的輸入端、以及連接至接地電位的第二電源端。
在後反向器Ir32 的接地電位與輸出端之間，連接分配在反向器Ir32 中的儲存電容器Cr32 。後級單元Mr32 的輸出端將儲存在儲存電容器Cr32 中的信號遞送到下一個前級單元M33 。意即，後反向器Ir32 再反向從配置在相同列之前級單元M32 傳輸的反向信號，並且將再反向信號進一步傳輸到與後級單元Mr32 的輸出側相鄰配置的O行U3 。並且，儲存電容器Cr32 儲存再反向信號。
當第一與第二時鐘信號週期性地擺動時，在第二O行U2 中的耦合元件Tc32 與在第二E行Ur2 中緩衝元件Tr32 進行操作，使得當耦合元件Tc32 處於導通狀態時，在第二E行Ur1 中的緩衝元件Tr32 處於截止狀態，反之亦然。因此，防止從前反向器I32 的儲存電容器C32 至後反向器Ir32 之信號的骨牌運輸。並且，藉由前反向器I32 與後反向器Ir32 對，衰減信號「1」的電壓位準分別被放大到供應電壓的電壓位準，以便對失真的輸入信號進行波形成形。
＜ 第二行中的第 (m-1) 列 ＞ ： 在第(m-1)列上的前級單元M(m-1)2 包含具有連接至在第一E行Ur1 中的後級單元Mr(m-1)2 之輸出端的輸入端及連接至時鐘線Lclk 的控制端的耦合元件Tc(m-1)2 以及前反向器I(m-1)2 ，前反向器I(m-1)2 的輸入端係連接至耦合元件Tc(m-1)2 的輸出端。前反向器I(m-1)2 具有連接至電源線Lsv2 的第一電源端、連接至耦合元件Tc(m-1)2 之輸出端的輸入端、以及連接至接地電位的第二電源端。
即使前反向器I(m-1)2 在一伏的較低供應電壓下被驅動，前反向器I(m-1)2 可以對進入的輸入信號的脈衝波形進行成形。在前反向器I(m-1)2 的接地電位與輸出端之間，連接分配在前反向器I(m-1)2 中的儲存電容器C(m-1)2 。前級單元M(m-1)2 的輸出端遞送儲存在儲存電容器C(m-1)2 中的信號至後級單元Mr(m-1)2 ，其在第三O行U3 中的下一個前級單元M(m-1)3 之前配置。
如圖3B所示，插入在前級單元M(m-1)2 與前級單元M(m-1)3 之間的第(m-1)列後級單元Mr(m-1)2 包括具有連接至前一個前級單元M(m-1)2 的輸出端之輸入端及連接至時鐘線Lclk 之控制端的緩衝元件Tr(m-1)2 、以及具有連接至緩衝元件Tr(m-1)2 之輸出端的輸入端的後反向器Ir(m-1)2 。意即，緩衝元件Tr(m-1)2 控制來自配置在與E行Ur2 的輸入側相鄰的O行U2 中分配的相鄰前級單元M(m-1)2 之輸出端的信號傳輸。
後反向器Ir(m-1)2 具有連接至電源線Lsv 的第一電源端、連接至緩衝元件Tr(m-1)2 之輸出端的輸入端、以及連接至接地電位的第二電源端。在後反向器Ir(m-1)2 的接地電位與輸出端之間，連接分配在後反向器Ir(m-1)2 中的儲存電容器Cr(m-1)2 。後級單元Mr(m-1)2 的輸出端將儲存在儲存電容器Cr(m-1)2 中的信號遞送到下一個前級單元M(m-1)3 。意即，後反向器Ir(m-1)2 再反向來從配置在相同列之前級單元M(m-1)2 傳輸的反向信號，並且將再反向信號進一步傳輸到與後級單元Mr(m-1)2 的輸出側相鄰配置的O行U3 。並且，儲存電容器Cr(m-1)2 儲存再反向信號。
當第一與第二時鐘信號週期性地擺動時，在第二O行U2 中的耦合元件Tc(m-1)2 與在第二E行Ur2 中緩衝元件Tr(m-1)2 進行操作，使得當耦合元件Tc(m-1)2 處於導通狀態時，緩衝元件Tr(m-1)2 處於截止狀態，反之亦然。因此，防止從前反向器I(m-1)2 的儲存電容器C(m-1)2 至後反向器Ir(m-1)2 之信號的骨牌運輸。並且，藉由前反向器I(m-1)2 與後反向器Ir(m-1)2 對，衰減信號「1」的電壓位準分別被放大到供應電壓的電壓位準，以便對失真的輸入信號進行波形成形。
＜ 第二行中的第 m 列 ＞ ： 在第m列上的前級單元Mm2 包含具有連接至在第一E行Ur1 中的後級單元Mrm1 之輸出端的輸入端及連接至時鐘線Lclk 的控制端的耦合元件Tcm2 以及前反向器Im2 ，前反向器的輸入端係連接至耦合元件Tcm2 的輸出端。前反向器Im2 具有連接至電源線Lsv 的第一電源端、連接至耦合元件Tcm2 之輸出端的輸入端、以及連接至接地電位的第二電源端。
即使前反向器Im2 在一伏的較低供應電壓下被驅動，前反向器Im2 可以對進入的輸入信號的脈衝波形進行成形。在前反向器Im2 的接地電位與輸出端之間，連接分配在前反向器Im2 中的儲存電容器Cm2 。前級單元Mm2 的輸出端遞送儲存在儲存電容器Cm2 中的信號至後級單元Mrm2 ，其在第三O行U3 中的下一個前級單元Mm3 之前配置。
如圖3B所示，第m列後級單元Mrm2 係插入在前級單元Mm2 與前級單元Mm3 之間。第m列後級單元Mrm2 包括具有連接至前一個前級單元Mm2 之輸出端的輸入端及連接至時鐘線Lclk 之控制端的緩衝元件Trm2 、以及具有連接至緩衝元件Trm2 之輸出端的輸入端的後反向器Irm2 。意即，緩衝元件Trm2 控制來自配置在與E行Ur1 的輸入側相鄰的O行U1 中分配的相鄰前級單元Mm2 之輸出端的信號傳輸。
後反向器Irm2 具有連接至電源線Lsv 的第一電源端、連接至緩衝元件Trm2 之輸出端的輸入端、以及連接至接地電位的第二電源端。在後反向器Irm2 的接地電位與輸出端之間，連接分配在反向器Irm2 中的儲存電容器Crm2 。後級單元Mrm2 的輸出端將儲存在儲存電容器Crm2 中的信號遞送到下一個前級單元Mm2 。意即，後反向器Irm2 再反向從配置在相同列之前級單元Mm2 傳輸的反向信號，並且將再反向信號進一步傳輸到與後級單元Mrm2 的輸出側相鄰配置的O行U3 。並且，儲存電容器Crm2 儲存再反向信號。
當第一與第二時鐘信號週期性地擺動時，在第二O行U2 中的耦合元件Tcm2 與在第二E行Ur2 中緩衝元件Trm2 進行操作，使得當耦合元件Tcm2 處於導通狀態時，緩衝元件Trm2 處於截止狀態，反之亦然。因此，防止從前反向器Im2 的儲存電容器Cm2 至後反向器Irm2 之信號的骨牌運輸。並且，藉由前反向器Im2 與後反向器Irm2 對，衰減信號「1」的電壓位準分別被放大到供應電壓的電壓位準，以便對失真的輸入信號進行波形成形。
＜ 第 n 行中的第一列 ＞ ： 此外，如圖3C所示，在矩陣中的第n個O行Un 中，在第一列上的前級單元M1n 包含耦合元件Tc1n2 ，其具有連接至在第(n-1)個E行Ur1 中後級單元Mr1(n-1) 之輸出端的輸入端以及連接至時鐘線Lclk 的控制端。前級單元M1n 更包含前反向器I1n ，前反向器的輸入端係連接至耦合元件Tc1n 的輸出端。
前反向器I1n 具有連接至電源線Lsv 的第一電源端、連接至耦合元件Tc1n 之輸出端的輸入端、以及連接至接地電位的第二電源端。即使前反向器I1n 在一伏的較低供應電壓下被驅動，前反向器I1n 可以對進入的輸入信號的脈衝波形進行成形。在前反向器I1n 的輸出端處，儲存電容器C1n 係在輸出端與接地電位1n3 之間連接。儲存電容器C1n 可由寄生在前反向器I1n 中的雜散電容器實施。其它儲存電容器可分別由雜散電容器C2n 、C3n 、........、C(m-1)n 、Cmn 實施。輸出端遞送儲存在儲存電容器C1n 中的信號至後級單元Mr1n ，其在輸出行中的輸出端OUT1 之前配置。
並且，如圖3C中所示，在矩陣中的第n個E行Urn 中，第一列後級單元Mr1n 係插入在輸出行中的前級單元M1n 與輸出端OUT1 之間。第一列後級單元Mr1n 包含緩衝元件、或具有連接至前級單元M1n 之輸出端的輸入端以及連接至時鐘線Lclk 的控制端、以及連接至由CMOS反向器實施的後反向器Ir1n 之輸入端的輸出端的後級耦合元件Tr1n 。
CMOS反向器的輸入端係連接至緩衝元件Tr1n 之輸出端。意即，緩衝元件Tr1n 控制來自配置在與第n個E行Urn 的輸入側相鄰的第n個O行Un 中分配的前級單元M1n 之輸出端的信號傳輸。後反向器Ir1n 具有連接至電源線Lsv 的第一電源端、連接至緩衝元件Tr1n 之輸出端的輸入端、以及連接至接地電位的第二電源端。由於第一與第二時鐘信號在準互補模式下週期性地擺動，所以耦合元件Tc1n 與緩衝元件Tr1n 進行準互補操作，使得當耦合元件Tc1n 處於導通狀態時，緩衝元件Tr1n 處於截止狀態，反之亦然。
因此，信號的「骨牌運輸」受到保護，並且前級單元M1n 與後級單元Mr1n 中的每一個可以用作主動獨立位元級單元。由於資料流中的連續兩個位元級資料可以由相鄰位元級單元M1n 與Mr1n 共享，因此可以最大化資料包裝密度，從而可以增加記憶體容量。在後反向器Ir1n 的接地電位與輸出端之間，連接分配在反向器Ir1n 中的儲存電容器Cr1n 。儲存電容器Cr1n 可由雜散電容器實施，其寄生在後反向器Ir1n 中。其他儲存電容器Cr2n 、Cr3n 、........、Cr(m-1)n 、Crmn 等等可以分別藉由後反向器Ir2n 、Ir3n 、........、Ir(m-1)n 、Irmn 的微小結構中的雜散電容器實施。
後級單元Mr1n 的輸出端將儲存在儲存電容器Cr1n 中的信號遞送到輸出端OUT1 。意即，後反向器Ir1n 再反向從配置在相同列之前級單元M1n 傳輸的反向信號，並且將再反向信號進一步傳輸到在相同行中的輸出端OUT1 。並且，儲存電容器Cr1n 儲存再反向信號。
＜ 第 n 行中的第二列 ＞ ： 類似地，如圖3C所示，在第二列上的前級單元M2n 包含具有連接至在前一個第(n-1)個E行Ur(n-1)中的後級單元Mr2(n-1) 之輸出端的輸入端及連接至時鐘線Lclk 的控制端的耦合元件Tc2n1 以及前反向器I2n ，前反向器的輸入端係連接至耦合元件Tc2n 的輸出端。前反向器I2n 具有連接至電源線Lsv 的第一電源端、連接至耦合元件Tc2n 之輸出端的輸入端、以及連接至接地電位的第二電源端。
即使前反向器I2n 在一伏的較低供應電壓下被驅動，前反向器I2n 可以藉由將衰減的脈衝高度放大到供應電壓的電壓位準對進入的輸入信號的脈衝波形進行成形。在前反向器I2n 的接地電位與輸出端之間，連接分配在前反向器I2n 中的儲存電容器C2n 。輸出端遞送儲存在儲存電容器C2n 中的信號至後級單元Mr2n ，其在輸出行中的輸出端OUT2 之前配置。
如圖3C所示，插入在前級單元M2n 與輸出端OUT2 之間的第二列後級單元Mr2n 包括具有連接至前級單元M2n 之輸出端的輸入端及連接至時鐘線Lclk 之控制端的緩衝元件Tr2n 、以及具有連接至緩衝元件Tr2n 之輸出端的輸入端的後反向器Ir2n 。意即，緩衝元件Tr2n 控制來自配置在與E行Urn 的輸入側相鄰的O行Un 中分配的前級單元M2n 之輸出端的信號傳輸。後反向器Ir2n 具有連接至電源線Lsv 的第一電源端、連接至緩衝元件Tr2n 之輸出端的輸入端、以及連接至接地電位的第二電源端。
在後反向器Ir2n 的接地電位與輸出端之間，連接分配在反向器Ir2n 中的儲存電容器Cr2n 。後級單元Mr2n 的輸出端將儲存在儲存電容器Cr2n 中的信號遞送到輸出端OUT2 。意即，後反向器Ir2n 再反向從配置在相同列之前級單元M2n 傳輸的反向信號，並且將再反向信號進一步傳輸到在相同行中的輸出端OUT2 。並且，儲存電容器Cr2n 儲存再反向信號。
當第一與第二時鐘信號在準互補模式下週期性地擺動時，在第n個O行Un 中的耦合元件Tc2n 與在第n個E行Urn 中緩衝元件Tr2n 分別進行準互補操作，使得當耦合元件Tc2n 處於導通狀態時，緩衝元件Tr2n 處於截止狀態，反之亦然。因此，防止從前反向器I2n 的儲存電容器C2n 至後反向器Ir2n 之信號的骨牌運輸。並且，藉由前反向器I2n 與後反向器Ir2n 對，衰減信號「1」的電壓位準分別被放大到供應電壓的電壓位準，以便對失真的輸入信號進行波形成形。
＜ 第 n 行中的第三列 ＞ ： 如圖3C所示，在第三列上的前級單元M3n 包含具有連接至在前一個第(n-1)個E行Ur1 中的後級單元Mr31 之輸出端的輸入端及連接至時鐘線Lclk 的控制端的耦合元件Tc3n 以及前反向器I3n ，前反向器的輸入端係連接至耦合元件Tc3n 的輸出端。前反向器I3n 具有連接至電源線Lsv 的第一電源端、連接至耦合元件Tc3n 之輸出端的輸入端、以及連接至接地電位的第二電源端。
即使前反向器I3n 在一伏的較低供應電壓下被驅動，前反向器I3n 可以對進入的輸入信號的脈衝波形進行成形。在前反向器I3n 的接地電位與輸出端之間，連接分配在前反向器I3n 中的儲存電容器C3n 。輸出端遞送儲存在儲存電容器C3n 中的信號至後級單元Mr3n ，其在輸出行中的輸出端OUT3 之前配置。
如圖3C所示，第三列後級單元Mr3n 係插入在前級單元M3n 與前級單元M33 之間。第三列後級單元Mr3n 包括具有連接至前級單元輸入端M3n 之輸出端的輸入端及連接至時鐘線Lclk 之控制端的緩衝元件Tr3n 、以及具有連接至緩衝元件Tr3n 之輸出端的輸入端的後反向器Ir3n 。意即，緩衝元件Tr3n 控制來自配置在與E行Ur2 的輸入側之O行U2 中分配的相鄰前級單元M3n 之輸出端的信號傳輸。
後反向器Ir3n 具有連接至電源線Lsv 的第一電源端、連接至緩衝元件Tr3n 之輸出端的輸入端、以及連接至接地電位的第二電源端。在後反向器Ir3n 的接地電位與輸出端之間，連接分配在反向器Ir3n 中的儲存電容器Cr3n 。後級單元Mr3n 的輸出端將儲存在儲存電容器Cr3n 中的信號遞送到輸出端OUT3 。意即，後反向器Ir3n 再反向從配置在相同列之前級單元M3n 傳輸的反向信號，並且將再反向信號進一步傳輸到在相同行中的輸出端OUT3 。並且，儲存電容器Cr3n 儲存再反向信號。
當第一與第二時鐘信號週期性地擺動時，在第n個O行U2 中的耦合元件Tc3n 與在第n個E行Ur2 中緩衝元件Tr3n 進行操作，使得當耦合元件Tc3n 處於導通狀態時，在第n個E行Ur1 中的緩衝元件Tr3n 處於截止狀態，反之亦然。因此，防止從前反向器I3n 的儲存電容器C3n 至後反向器Ir3n 之信號的骨牌運輸。並且，藉由前反向器I3n 與後反向器Ir3n 對，衰減信號「1」的電壓位準分別被放大到供應電壓的電壓位準，以便對失真的輸入信號進行波形成形。
＜ 第 n 行中的第 (m-1) 列 ＞ ： 在第(m-1)列上的前級單元M(m-1)n 包含具有連接至在前一個第(n-1)個E行Ur1 中的後級單元Mr(m-1)n 之輸出端的輸入端及連接至時鐘線Lclk 的控制端的耦合元件Tc(m-1)n 以及前反向器I(m-1)n ，前反向器的輸入端係連接至耦合元件Tc(m-1)n 的輸出端。前反向器I(m-1)n 具有連接至電源線Lsv 的第一電源端、連接至耦合元件Tc(m-1)n 之輸出端的輸入端、以及連接至接地電位的第二電源端。
即使前反向器I(m-1)n 在一伏的較低供應電壓下被驅動，前反向器I(m-1)n 可以對進入的輸入信號的脈衝波形進行成形。在前反向器I(m-1)n 的接地電位與輸出端之間，連接分配在前反向器I(m-1)n 中的儲存電容器C(m-1)n 。前級單元M(m-1)n 的輸出端遞送儲存在儲存電容器C(m-1)n 中的信號至後級單元Mr(m-1)n ，其在輸出行中的輸出端OUT(m-1) 之前配置。
如圖3C所示，插入在前級單元M(m-1)n 與前級單元M(m-1)3 之間的第(m-1)列後級單元Mr(m-1)n 包括具有連接至前級單元M(m-1)n 的輸出端之輸入端及連接至時鐘線Lclk 之控制端的緩衝元件Tr(m-1)n 、以及具有連接至緩衝元件Tr(m-1)n 之輸出端的輸入端的後反向器Ir(m-1)n 。意即，緩衝元件Tr(m-1)n 控制來自配置在與E行Ur2 的輸入側相鄰的O行U2 中分配的前級單元M(m-1)n 之輸出端的信號傳輸。
後反向器Ir(m-1)n 具有連接至電源線Lsv 的第一電源端、連接至緩衝元件Tr(m-1)n 之輸出端的輸入端、以及連接至接地電位的第二電源端。在後反向器Ir(m-1)n 的接地電位與輸出端之間，連接分配在後反向器Ir(m-1)n 中的儲存電容器Cr(m-1)n 。後級單元Mr(m-1)n 的輸出端將儲存在儲存電容器Cr(m-1)n 中的信號遞送到輸出端OUT(m-1) 。意即，後反向器Ir(m-1)n 再反向從配置在相同列之前級單元M(m-1)n 傳輸的反向信號，並且將再反向信號進一步傳輸到在相同行中的輸出端OUT(m-1) 。並且，儲存電容器Cr(m-1)n 儲存再反向信號。
當第一與第二時鐘信號週期性地擺動時，在第n個O行U2 中的耦合元件Tc(m-1)n 與在第n個E行Ur2 中緩衝元件Tr(m-1)n 進行操作，使得當耦合元件Tc(m-1)n 處於導通狀態時，緩衝元件Tr(m-1)n 處於截止狀態，反之亦然。因此，防止從前反向器I(m-1)n 的儲存電容器C(m-1)n 至後反向器Ir(m-1)n 之信號的骨牌運輸。並且，藉由前反向器I(m-1)n 與後反向器Ir(m-1)n 對，衰減信號「1」的電壓位準分別被放大到供應電壓的電壓位準，以便對失真的輸入信號進行波形成形。
＜ 第 n 行中的第 m 列 ＞ ： 在第m列上的前級單元Mmn 包含具有連接至在前一個第(n-1)個E行Ur1 中的後級單元Mrm1 之輸出端的輸入端及連接至時鐘線Lclk 的控制端的耦合元件Tcmn 以及前反向器Imn ，前反向器的輸入端係連接至耦合元件Tcmn 的輸出端。前反向器Imn 具有連接至電源線Lsv 的第一電源端、連接至耦合元件Tcmn 之輸出端的輸入端、以及連接至接地電位的第二電源端。
即使前反向器Imn 在一伏的較低供應電壓下被驅動，前反向器Imn 可以對進入的輸入信號的脈衝波形進行成形。在前反向器Imn 的接地電位與輸出端之間，連接分配在前反向器Imn 中的儲存電容器Cmn 。前級單元Mmn 的輸出端遞送儲存在儲存電容器Cmn 中的信號至後級單元Mrmn ，其在輸出行中的輸出端OUTm 之前配置。
如圖3C所示，第m列後級單元Mrmn 係插入在前級單元Mmn 與前級單元Mm3 之間。第m列後級單元Mrmn 包括具有連接至前級單元輸入端Mmn 之輸出端的輸入端及連接至時鐘線Lclk 之控制端的緩衝元件Trmn 、以及具有連接至緩衝元件Trmn 之輸出端的輸入端的後反向器Irmn 。意即，緩衝元件Trmn 控制來自配置在與E行Ur1 的輸入側之O行U1 中分配的前級單元Mmn 之輸出端的信號傳輸。
後反向器Irmn 具有連接至電源線Lsv 的第一電源端、連接至緩衝元件Trmn 之輸出端的輸入端、以及連接至接地電位的第二電源端。在後反向器Irmn 的接地電位與輸出端之間，連接分配在反向器Irmn 中的儲存電容器Crmn 。後級單元Mrmn 的輸出端將儲存在儲存電容器Crmn 中的信號遞送到輸出端OUTm 。意即，後反向器Irmn 再反向從配置在相同列之前級單元Mmn 傳輸的反向信號，並且將再反向信號進一步傳輸到在相同行中的輸出端OUTm 。並且，儲存電容器Crmn 儲存再反向信號。
當第一與第二時鐘信號週期性地擺動時，在第n個O行U2 中的耦合元件Tcmn 與在第n個E行Ur2 中緩衝元件Trmn 進行操作，使得當耦合元件Tcmn 處於導通狀態時，緩衝元件Trmn 處於截止狀態，反之亦然。因此，防止從前反向器Imn 的儲存電容器Cmn 至後反向器Irmn 之信號的骨牌運輸。並且，藉由前反向器Imn 與後反向器Irmn 對，衰減信號「1」的電壓位準分別被放大到供應電壓的電壓位準，以便對失真的輸入信號進行波形成形。
在圖3A至3C中，儘管示出了耦合元件Tcij (i=1至m；j=1至n)與緩衝元件Trij ，它們中的每一者具有單個控制端。然而，圖3A至3C中所示的電路拓撲僅僅是實例，並且耦合元件Tcij 與緩衝元件Trij 可以具有雙控制端，諸如互補通過電晶體邏輯或CMOS傳輸閘。
例如，可以向CMOS傳輸閘的第一控制端施加第一時鐘信號，而對於CMOS傳輸閘的第二控制端施加第二時鐘信號，該第二時鐘信號是第一時鐘信號的反向信號，使得耦合元件Tcij 的雙控制端和緩衝元件Trij 以互補方式偏壓。即使在耦合元件Tcij 和緩衝元件Trij 中的每一個都具有雙控制端的情況下，圖3A至3C所示的單個時鐘線可用於提供第一與第二時鐘信號，因為如果在第一與第二控制端之間插入反向器，則容易地反轉第一時鐘信號以獲得第二時鐘信號。
( 第一實施例：三倍 tr 單元方案 ) 圖4A與4B繪示包括後級單元陣列之MM單元的代表性2*2陣列的電晶體級表示的實例，其用於與第一實施例有關的MM電腦系統中。在圖4A與4B所繪示之電路組態中，儘管MOS場效電晶體(FET)的電晶體符號用作主動元件，但MOSFET可以用MOS靜電感應電晶體(SIT)代替。
而且，MOSFET和MOSSIT可以分別由金屬-絕緣體-半導體(MIS)FET和MISSIT代替，其具有除了氧化矽膜(SiO2 膜)之外的閘極絕緣膜。實施MM的電晶體級組態的主動元件的相同替換可以應用於第二與第三實施例中。
因此，第一至第三實施例中提到的「MOS電晶體」應稱為「MIS電晶體」。例如，用於MIS電晶體的絕緣膜可以是具有三層結構的ONO膜，包括氧化矽膜(SiO2 膜)、氮化矽膜(Si3 N4 膜)與氧化矽膜(SiO2 膜)。此外，用於MIS電晶體的閘極絕緣膜可以包括含有選自鍶(Sr)、鋁(Al)、鎂(Mg)、釔(Y)、鉿(Hf)、鋯(Zr)、鉭(Ta)與鉍(Bi)的氧化物、或含有選自上述元素中的至少一元素的氮化矽。
在圖4A中的左上位置，示出了MM矩陣中的第i列上的第j個前級單元Mij (i=1到m；j=1到n)。前級單元Mij 包含由nMOS電晶體Qij1 實施的耦合元件，其具有連接至插入在前一個前級單元Mi(j-1) 與連接至第一時鐘線Lclk1 的閘極電極之間的後級單元Mri(j-1) 之輸出端的第一主電極、以及具有連接至耦合元件Qij1 之第二主電極的輸入端的前反向器Iij 。
意即，耦合元件Qij1 控制來自配置在與O行Uj 的輸入側相鄰的E行Ur(j-1) 中分配的相鄰後級單元Mri(j-1) 之輸出端的信號傳輸。前反向器Iij 係由包含pMOS電晶體Qij2 (其具有連接至電源線Lsv 的第一主電極以及連接至耦合元件Qij1 之第二主電極的閘極電極)及nMOS電晶體Qij3 (其具有連接至pMOS電晶體Qij2 之第二主電極的第一主電極、連接至耦合元件Qij1 之第二主電極的閘極電極、以及連接至接地電位的第二主電極)的CMOS反向器實施。
對於前反向器Iij 的輸出端，分配在前反向器Iij 中的儲存電容器Cij 係與nMOS電晶體Qij3 並聯連接。並且連接pMOS電晶體Qij2 之第二主電極與連接nMOS電晶體Qij3 之第一主電極的輸出節點作為前級單元Mij 的內部輸出端。
前級單元Mij 的內部輸出端遞送儲存在儲存電容器Cij 中的信號至後級單元Mrij ，其在下一個前級單元Mi(j+1) 之前配置。意即，前反向器Iij 反向透過耦合元件Qij1 傳輸的信號，並且將反向信號進一步傳輸到與前級單元Mij 的輸出側相鄰配置的E行Urj 。並且，前級儲存電容器Cij 儲存反向信號。
並且，插入在前級單元Mij 與前級單元Mi(j+1) 之間的後級單元Mrij 包含由nMOS電晶體Qrij1 實施的緩衝元件，其具有連接至前一個前級單元Mij 之內部輸出端的第一主電極以及連接至第二時鐘線Lclk2 的閘極電極、以及具有連接至緩衝元件Qrij1 之第二主電極之輸入端的後反向器Irij 。如已經討論的，第一時鐘線Lclk1 與第二時鐘線Lclk2 可以合併為單個共用時鐘線Lclk ，如圖2所示。
意即，緩衝元件Qrij1 控制來自配置在與E行Urj 的輸入側相鄰的O行Uj 中分配的相鄰前級單元Mij 之輸出端的信號傳輸。後反向器Irij 係由包含具有連接至電源線Lsv 的第一主電極以及連接至緩衝元件Qrij1 之第二主電極的閘極電極的pMOS電晶體Qrij2 及具有連接至pMOS電晶體Qrij2 之第二主電極的第一主電極、連接至緩衝元件Qrij1 之第二主電極的閘極電極、以及連接至接地電位的第二主電極的nMOS電晶體Qrij3 的CMOS反向器實施。
對於後反向器Irij 的輸出端，分配在前反向器Irij 中的儲存電容器Crij 係與nMOS電晶體Qrij3 並聯連接。並且連接pMOS電晶體Qrij2 之第二主電極與連接nMOS電晶體Qrij3 之第一主電極的輸出節點作為後級單元Mrij 的輸出端。後級單元Mrij 的輸出端將儲存在儲存電容器Crij 中的信號遞送到下一個前級單元Mi(j+1) 。意即，後反向器Irij 再反向從配置在相同列之前級單元Mij 傳輸的反向信號，並且將再反向信號進一步傳輸到與後級單元Mrij 的輸出側相鄰配置的O行U(j+1) 。並且，儲存電容器Crij 儲存再反向信號。
並且如圖4A所示，在第(i+1)列上的第j個前級單元M(i+1)j 包含由nMOS電晶體Q(i+1)j1 實施的耦合元件，其具有連接至插入在前一個前級單元M(i+1)(j-1) 與連接至第一時鐘線Lclk1 的閘極電極之間的後級單元Mr(i+1)(j-1) 之輸出端的第一主電極、以及具有連接至耦合元件Q(i+1)j1 之第二主電極的輸入端的前反向器I(i+1)j 。
意即，耦合元件Q(i+1)j1 控制來自配置在與O行Uj 的輸入側相鄰的E行Ur(j-1) 中分配的相鄰後級單元Mri(j-1) 、Mr(i+1)(j-1) 之輸出端的信號傳輸。前反向器I(i+1)j 係由包含具有連接至電源線Lsv 的第一主電極以及連接至耦合元件Q(i+1)j1 之第二主電極的閘極電極的pMOS電晶體Q(i+1)j2 及具有連接至pMOS電晶體Q(i+1)j2 之第二主電極的第一主電極、連接至耦合元件Q(i+1)j1 之第二主電極的閘極電極、以及連接至接地電位的第二主電極的nMOS電晶體Q(i+1)j3 的CMOS反向器實施。
對於前反向器I(i+1)j 的輸出端，分配在前反向器I(i+1)j 中的儲存電容器C(i+1)j 係與nMOS電晶體Q(i+1)j3 並聯連接。並且連接pMOS電晶體Q(i+1)j2 之第二主電極與連接nMOS電晶體Q(i+1)j3 之第一主電極的輸出節點作為前級單元M(i+1)j 的內部輸出端。前級單元M(i+1)j 的內部輸出端遞送儲存在儲存電容器C(i+1)j 中的信號至後級單元Mr(i+1)j ，其在下一個前級單元M(i+1)(j+1) 之前配置。意即，前反向器I(i+1)j 反向透過耦合元件Q(i+1)j1 傳輸的信號，並且將反向信號進一步傳輸到與前級單元M(i+1)j 的輸出側相鄰配置的E行Urj 。並且，前級儲存電容器C(i+1)j 儲存反向信號。
並且，插入在前級單元M(i+1)j 與前級單元M(i+1)(j+1) 之間的後級單元Mr(i+1)j 包含由nMOS電晶體Qr(i+1)j1 實施的緩衝元件，其具有連接至前一個前級單元M(i+1)j 之內部輸出端的第一主電極以及連接至第二時鐘線Lclk2 的閘極電極、以及具有連接至緩衝元件Qr(i+1)j1 之第二主電極之輸入端的後反向器Ir(i+1)j 。
意即，緩衝元件Qr(i+1)j1 控制來自配置在與E行Urj 的輸入側相鄰的O行Uj 中分配的相鄰前級單元M(i+1)j 之輸出端的信號傳輸。後反向器Ir(i+1)j 係由包含具有連接至電源線Lsv 的第一主電極以及連接至緩衝元件Qr(i+1)j1 之第二主電極的閘極電極的pMOS電晶體Qr(i+1)j2 及具有連接至pMOS電晶體Qr(i+1)j2 之第二主電極的第一主電極、連接至緩衝元件Qr(i+1)j1 之第二主電極的閘極電極、以及連接至接地電位的第二主電極的nMOS電晶體Qr(i+1)j3 的CMOS反向器實施。
對於後反向器Ir(i+1)j 的輸出端，分配在前反向器Ir(i+1)j 中的儲存電容器Cr(i+1)j 係與nMOS電晶體Qr(i+1)j3 並聯連接。並且連接pMOS電晶體Qr(i+1)j2 之第二主電極與連接nMOS電晶體Qr(i+1)j3 之第一主電極的輸出節點作為後級單元Mr(i+1)j 的輸出端。後級單元Mr(i+1)j 的輸出端將儲存在儲存電容器Cr(i+1)j 中的信號遞送到下一個前級單元M(i+1)(j+1) 。意即，後反向器Ir(i+1)j 再反向從配置在相同列之前級單元M(i+1)j 傳輸的反向信號，並且將再反向信號進一步傳輸到與後級單元Mr(i+1)j 的輸出側相鄰配置的O行U(j+1) 。並且，儲存電容器Cr(i+1)j 儲存再反向信號。
如圖4B所示，在第i列上的第(j+1)個前級單元Mi(j+1) 包含由nMOS電晶體Qi(j+1)1 實施的耦合元件，其具有連接至插入在前一個前級單元Mij 與連接至第一時鐘線Lclk1 的閘極電極之間的後級單元Mrij 之輸出端的第一主電極、以及具有連接至耦合元件Qi(j+1)1 之第二主電極的輸入端的前反向器Ii(j+1) 。意即，耦合元件Qi(j+1)1 控制來自配置在與O行U(j+1) 的輸入側相鄰的E行Urj 中分配的相鄰後級單元Mrij 之輸出端的信號傳輸。
前反向器Ii(j+1) 係由包含具有連接至電源線Lsv 的第一主電極以及連接至耦合元件Qi(j+1)1 之第二主電極的閘極電極的pMOS電晶體Q(i+1)j2 及具有連接至pMOS電晶體Qi(j+1)2 之第二主電極的第一主電極、連接至耦合元件Qi(j+1)1 之第二主電極的閘極電極、以及連接至接地電位的第二主電極的nMOS電晶體Qi(j+1)3 的CMOS反向器實施。對於前反向器Ii(j+1) 的輸出端，分配在前反向器Ii(j+1) 中的儲存電容器Ci(j+1) 係與nMOS電晶體Qi(j+1)3 並聯連接。
並且連接pMOS電晶體Qi(j+1)2 之第二主電極與連接nMOS電晶體Qi(j+1)3 之第一主電極的輸出節點作為前級單元Mi(j+1) 的內部輸出端。前級單元Mi(j+1) 的內部輸出端遞送儲存在儲存電容器Ci(j+1) 中的信號至後級單元Mri(j+1) ，其在下一個前級單元Mi(j+2) 之前配置。意即，前反向器Ii(j+1) 反向透過耦合元件Qi(j+1)1 傳輸的信號，並且將反向信號進一步傳輸到與前級單元Mi(j+1) 的輸出側相鄰配置的E行Ur(j+1) 。並且，前級儲存電容器Ci(j+1) 儲存反向信號。
並且，插入在前級單元Mi(j+1) 與前級單元Mi(j+2) 之間的後級單元Mri(j+1) 包含由nMOS電晶體Qri(j+1)1 實施的緩衝元件，其具有連接至前一個前級單元Mi(j+1) 之內部輸出端的第一主電極以及連接至第二時鐘線Lclk2 的閘極電極、以及具有連接至緩衝元件Qri(j+1)1 之第二主電極之輸入端的後反向器Iri(j+1) 。意即，緩衝元件Qri(j+1)1 控制來自配置在與E行Ur(j+1) 的輸入側相鄰的O行U(j+1) 中分配的相鄰前級單元Mi(j+1) 之輸出端的信號傳輸。
後反向器Iri(j+1) 係由包含具有連接至電源線Lsv 的第一主電極以及連接至緩衝元件Qri(j+1)1 之第二主電極的閘極電極的pMOS電晶體Qri(j+1)2 及具有連接至pMOS電晶體Qri(j+1)2 之第二主電極的第一主電極、連接至緩衝元件Qri(j+1)1 之第二主電極的閘極電極、以及連接至接地電位的第二主電極的nMOS電晶體Qri(j+1)3 的CMOS反向器實施。對於後反向器Iri(j+1) 的輸出端，分配在後反向器Iri(j+1) 中的儲存電容器Cri(j+1) 係與nMOS電晶體Qri(j+1)3 並聯連接。並且連接pMOS電晶體Qri(j+1)2 之第二主電極與連接nMOS電晶體Qri(j+1)3 之第一主電極的輸出節點作為後級單元Mri(j+1) 的輸出端。
後級單元Mri(j+1) 的輸出端將儲存在儲存電容器Cri(j+1) 中的信號遞送到下一個前級單元Mi(j+2) 。意即，後反向器Iri(j+1) 再反向從配置在相同列之前級單元Mi(j+1) 傳輸的反向信號，並且將再反向信號進一步傳輸到與後級單元Mri(j+1) 的輸出側相鄰配置的O行U(j+2) 。並且，儲存電容器Cri(j+1) 儲存再反向信號。
再者，如圖4B所示，在第(i+1)列上的第(j+1)個前級單元M(i+1)(j+1) 包含由nMOS電晶體Q(i+1)(j+1)1 實施的耦合元件，其具有連接至插入在前一個前級單元M(i+1)j 與連接至第一時鐘線Lclk1 的閘極電極之間的後級單元Mr(i+1)j 之輸出端的第一主電極、以及具有連接至耦合元件Q(i+1)(j+1)1 之第二主電極的輸入端的前反向器I(i+1)(j+1) 。
意即，耦合元件Q(i+1)(j+1)1 控制來自配置在與O行U(j+1) 的輸入側相鄰的E行Urj 中分配的相鄰後級單元Mr(i+1)j 之輸出端的信號傳輸。前反向器I(i+1)(j+1) 係由包含具有連接至電源線Lsv 的第一主電極以及連接至耦合元件Q(i+1)(j+1)1 之第二主電極的閘極電極的pMOS電晶體Q(i+1)(j+1)2 及具有連接至pMOS電晶體Q(i+1)(j+1)2 之第二主電極的第一主電極、連接至耦合元件Q(i+1)(j+1)1 之第二主電極的閘極電極、以及連接至接地電位的第二主電極的nMOS電晶體Q(i+1)(j+1)3 的CMOS反向器實施。
對於前反向器I(i+1)(j+1) 的輸出端，分配在前反向器I(i+1)(j+1) 中的儲存電容器C(i+1)(j+1) 係與nMOS電晶體Q(i+1)(j+1)3 並聯連接。並且連接pMOS電晶體Q(i+1)(j+1)2 之第二主電極與連接nMOS電晶體Q(i+1)(j+1)3 之第一主電極的輸出節點作為前級單元M(i+1)(j+1) 的內部輸出端。前級單元M(i+1)(j+1) 的內部輸出端遞送儲存在儲存電容器C(i+1)(j+1) 中的信號至後級單元Mr(i+1)(j+1) ，其在下一個前級單元M(i+1)(j+2) 之前配置。意即，前反向器I(i+1)(j+1) 反向透過耦合元件Q(i+1)(j+1)1 傳輸的信號，並且將反向信號進一步傳輸到與前級單元M(i+1)(j+1) 的輸出側相鄰配置的E行Ur(j+1) 。並且，前級儲存電容器C(i+1)(j+1) 儲存反向信號。
並且，插入在前級單元M(i+1)(j+1) 與前級單元M(i+1)(j+2) 之間的後級單元Mr(i+1)(j+1) 包含由nMOS電晶體Qr(i+1)(j+1)1 實施的緩衝元件，其具有連接至前一個前級單元M(i+1)(j+1) 之內部輸出端的第一主電極以及連接至第二時鐘線Lclk2 的閘極電極、以及具有連接至緩衝元件Qr(i+1)(j+1)1 之第二主電極之輸入端的後反向器Ir(i+1)(j+1) 。
意即，緩衝元件Qr(i+1)(j+1)1 控制來自配置在與E行Ur(j+1) 的輸入側相鄰的O行U(j+1) 中分配的相鄰前級單元M(i+1)(j+1) 之輸出端的信號傳輸。後反向器Ir(i+1)(j+1) 係由包含具有連接至電源線Lsv 的第一主電極以及連接至緩衝元件Qr(i+1)(j+1)1 之第二主電極的閘極電極的pMOS電晶體Qr(i+1)(j+1)2 及具有連接至pMOS電晶體Qr(i+1)(j+1)2 之第二主電極的第一主電極、連接至緩衝元件Qr(i+1)(j+1)1 之第二主電極的閘極電極、以及連接至接地電位的第二主電極的nMOS電晶體Qr(i+1)(j+1)3 的CMOS反向器實施。
對於後反向器Ir(i+1)(j+1) 的輸出端，分配在後反向器Ir(i+1)(j+1) 中的儲存電容器Cr(i+1)(j+1) 係與nMOS電晶體Qr(i+1)(j+1)3 並聯連接。並且連接pMOS電晶體Qr(i+1)(j+1)2 之第二主電極與連接nMOS電晶體Qr(i+1)(j+1)3 之第一主電極的輸出節點作為後級單元Mr(i+1)(j+1) 的輸出端。後級單元Mr(i+1)(j+1) 的輸出端將儲存在儲存電容器Cr(i+1)(j+1) 中的信號遞送到下一個前級單元M(i+1)(j+2) 。意即，後反向器Ir(i+1)(j+1) 再反向從配置在相同列之前級單元M(i+1)(j+1) 傳輸的反向信號，並且將再反向信號進一步傳輸到與後級單元Mr(i+1)(j+1) 的輸出側相鄰配置的O行U(j+2) 。並且，儲存電容器Cr(i+1)(j+1) 儲存再反向信號。
[ 第一實施例的時鐘信號 ] 圖5A至5E以電晶體級繪示前級單元與後級單元的時序圖。意即，圖5A至5E中所示的波形對應於與圖4A所示的前級單元Mij 和後級單元Mrij 的操作相關聯的時間變化，如對於第一時鐘信號CLK1 與第二時鐘信號CLK2 的波形作為由前級單元與後級單元實施的周期性拓撲中的結構的一實例。如圖5A所示，因為在時鐘循環週期Tau [Greek]clock 中第一時鐘信號CLK1 與第二時鐘信號CLK2 中的每一個週期性地在邏輯位準「1」與邏輯位準「0」之間擺動。
例如，第一時鐘信號CLK1 在一Tau [Greek] clock /3週期維持邏輯位準「1」。接著，在Tau [Greek] clock /3週期維持邏輯位準「1」之後，第一時鐘信號CLK1在2Tau [Greek]clock /3週期變為邏輯位準「0」。相反，在一Tau [Greek] clock /2週期，第二時鐘信號CLK2 維持邏輯位準「0」。接著，在Tau [Greek] clock /2週期維持邏輯位準「0」之後，第二時鐘信號CLK2 在Tau [Greek] clock /3週期變為邏輯位準「1」。
第一時鐘信號CLK1 和第二時鐘信號CLK2 彼此臨時分開Tau [Greek] clock /2。因此，第二時鐘信號CLK2 在從第一時鐘信號CLK1 的下降邊緣在預定時間Tau [Greek] clock /6之後上升並且在第一時鐘信號CLK1 的上升邊緣在預定時間Tau [Greek] clock /6之前下降。在圖5A至5E中，t1 -t0 與t3 -t2 定義為Tau [Greek] clock /3，並且t2 -t1 與t4 -t3 定義為Tau [Greek] clock /6。
然而，圖6A中所示的方波是在一負載條件下的理想波形，並且實施MM的半導體晶片中的第一時鐘信號CLK1 與第二時鐘信號CLK2 的實際波形將如圖7B所示失真，這將在下文中敘述。有鑑於由於延遲時間Tau [Greek] d1 第一時鐘信號CLK1 與第二時鐘信號CLK2 的波形失真，Tau [Greek] d2 歸因於雜散電容和雜散電阻，第一時鐘信號CLK1 與第二時鐘信號CLK2 可以從單個共用時鐘線Lclk 遞送，如圖2所示。
[ 介於時間「 t0 」至「 t2 」之間的 NAND/AND 操作 ] ： 如圖5A所示，如果前一個的後級單元Mri(j-1) 的儲存電容器Cri(j-1) 的邏輯位準應該是「1」，或者前一個的後級單元Mri(j-1) 的輸出端應該是邏輯位準「1」，關於圖4A所示的前級單元Mij ，在時間「t0 」處，當第一時鐘信號CLK1 變為高位準，並且高位準信號係施加至耦合元件Qij1 的閘極時，前級單元Mij 的前反向器Iij 的輸入端變為邏輯位準「1」。耦合元件Qij1 建立後級單元Mri(j-1) 之輸出端與前級單元Mij 之前反向器Iij 之輸入端之間的導電狀態，並且維持導電狀態直到第一時鐘信號CLK1 在時間「t1 」處變成低位準。
然後，儲存在前一個後級單元Mri(j-1) 的儲存電容器Cri(j-1) 中的信號從儲存電容器Cri(j-1) 傳輸到前級單元Mij 的前反向器Iij 的輸入端。當儲存在前一個後級單元Mri(j-1) 的儲存電容器Cri(j-1) 的信號係傳輸至前級單元Mij 的前反向器Iij 的輸入端時，前反向器Iij 如圖5B與5C所示開始反轉儲存在後級單元Mri(j-1) 的儲存電容器Cri(j-1) 的信號，由如圖5B與5C中所示之延遲時間Tau [Greek] d1 、Tau [Greek] d2 滯後。
如圖5B所示，延遲時間Tau [Greek] d1 係定義為第一時鐘信號CLK1 的上升沿與當信號位準下降到臨限電壓Vth (=0.4伏)的一時間之間的一週期。並且，如圖5C所示，延遲時間Tau [Greek] d2 係定義為第一時鐘信號CLK1 的上升沿與當信號位準上升到臨限電壓Vth 的一時間之間的一週期。延遲時間Tau [Greek] d1 、Tau [Greek] d2 係由儲存電容器Cij 與雜散電阻判定。這裡，寄生在前級單元Mij 中的一寄生電容可用於儲存電容器Cij 。並且反向信號被傳輸到前級單元Mij 的儲存電容器Cij 處的一節點。
例如，如果邏輯位準「1」從前一個後級單元Mri(j-1) 傳輸到前級單元Mij 的前反向器Iij 的輸入端，即，如果邏輯位準「1」被施加到pMOS電晶體Qij2 的閘極電極與nMOS電晶體Qij3 的閘極電極，則pMOS電晶體Qij2 變為截止狀態，而nMOS電晶體Qij3 變為導通。結果，邏輯位準「0」係暫時儲存在儲存電容器Cij 中。
以這種方式，前級單元Mij 開始將儲存在前一個後級單元Mri(j-1) 中的邏輯位準「1」的信號反向為邏輯位準「0」，並將邏輯位準為「0」的反向信號傳輸到儲存電容器Cij ，以執行如圖5B所示的NAND操作。
也就是說，利用由第一時鐘信號CLK1 提供的一輸入信號「1」與由前一個後級單元Mri(j-1) 提供的另一輸入信號「1」，傳統的雙輸入NAND操作： 1+1=0 …….(1) 可被執行。在圖5B的實例中，儲存電容器Cij 的理想邏輯位準係用實線表示，並且儲存電容器Cij 的實際電位變化用一單點鏈線表示，其表示在從時間「t0 」開始的一週期中暫時將邏輯位準「0」儲存在儲存電容器Cij 中的一轉變。
在邏輯位準「0」暫時儲存在前級單元Mij 的儲存電容器Cij 中之後，邏輯位準「0」從前級單元Mij 傳輸到圖4A中後級單元Mrij 的後反向器Irij 的輸入端。也就是說，因為邏輯位準「0」被施加到pMOS電晶體Qrij2 的閘極電極和nMOS電晶體Qrij3 的閘極電極，所以pMOS電晶體Qrij2 變為導通，並且在nMOS電晶體Qrij3 的第一與第二主電極之間變成截止狀態。結果，邏輯位準「1」係儲存在儲存電容器Crij 中。
以這種方式，後級單元Mrij 將儲存在前級單元Mij 的邏輯位準「0」的信號反向為邏輯位準「1」，並將反向信號「1」傳輸到在儲存電容器Crij 處的一節點，以執行如圖5E所示的NAND操作。也就是說，利用由第二時鐘信號CLK2 提供的一輸入信號「1」與由透過前級單元Mij 的輸入端提供的另一輸入信號「0」，傳統的雙輸入NAND操作： 0+1=1 …….(2) 可被執行。
在圖5E的實例中，在儲存電容器Crij 的理想邏輯位準係用實線表示，並且儲存電容器Crij 的實際電位變化用一單點鏈線表示，而邏輯位準「0」在時間「t0 」至「t2 」的一週期中儲存在儲存電容器Crij 中。連接pMOS電晶體Qrij2 之第二主電極與連接nMOS電晶體Qrij3 之第一主電極的輸出節點Nrout 用作為後級單元Mrij 的輸出端。後級單元Mrij 的輸出端將儲存在儲存電容器Crij 中的信號發送到下一個前級單元Mi(j+1) 。
如前所述，因為第j個O行Uj 與第j個E行Urj 的組合實施第j個雙位元記憶體單位，考慮到前級單元Mij (1+1=0)與後級單元Mrij (0+1=1)的整體操作，傳統的雙輸入AND操作： 1+1=1 …….(3) 係透過前級單元Mij 與在第j個雙位元記憶體單位中的後級單元Mrij 實現，如果儲存在第(j-1)個雙位元記憶體單位的前一個後級單元Mri(j-1) 中的邏輯位準「1」的信號係輸入到第j個雙位元記憶體單位的前級單元Mij 的輸入端。
因為前級單元Mij 與後級單元Mrij 中的每一個分別用作一獨立的位元級單元，所以在資料流中的連續兩個位元級資料可以由在第j個雙位元記憶體單位中的相鄰位元級單元Mij 與Mrij 共享。也就是說，雖然雙輸入AND操作的結果出現在後級單元Mrij 處，但是反向的雙輸入AND操作的結果、或雙輸入NAND操作的結果係在前級單元Mij 中執行。
相反，如果邏輯位準「0」儲存在前一個後級單元Mri(j-1) 的儲存電容器Cri(j-1) 中，則邏輯位準「0」從前一個後級單元Mri(j-1) 傳輸到前級單元Mij 的前反向器Iij 的輸入端，即，邏輯位準「0」被施加到pMOS電晶體Qij2 的閘極電極與nMOS電晶體Qij3 的閘極電極，則pMOS電晶體Qij2 變為導通，並且nMOS電晶體Qij3 變為截止狀態。結果，邏輯位準「1」係暫時儲存在儲存電容器Cij 中。
以這種方式，前級單元Mij 開始將儲存在前一個後級單元Mri(j-1) 的邏輯位準「0」的信號反向為邏輯位準「1」，並將反向信號「1」傳輸到在儲存電容器Cij 處的一節點，以執行如圖5C所示的NAND操作。也就是說，利用由第一時鐘信號CLK1 提供的一輸入信號「1」與由前一個後級單元Mri(j-1) 提供的另一輸入信號「0」，傳統的雙輸入NAND操作： 0+1=1 …….(4) 可被執行。
在圖5C的實例中，儲存電容器Cij 的理想邏輯位準係用實線表示，並且儲存電容器Cij 的實際電位變化用一單點鏈線表示，其表示在從時間「t0 」開始的一週期中暫時將邏輯位準「1」儲存在儲存電容器Cij 中的一轉變。
連接pMOS電晶體Qij2 之第二主電極與連接nMOS電晶體Qij3 之第一主電極的輸出節點Nout 用作為前級單元Mij 的一內部輸出端。前級單元Mij 的內部輸出端將儲存在儲存電容器Cij 中的信號發送到後級單元Mrij 。
在時間「t0 」與「t2 」之間的週期，當低位準第二時鐘信號CLK2 係施加至實施緩衝元件的nMOS電晶體Qrij1 的閘極電極時，緩衝元件Qrij1 係設定為截止狀態以將在前級單元Mij 的儲存電容器Cij 處分配的輸出端與後級單元Mrij 之後反向器Irij 的輸入端隔離，並且緩衝元件Qrij1 維持截止狀態直到第二時鐘信號CLK2 在時間「t2 」處變成高位準時。因此，可以防止儲存在前級單元Mij 的儲存電容器Cij 中的信號無意地傳輸到後反向器Irij 的輸入端。也就是說，後反向器Irij 自身維持儲存在儲存電容器Crij 中的信號，直到第二時鐘信號CLK2 在時間「t2 」處變成高位準時。
並且，在時間「t2 」處，當第二時鐘信號CLK2 變成高位準時，並且高位準信號系施加至實施緩衝元件的nMOS電晶體Qrij1 的閘極電極，因此從前級單元Mij 的儲存電容器Cij 處分配的輸出端至後級單元Mrij 的後反向器Irij 的輸入端的一信號路徑變成導通。緩衝元件Qrij1 變成導通並且維持導通狀態直到第二時鐘信號CLK2 在時間「t3 」處變成低位準時。然後，儲存在前級單元Mij 的儲存電容器Cij 中的信號係從儲存電容器Cij 傳輸到後級單元Mrij 的後反向器Irij 的輸入端。
當儲存在前級單元Mij 的儲存電容器Cij 中的信號係傳輸至後級單元Mrij 的後反向器Irij 的輸入端時，後反向器Irij 開始反向儲存在前級單元Mij 的儲存電容器Cij 中的信號，如圖5D與5E所示，由延遲時間Tau [Greek] d1 、Tau [Greek] d2 滯後。如圖5D所示，延遲時間Tau [Greek] d1 係定義為第二時鐘信號CLK2 的上升沿與當信號位準下降到臨限電壓Vth (=0.4伏)的一時間之間的一週期。
並且，如圖5E所示，延遲時間Tau [Greek] d2 係定義為第二時鐘信號CLK2 的上升沿與當信號位準上升到臨限電壓Vth 的一時間之間的一週期。延遲時間Tau [Greek] d1 、Tau [Greek] d2 係由儲存電容器Crij 與雜散電阻判定。儲存電容器Crij 可由雜散電容器實施，其寄生在後反向器Mrij 中。並且反向信號被傳輸到後級單元Mrij 的儲存電容器Crij 處的一節點。
當邏輯位準「1」暫時儲存在前級單元Mij 的儲存電容器Cij 中時，邏輯位準「1」從前級單元Mij 傳輸到後級單元Mrij 的後反向器Irij 的輸入端。也就是說，因為邏輯位準「1」被傳輸到pMOS電晶體Qrij2 的閘極電極和nMOS電晶體Qrij3 的閘極電極，所以pMOS電晶體Qrij2 變為截止狀態，而nMOS電晶體Qrij3 的第一主電極與第二主電極係設定為導通狀態。結果，邏輯位準「0」係儲存在儲存電容器Crij 中。
以這種方式，後級單元Mrij 開始將儲存在前級單元Mij 的邏輯位準「1」的信號反向為邏輯位準「0」，並將反向信號「0」儲存在儲存電容器Crij 中，以便執行如圖5D所示的NAND操作。也就是說，利用由第二時鐘信號CLK2 提供的一輸入信號「1」與通過前級單元Mij 的輸入端的另一輸入信號「1」，傳統的雙輸入NAND操作： 1+1=0 …….(5) 可被執行。在圖5D的實例中，在儲存電容器Crij 的理想邏輯位準係用實線表示，並且儲存電容器Crij 的實際電位變化用一單點鏈線表示。
因為第j個O行Uj 與第j個E行Urj 的組合實施第j個雙位元記憶體單位，考慮到前級單元Mij (0+1=1)與後級單元Mrij (1+1=0)的整體操作，傳統的雙輸入AND操作： 0+1=0 …….(6) 係透過前級單元Mij 與在第j個雙位元記憶體單位中的後級單元Mrij 實現，如果儲存在第(j-1)個雙位元記憶體單位的前一個後級單元Mri(j-1) 中的邏輯位準「0」的信號係輸入到第j個雙位元記憶體單位的前級單元Mij 的輸入端。
[ 在時間「 t1 」至「 t4 」之間的信號保持 ] ： 接著，如圖5A所示，有關於下一個前級單元Mi(j+1) ，在時間「t1 」與「t4 」之間的一週期，當第一時鐘信號CLK1 係設定為地位準時，並且低位準信號係施加至在第(j+1)個雙位元記憶體單位中實施下一個耦合元件的nMOS電晶體Qi(j+1)1 的閘極電極，從後級單元Mrij 的儲存電容器Crij 分配的輸出端至前級單元Mi(j+1) 的下一個前反向器Ii(j+1) 的輸入端的一信號路徑係設定為截止狀態。
下一個耦合元件Qi(j+1)1 維持截止狀態直到第一時鐘信號CLK1 在時間「t4 」處變成高位準時。因此，可以防止儲存在第j個雙位元記憶體單位中的後級單元Mrij 的儲存電容器Crij 中的信號被無意地傳輸到在第(j+1)個雙位元記憶體單位中的下一個前反向器Ii(j+1) 的輸入端。也就是說，下一個前反向器Ii(j+1) 自身維持儲存在下一個儲存電容器Ci(j+1) 中的信號，直到第一時鐘信號CLK1 在時間「t4 」處變成高位準時。
== 在第一實施例中的位元組 / 字組大小信號的行進 == ： 回到圖3A、3B與3C，讓我們考慮圖6A中所示的第一時鐘信號CLK1 在時間「t0 」變為高位準時的一情況。也就是說，如果高位準的第一時鐘信號CLK1 施加到nMOS電晶體的閘極電極，其每一個分別在圖3A所示之第一O行U1 中實施耦合元件Q111 、Q211 、Q311 、........、Q(m-1)11 、Qm11 之序列，則耦合元件Q111 、Q211 、Q311 、........、Q(m-1)11 、Qm11 將變成導通。
此後，如圖6B所示，當位元組大小或字組大小的一信號序列，其每一者為八位元的倍數，諸如16、32、及64位元係分別施加至前反向器I11 、I21 、I31 、........、I(m-1)1 、Im1 之序列的輸入端，前反向器I11 、I21 、I31 、........、I(m-1)1 、Im1 之序列分別反向位元組大小或字組大小的信號，如圖6C所示，其分別由儲存電容器C11 、C21 、C31 、........、C(m-1)1 、Cm1 與雜散電阻判定的延遲時間Tau [Greek] d1 滯後，並將反向信號傳輸至分別在前反向器I11 、I21 、I31 、........、I(m-1)1 、Im1 中的儲存電容器C11 、C21 、C31 、........、C(m-1)1 、Cm1 處的節點。
這裡，圖6B係繪示輸入到第一O行U1 的前反向器I11 、I21 、I31 、........、I(m-1)1 、Im1 的輸入端之方波的一理想輸入信號的一實例的一波形圖。圖6C係繪示儲存電容器Ci1 的邏輯位準之變化的一實例的一波形圖。在圖6C的實例中，在儲存電容器Ci1 的理想邏輯位準係用實線表示，並且儲存電容器Ci1 的實際電位變化用一單點鏈線表示。
(a) 在時間「t1 」處，即，在Tau [Greek]clock /3的週期之後，當第一時鐘信號CLK1 變為低位準時，使得低位準時鐘信號可施加至在第一O行U1 中實施耦合元件Q111 、Q211 、Q311 、........、Q(m-1)11 、Qm11 之序列的nMOS電晶體的各別閘極電極，耦合元件Q111 、Q211 、Q311 、........、Q(m-1)11 、Qm11 分別變成截止狀態。因此，如圖6B與6C所示，即使進入耦合元件Q111 、Q211 、Q311 、........、Q(m-1)11 、Qm11 之序列之第一主電極的信號發生變化，分別維持已經儲存在儲存電容器C11 、C21 、C31 、........、C(m-1)1 、Cm1 中的信號之電荷與邏輯位準。
(b) 並且，當時間流逝到「t2 」時，即，在Tau [Greek]clock /2的週期之後，當第二時鐘信號CLK2 變成高位準時，高位準時鐘信號係施加至在圖3A中所示之第一E行Ur1 中實施緩衝元件Qr111 、Qr211 、Qr311 、........、 Qr(m-1)11 、Qrm11 之序列的nMOS電晶體的各別閘極電極，因此緩衝元件Qr111 、Qr211 、Qr311 、........、Qr(m-1)11 、Qrm11 可將暫時儲存在儲存電容器C11 、C21 、C31 、........、C(m-1)1 、Cm1 中位元組大小或字組大小的信號序列傳輸至在圖3A中所示之第一E行Ur1 中的後級單元Mr11 、Mr21 、Mr31 、........、Mr(m-1)1 、Mrm1 的各別後反向器Ir11 、Ir21 、Ir31 、........、Ir(m-1)1 、Irm1 的輸入端。
當暫時儲存在前級單元M11 、M21 、M31 、........、M(m-1)1 、Mm1 之儲存電容器C11 、C21 、C31 、........、C(m-1)1 、Cm1 中的信號分別傳輸至後級單元Mr11 、Mr21 、Mr31 、........、Mr(m-1)1 、Mrm1 之後反向器Ir11 、Ir21 、Ir31 、........、Ir(m-1)1 、Irm1 的輸入端，後反向器Ir11 、Ir21 、Ir31 、........、Ir(m-1)1 、Irm1 分別反向暫時儲存在前級單元M11 、M21 、M31 、........、M(m-1)1 、Mm1 的儲存電容器C11 、C21 、C31 、........、C(m-1)1 、Cm1 中的信號，由延遲時間Tau [Greek ]d2 滯後，如圖6D所示。延遲時間Tau [Greek] d2 係分別由儲存電容器Cr11 、Cr21 、Cr31 、........、Cr(m-1)1 、Crm1 與雜散電阻判定。
這裡，圖6D係繪示儲存電容器Cri1 的邏輯位準的一實例的一波形圖。在圖6D的實例中，在儲存電容器Cri1 的理想邏輯位準係用實線表示，並且儲存電容器Cri1 的實際電位變化用一單點鏈線表示。
(c) 在時間「t3 」處，即在5Tau [Greek ]clock /6的之週期之後，第二時鐘信號CLK2 變成低位準，然後低位準時鐘信號係分別施加至實施緩衝元件Qr111 、Qr211 、Qr311 、........、Qr(m-1)11 、Qrm11 之序列的nMOS電晶體的閘極電極，並且從緩衝元件Qr111 、Qr211 、Qr311 、........、Qr(m-1)11 、Qrm11 的輸入端INs至後反向器Ir11 、Ir21 、Ir31 、........、Ir(m-1)1 的輸入端INs的信號路徑變成截止狀態。因此，如圖6C與圖6D所示，即使儲存在前一個儲存電容器C11 、C21 、C31 、........、C(m-1)1 、Cm1 中的位元組大小或字組大小的信號發生變化，維持已經儲存在儲存電容器Cr11 、Cr21 、Cr31 、........、Cr(m-1)1 、Crm1 中的電荷(其界定信號的邏輯位準)直到第二時鐘信號CLK2 在時間「t6 」處變成高位準。
(d) 在時間「t4 」處，即，在Tau [Greek]clock 的週期之後，當第一時鐘信號CLK1 變為高位準時，高位準時鐘信號係施加至在圖3B中所示之第二O行U2 中耦合元件Q121 、Q221 、Q321 、........、Q(m-1)21 、Qm21 之序列的個別閘極電極體，並且耦合元件Q121 、Q221 、Q321 、........、Q(m-1)21 、Qm21 變成導通。
此後，當由在圖3A中所示之第一E行Ur1 中的前一個的儲存電容器Cr11 、Cr21 、Cr31 、........、Cr(m-1)1 、Crm1 提供的位元組大小或字組大小之信號的序列進入在第二O行U2 中的耦合元件Q121 、Q221 、Q321 、........、Q(m-1)21 、Qm21 之序列的第一主電極，耦合元件Q121 、Q221 、Q321 、........、Q(m-1)21 、Qm21 之序列反向位元組大小或字組大小之信號，如圖6E所示，由儲存電容器C12 、C22 、C32 、........、C(m-1)2 、Cm2 與雜散電阻判定的延遲時間Tau [Greek] d1 滯後，並且傳輸反向信號至在第二O行U2 之前反向器I12 、I22 、I32 、........、I(m-1)2 、Im2 中的儲存電容器C12 、C22 、C32 、........、C(m-1)2 、Cm2 處的節點。
這裡，圖6E係繪示第二O行U2 的儲存電容器Ci2 的邏輯位準的一實例的一波形圖。在圖6E的實例中，在儲存電容器Ci2 的邏輯位準係用實線表示，並且儲存電容器Ci2 的實際電位變化用一單點鏈線表示。
(e) 在時間「t5 」處，即，在4Tau [Greek] clock /3的週期之後，當第一時鐘信號CLK1 變為低位準時，低位準時鐘信號係施加至在第二O行U2 中的耦合元件Q121 、Q221 、Q321 、........、Q(m-1)21 、Qm21 之序列的各別閘極電極，並且耦合元件Q121 、Q221 、Q321 、........、 Q(m-1)21 、Qm21 變成截止狀態。因此，如圖7D與圖7E所示，即使儲存在第一E行Ur1 之儲存電容器Cr11 、Cr21 、Cr31 、........、Cr(m-1)1 、Crm1 中的位元組大小或字組大小的信號發生變化，維持界定信號的邏輯位準之已經暫時儲存在第二O行U2 中的儲存電容器C12 、C22 、C32 、........、 C(m-1)2 、Cm2 中的電荷。
(f) 並且，在時間「t6 」處，即，在3Tau [Greek] clock /2的週期之後，當第二時鐘信號CLK2 變為高位準時，高位準時鐘信號係施加至在圖3B中所示之第二E行Ur2 中耦合元件Qr121 、Qr221 、Qr321 、........、Qr(m-1)21 、Qrm21 之序列的個別閘極電極，並且耦合元件Qr121 、Qr221 、Qr321 、........、Qr(m-1)21 、Qrm21 變成導通。此後，如圖6E所示，當由在第二O行U2 中的前一個的儲存電容器C12 、C22 、C32 、........、C(m-1)2 、Cm2 提供的位元組大小或字組大小之信號的序列進入在第二E行Ur2 中的緩衝元件Qr121 、Qr221 、Qr321 、........、Qr(m-1)21 、Qrm21 之序列的第一主電極，緩衝元件Qr121 、Qr221 、Qr321 、........、 Qr(m-1)21 、Qrm21 之序列反向位元組大小或字組大小之信號，如圖6F所示，由儲存電容器Cr12 、Cr22 、Cr32 、........、Cr(m-1)2 、Crm2 與雜散電阻判定的延遲時間Tau [Greek] d2 滯後，並且傳輸反向信號至在第二E行Ur2 中的儲存電容器Cr12 、Cr22 、Cr32 、........、Cr(m-1)2 、Crm2 處的節點。
然後，進入第一O行U1 之耦合元件Q111 、Q211 、Q311 、........、Q(m-1)11 、Qm11 的第一主電極的信號係傳輸至在第二E行Ur2 中的儲存電容器Cr12 、Cr22 、Cr32 、........、Cr(m-1)2 、Crm2 處的一節點。這裡，圖6F係繪示第二E行Ur2 的儲存電容器Cri2 的邏輯位準的一實例的一波形圖。在圖6F的實例中，在儲存電容器Cri2 的理想邏輯位準係用實線表示，並且儲存電容器Cri2 的實際電位變化用一單點鏈線表示。
(g) 並且，在時間「t7 」處，即，在11Tau [Greek] clock /6的週期之後，當第二時鐘信號CLK2 變為低位準時，低位準時鐘信號係施加至在圖3B中所示之第二E行Ur2 中緩衝元件Qr121 、Qr221 、Qr321 、........、Qr(m-1)21 、Qrm21 之序列的各別閘極電極，並且緩衝元件Qr121 、Qr221 、Qr321 、........、Qr(m-1)21 、Qrm21 變成截止狀態。此後，如圖6E與圖6F所示，即使儲存在第二O行U2 之儲存電容器C12 、C22 、C32 、........、C(m-1)2 、Cm2 中的位元組大小或字組大小的信號發生變化，維持界定信號的邏輯位準之已經暫時儲存在圖3B中所示之第二E行Ur2 中的儲存電容器Cr12 、Cr22 、Cr32 、........、Cr(m-1)2 、Crm2 中的電荷。
== 在第一實施例中的波形成形 == ： 假設，當邏輯位準「1」的信號從在第i列上的第(j-1)個後級單元Mri(j-1) 發送時，例如0.7伏的電位，其比在第i列上的第j個前級單元Mij 的nMOS電晶體Qij3 的0.4伏的臨限電壓Vth 略大，根據第一實施例臨限電壓Vth 係經由在MM組態中的耦合元件(nMOS電晶體)Qij1 施加至前反向器Iij 的輸入端。當0.7伏的電位施加至nMOS電晶體Qij3 的閘極電極時，nMOS電晶體Qij3 變為導通使得儲存在儲存電容器Cij 中的信號之電荷可被放電，然後，儲存在儲存電容器Cij 中的信號電荷變為邏輯位準「0」(=零伏)。
然後，邏輯位準「0」的信號傳輸至第i列上的第j個後級單元Mrij 的pMOS電晶體Qrij2 的閘極電極，並且pMOS電晶體Qrij2 變為導通。這裡，pMOS電晶體Qrij2 引起供應電壓中的壓降(＝一伏)，其施加到pMOS電晶體Qrij2 的第一主電極，並且儲存電容器Crij 的電極間電位由於pMOS電晶體Qrij2 的壓降變為一減少的電壓(＝0.7伏)，以及邏輯位準「1」的信號係儲存在儲存電容器Crij 中。
然後，從第j個後級單元Mrij 發送至第(j+1)個前級單元Mi(j+1) 的nMOS電晶體Qi(j+1)3 之第一主電極的邏輯位準「1」的電位(＝0.7伏)變為等於從第(j-1)個後級單元Mri(j-1) 發送之信號的電位(＝0.7伏)。因此，當通過前級單元的複數個級時，施加到各別nMOS電晶體的閘極電極的信號位準不衰減，並且可以防止信號位準變為小於各別nMOS電晶體的臨限電壓Vth 。結果，儲存的資訊可適當地傳輸到後續前級單元。
== 雙位元記憶體單位中最大化的資料包裝密度 == ： 如上所述，在根據第一實施例的MM中，因為每一個雙位元記憶體單位包括O行與E行，使得每個雙位元記憶體單位藉由透過O行與E行的組合操作將「1」的輸入信號的衰減脈衝高度放大為供應電壓的電壓位準，即使在較低供應電壓下操作時對衰減的輸入波形進行成形以恢復原始脈衝高度，即使在較低供應電壓下可實現位元組大小或字組大小之儲存的資訊之精確行進傳輸。
這裡，因為在O行中的前級單元與在E行中的後級單元的每一者可分別作為主動獨立位元級單元，使得在資料流中的連續兩位元級資料可由在雙位元記憶體單位中的O行與E行共享，資料包裝密度可最大化，並且因此可增加根據第一實施例的MM的記憶體容量。
使得在資料流中的連續兩位元級資料可由在雙位元記憶體單位中的O行與E行共享的行為可以與主從正反器鏈的性能區分開來。因為主從正反器鏈由第一級正反器(主件)實施，其由兩個反向器與連接至第一集正反器的第二級正反器(從件)組成，主從正反器鏈可僅儲存但一位元級資料在兩級正反器。
在主從正反器鏈中，當時鐘變高時，輸入係傳送至第一級，以及第二級(從件)的輸出不會改變。當時鐘再次變低時，第二級被設定為與第一級相同的狀態，改變第二級的輸出。因此，包括在第一實施例上之O行與E行的雙位元記憶體單位可以歸檔主從正反器鏈的雙資料封裝密度。
== 第一實施例的其它效果 == ： 而且，此外，根據與第一實施例有關的MM電腦系統，因為MM主動地並序列地向處理器11發送以單位位元組大小或字組大小的資訊，所以處理器11可以使用序列地傳輸的資訊單位以極高的速度執行算術與邏輯操作。
因為不需要對諸如SRAM或DRAM的習知記憶體中採用的單個前級單元的隨機存取，所以可以消除處理器晶片與習知記憶體晶片或習知快取記憶體晶片之間的瓶頸。因此，可以提供一種能夠以極低的功耗實現極高速操作的電腦系統，該電腦系統以較低供應電壓操作。
( 第二實施例：四倍 TR 單元方案 ) 在圖4A與圖4B所示之組態中，在第i列上的第(j-1)個後級單元Mri(j-1) 的單個儲存級與在第i列上的第j個後級單元Mrij 的單個儲存級之間的骨牌運輸隔離可藉由由在第i列上的第j個前級單元Mij 中的單個nMOS電晶體Qij1 實施的耦合元件建立，從而建立三倍電晶體位元級單元。
並且，在第i列上的第j個後級單元Mrij 的單個儲存級與在第i列上的第j個後級單元Mrij 的單個儲存級之間的骨牌運輸隔離可藉由由在第i列上的第j個後級單元Mrij 中的單個nMOS電晶體Qrij1 實施的緩衝元件建立，從而建立另一三倍電晶體位元級單元。
然而在根據第二實施例的MM中，如圖7A所示，耦合元件與緩衝元件的每一個可以由兩個通路電晶體實施，從而分別建立CMOS傳輸閘。也就是說，第i列的第j個前級單元Mij 中的耦合元件(Qij1 、Qij4 )包括nMOS電晶體Qij1 與pMOS電晶體Qij4 ，從而實施前傳輸閘(Qij1 、Qij4 )。並且第i列的第j個後級單元Mrij 中的緩衝元件(Qrij1 、Qrij4 )包括nMOS電晶體Qrij1 與pMOS電晶體Qrij4 ，從而實施後傳輸閘(Qrij1 、Qrij4 )。
接著，如圖7A所示，前級單元Mij 以前傳輸閘(Qij1 、Qij4 )與前反向器Iij 實施四倍電體晶體位元級單元。類似地，後級單元Mrij 以後傳輸閘(Qrij1 、Qrij4 )與後反向器Irij 實施四倍電體晶體位元級單元。
在根據第二實施例的MM中，在耦合元件(Qij1 、Qij4 )中的nMOS電晶體Qij1 具有連接至前一個後級單元Mri(j-1) 之輸出端的第一主電極、連接至前級單元Mij 之前反向器Iij 之輸入端的第二主電極、以及連接至第一時鐘線Lclk1 的閘極電極。儘管在圖7A中省略了圖解，但後級單元Mri(j-1) 是分配給圖3A至3C中所示的E行Ur(j-1) 之後級單元Mr1(j-1) 、Mr2(j-1) 、Mr3(j-1) 、……、Mr(m-1)(j-1) 、Mrm(j-1) 中的一者。E行Ur(j-1) 與圖2所示的O行U1 、U2 、U3 、.....、Un-1 、Un 的陣列的輸入側相鄰配置。
並且在耦合元件(Qij1 、Qij4 )中的pMOS電晶體Qij4 具有連接至前一個後級單元Mri(j-1) 之輸出端的第一主電極、連接至前級單元Mij 之前反向器Iij 之輸入端的第二主電極、以及連接至第二時鐘線Lclk2 的閘極電極。與傳統的分立MOS電晶體相比，nMOS電晶體Qij1 與pMOS電晶體Qij4 的基板端(主體)在內部沒有連接到各別的第一主電極，並且只有nMOS電晶體Qij1 與pMOS電晶體Qij4 的第一與第二主電極並聯連接。
如圖7B所示，第一時鐘信號CLK與第二時鐘信號CLK(bar)中的每一者週期性地以時鐘循環Tau [Greek]clock 在高位準與低位準之間擺動，使得第一時鐘信號CLK與第二時鐘信號CLK(bar)彼此臨時間隔Tau [Greek] clock / 2。如CMOS傳輸閘，耦合元件(Qij1 、Qij4 )係由pMOS電晶體Qij4 與nMOS電晶體Qij1 實施。因為第二時鐘信號CLK (bar)係第一時鐘信號CLK的反向信號，所以耦合元件(Qij1 、Qij4 )的控制端透過第一時鐘信號CLK與第二時鐘信號CLK(bar)以互補方式偏置，使得pMOS電晶體Qij4 與nMOS電晶體Qij1 接通或斷開。
類似於圖5A中所示之波形，第一時鐘信號CLK與第二時鐘信號CLK(bar)以一種模式擺動準互補，使得第二時鐘信號CLK(bar)在從第一時鐘信號CLK的下降邊緣在Tau [Greek] clock /6的週期之後上升並且在第一時鐘信號CLK的上升邊緣在Tau [Greek] clock /6的週期之前下降。這裡，圖7B中所示的第一時鐘信號CLK與第二時鐘信號CLK(bar)的時鐘循環Tau [Greek]clock 與控制ALU 112中的算術與邏輯操作的時鐘循環相同。
然後，當第一時鐘信號CLK係在高位準處，而第二時鐘信號CLK(bar)係在低位準處時，並且當連接至前一個後級單元Mri(j-1) 之輸出端的nMOS電晶體Qij1 的第一主電極為邏輯「0」時，在nMOS電晶體Qij1 處將出現正閘極-源極電壓(或閘極-汲極電壓)，並且nMOS電晶體Qij1 開始導通，並且前傳輸閘(Qij1 、Qij4 )導通。
當連接至前一個後級單元Mri(j-1) 之輸出端的第一主電極現在連續升高到邏輯「1」時，所以閘極-源極電壓在nMOS電晶體Qij1 上將低(或閘極-汲極電壓)，並且nMOS電晶體Qij1 開始截止。同時，pMOS電晶體Qij4 具有負閘極-源極電壓(或閘極-汲極電壓)建立，由此pMOS電晶體Qij4 開始導通並且前傳輸閘(Qij1 、Qij4 )切換，使得即使pMOS電晶體Qij4 與nMOS電晶體Qij1 同時工作，但是pMOS電晶體通過強「1」(strong“1”)而不是差「0」(poor“0”)，並且nMOS電晶體Qij1 通過強「0」(strong“0”)而不是差「1」(poor“1”)。
由此實現了前傳輸閘(Qij1 、Qij4 )在整個電壓範圍內通過，與其臨限電壓無關，因此耦合元件(Qij1 、Qij4 )可控制從與O行Uj 之輸入相鄰配置的E行Ur(j-1) 中分配的相鄰後級單元Mri(j-1) 的輸出端傳輸信號，並且可最小化耦合元件(Qij1 、Qij4 )中的雜散壓降。然後，朝向前級單元Mij 之前反向器Iij 之輸入端的信號(儲存在第(j-1)個後級單元Mri(j-1) 的儲存電容器Cri(j-1) 中)的骨牌運輸受到保護。
即，在根據第二實施例的MM中，提供耦合元件(Qij1 、Qij4 )，從而將第j個前級單元Mij 的信號儲存狀態與前一個雙位元記憶體單位之第(j-1)個後級單元Mri(j-1) 的信號儲存狀態隔離，類似於第一實施例中所述的耦合元件Qij1 。當從第一時鐘線Lclk1 施加的第一時鐘信號CLK變成高位準時，與從第二時鐘線Lclk2 施加的第二時鐘信號CLK(bar)變為低位準的時序同時，從第(j-1)個後級單元Mri(j-1) 之輸出端到第j個前級單元Mij 之前反向器Iij 之輸入端的信號路徑變為導通。
與第一實施例相似，前反向器Iij 係由包含pMOS電晶體Qij2 (其具有連接至電源線Lsv 的第一主電極以及連接至耦合元件Qij1 之第二主電極的閘極電極)及nMOS電晶體Qij3 (其具有連接至pMOS電晶體Qij2 之第二主電極的第一主電極、連接至耦合元件Qij1 之第二主電極的閘極電極、以及連接至接地電位的第二主電極)的CMOS反向器實施。對於前反向器Iij 的輸出端，分配在前反向器Iij 中的儲存電容器Cij 係與nMOS電晶體Qij3 並聯連接。並且連接pMOS電晶體Qij2 之第二主電極與連接nMOS電晶體Qij3 之第一主電極的輸出節點作為前級單元Mij 的內部輸出端。
前級單元Mij 的內部輸出端將儲存在儲存電容器Cij 中的信號傳遞至後級單元Mrij 。意即，前反向器Iij 反向透過耦合元件Qij1 傳輸的信號，並且將反向信號進一步傳輸到與前級單元Mij 的輸出側相鄰配置的E行Urj 。並且，前級儲存電容器Cij 儲存反向信號。後級單元Mrij 包括緩衝元件(Qrij1 、Qrij4 )，其包括nMOS電晶體Qrij1 和pMOS電晶體Qrij4 ，實施後傳輸閘(Qrij1 、Qrij4 )。
類似於前傳輸閘(Qij1 、Qij4 )，在緩衝元件(Qij1 、Qij4 )中的pMOS電晶體Qrij4 具有連接至前級單元Mij 之輸出端的第一主電極、連接至後級單元Mrij 之後反向器Irij 之輸入端的第二主電極、以及連接至第一信號供應線Lclk1 的閘極電極。
在緩衝元件(Qrij1 、Qrij4 )中的nMOS電晶體Qrij1 具有連接至前級單元Mij 之輸出端的第一主電極、連接至後級單元Mrij 之後反向器Irij 之輸入端的第二主電極、以及連接至第二信號供應線Lclk2 的閘極電極。nMOS電晶體Qrij1 與pMOS電晶體Qrij4 的基板端(主體)在內部沒有連接到第一主電極，並且只有nMOS電晶體Qrij1 與pMOS電晶體Qrij4 的第一與第二主電極並聯連接。
因為第二時鐘信號CLK(bar)係第一時鐘信號CLK的反向信號，如CMOS傳輸閘，所以緩衝元件(Qrij1 、Qrij4 )的控制端透過第一時鐘信號CLK與第二時鐘信號CLK(bar)以互補方式偏置，使得pMOS電晶體Qrij4 與nMOS電晶體管Qrij1 接通或斷開。
當在第一控制端上的電壓為高位準時，互補低位準信號係施加至第二控制端，允許pMOS電晶體Qrij4 與nMOS晶體管Qrij1 導通並將輸入端的信號傳遞到輸出端。當在第一控制端上的電壓為低位準時，互補高位準信號係施加至第二控制端，將pMOS電晶體Qrij4 與nMOS晶體管Qrij1 關閉並強制在輸入端與輸出端兩者上實現高阻抗條件。
然後，緩衝元件(Qrij1 、Qrij4 )控制來自配置在與E行Urj 的輸入側相鄰的O行Uj 中分配的相鄰前級單元Mij 之輸出端的信號傳輸。因為第一時鐘信號CLK與第二時鐘信號CLK(bar)如圖7B所示在準互補模式下週期性地擺動，所以耦合元件(Qij1 、Qij4 )與緩衝元件(Qrij1 、Qrij4 )操作準互補，使得當耦合元件(Qij1 、Qij4 )係導通狀態時，緩衝元件(Qrij1 、Qrij4 )係截止狀態，反之亦然。因此，防止從前反向器Iij 的儲存電容器Cij 至後反向器Irij 之信號的骨牌運輸。
另一方面，當從第一時鐘線Lclk1 施加的第一時鐘信號CLK變成高位準時，與從第二時鐘線Lclk2 施加的第二時鐘信號CLK(bar)變為低位準的時序同時，從第j個前級單元Mij 之輸出端至第j個後級單元Mrij 之後反向器Irij 之輸入端的信號路徑由緩衝元件(Qrij1 、Qrij4 )變為截止狀態。
然後，儲存在前級單元Mij 之儲存電容器Cij 中的信號之朝向後級單元Mrij 之後反向器Irij 之輸入端的骨牌運輸係藉由緩衝元件(Qrij1 、Qrij4 )保護，而儲存在第j個前級單元Mij 之儲存電容器Cij 的信號係傳輸至後級單元Mrij 之後反向器Irij 的輸入端。並且可以最小化緩衝元件(Qrij1 、Qrij4 )中的雜散壓降。雜散壓降可歸因於pMOS電晶體Qrij4 與nMOS電晶體Qrij1 的臨限電壓。
後反向器Irij 具有連接至後傳輸閘(Qrij1 、Qrij4 )之輸出端的輸入端。後反向器Irij 係由包含具有連接至電源線Lsv 的第一主電極以及連接至緩衝元件Qrij1 之第二主電極的閘極電極的pMOS電晶體Qrij2 及具有連接至pMOS電晶體Qrij2 之第二主電極的第一主電極、連接至緩衝元件Qrij1 之第二主電極的閘極電極、以及連接至接地電位的第二主電極的nMOS電晶體Qrij3 的CMOS反向器實施。對於後反向器Irij 的輸出端，分配在前反向器Irij 中的儲存電容器Crij 係與nMOS電晶體Qrij3 並聯連接。
並且連接pMOS電晶體Qrij2 之第二主電極與連接nMOS電晶體Qrij3 之第一主電極的輸出節點作為後級單元Mrij 的輸出端。後級單元Mrij 的輸出端將儲存在儲存電容器Crij 中的信號遞送到下一個前級單元Mi(j+1) 。意即，後反向器Irij 再反向從配置在相同列之前級單元Mij 傳輸的反向信號，並且將再反向信號進一步傳輸到與後級單元Mrij 的輸出側相鄰配置的O行U(j+1) 。並且，儲存電容器Crij 儲存再反向信號。
接著，根據第一時鐘信號CLK與第二時鐘信號CLK(bar)，儲存在第(j-1)個後級單元Mri(j-1) 之儲存電容器Cri(j-1) 中的信號可被傳輸至在後級單元Mrij 之儲存電容器Crij 處的節點。
此外，類似於第一實施例，因為前反向器Iij 與後反向器Irij 之CMOS反向器分別切換nMOS電晶體Qij1 、Qrij1 與pMOS電晶體Qij4 、Qrij4 ，所以前級單元Mij 與後級單元Mrij 的每個輸出可以連接到電源線Lsv 的電位，序列鏈中的信號電壓位準不會降低。 因此，根據關於第二實施例的MM，可以實現具有較低供應電壓的位元組大小或字組大小之儲存資訊的精確行進傳輸。
( 第三實施例： 2.5 TR 單元方案 ) = 比較例 = 在圖4A與圖4B所示之組態中，在第i列上的第j個前級單元Mij 具有實施單個反向器的前反向器Iij 。並且，在第i列上的第j個後級單元Mrij 具有實施單個反向器的後反向器Irij 。
然而，在根據第三實施例之比較例的MM中，如圖8所示，前級單元與後級單元中的每一者可包括兩個反向器，以便建立五倍電晶體位元級單元。意即，在第i列上的第j個前級單元Mij 包括在第一前反向器Iij1 與儲存電容器Cij 之間的第二前反向器Iij2 。並且在第i列上的第j個後級單元Mrij 包括在第一後反向器Irij1 與儲存電容器Crij 之間的第二後反向器Irij2 。
在根據第三實施例之比較例的MM中，第二前反向器Iij2 係由包含pMOS電晶體Qij5 (其具有連接至電源線Lsv 的第一主電極以及連接至前反向器Iij1 之輸出端的閘極電極)及nMOS電晶體Qij6 (其具有連接至pMOS電晶體Qij5 之第二主電極的第一主電極、連接至第一前反向器Iij1 之輸出端的閘極電極、以及連接至接地電位的第二主電極)的CMOS反向器實施。儲存電容器Cij 係與nMOS電晶體Qij6 並聯連接。
並且連接pMOS電晶體Qij5 之第二主電極與連接nMOS電晶體Qij6 之第一主電極的輸出節點作為前級單元Mij 的內部輸出端。前級單元Mij 的內部輸出端遞送儲存在儲存電容器Cij 中的信號至後級單元Mrij ，其在下一個前級單元Mi(j+1) 之前配置。
第二後反向器Irij2 係由包含具有連接至電源線Lsv 的第一主電極以及連接至第一後反向器Irij1 之輸出端的閘極電極的pMOS電晶體Qrij5 及具有連接至pMOS電晶體Qrij5 之第二主電極的第一主電極、連接至第一後反向器Irij1 之輸出端的閘極電極、以及連接至接地電位的第二主電極的nMOS電晶體Qrij6 的CMOS反向器實施。
儲存電容器Crij 係與nMOS電晶體Qrij6 並聯連接。並且連接pMOS電晶體Qrij5 之第二主電極與連接nMOS電晶體Qrij6 之第一主電極的輸出節點作為後級單元Mrij 的內部輸出端。後級單元Mrij 的內部輸出端遞送儲存在儲存電容器Crij 中的信號至前級單元Mi(j+1) ，其在下一個前級單元Mri(j+1) 之前配置。
因為第二前反向器Iij2 係插入在第一前反向器Iij1 與儲存電容器Cij 之間，由第一前反向器Iij1 反向的信號由前反向器Iij2 再次反向並儲存在儲存電容器Cij 中。也就是說，與饋送至前級單元Mij 的信號相同的信號係儲存在儲存電容器Cij 中。而且，因為第二後反向器Irij2 係插入在第一後反向器Irij1 與儲存電容器Crij 之間，由第一後反向器Irij1 反向的信號由第二後反向器Irij2 再次反向並儲存在儲存電容器Crij 中。也就是說，與饋送至後級單元Mrij 的信號相同的信號係儲存在儲存電容器Crij 中。
假設，當邏輯位準「1」的信號從在第i列上的第(j-1)個後級單元Mri(j-1) 發送時，例如0.7伏的電位(其比在第i列上的第j個前級單元Mij 的nMOS電晶體Qij3 的0.4伏的臨限電壓Vth 略大)根據比較例係經由在MM組態中的耦合元件(nMOS電晶體)Qij1 施加至第一前反向器Iij1 的輸入端。當0.7伏的電位係施加至nMOS電晶體Qij3 的閘極電極時，nMOS電晶體Qij3 變成導通，並且然後前反向器Iij2 的輸入端變成邏輯位準「0」(＝零伏)。
然後，邏輯位準「0」的信號係傳輸至第二前反向器Iij2 的輸入端，並且pMOS電晶體Qij5 變成導通。這裡，pMOS電晶體Qij5 引起供應電壓中的壓降(＝一伏)，其施加到pMOS電晶體Qij5 的第一主電極，並且儲存電容器Cij 的電極間電位由於pMOS電晶體Qij5 的壓降變為一減少的電壓(＝0.7伏)，以及邏輯位準「1」的信號係儲存在儲存電容器Cij 中。相同的操作也在第i列上的第j個後級單元Mrij 執行。
然後，從第j個後級單元Mrij 發送至第(j+1)個前級單元Mi(j+1) 的nMOS電晶體Qi(j+1)3 之第一主電極的邏輯位準「1」的電位(＝0.7伏)變為等於從第(j-1)個後級單元Mri(j-1) 發送之信號的電位(＝0.7伏)。因此，當通過前級單元的複數個級時，施加到各別nMOS電晶體的閘極電極的信號位準不衰減，並且可以防止信號位準變為小於各別nMOS電晶體的臨限電壓Vth 。結果，儲存的資訊可適當地傳輸到後續前級單元。
如上所述，在根據比較例的MM中，因為每一個雙位元記憶體單位包括O行與E行，每個O行與E行藉由將「1」的輸入信號的衰減脈衝高度放大為供應電壓的電壓位準，即使在較低供應電壓下操作時對衰減的輸入波形進行成形以恢復原始脈衝高度，即使在較低供應電壓下可實現位元組大小或字組大小之儲存的資訊之精確行進傳輸。
= 第三實施例之 2.5 倍 TR 單元 = 在圖8所示之組態中，在第i列上的第j個前級單元Mij 包括雙前反向器Iij1 、Iij2 與儲存電容器Cij 。並且在第i列上的第j個後級單元Mrij 包括雙後反向器Irij1 、Irij2 與儲存電容器Crij 。然而在根據第三實施例的一MM中，如圖9所示，前級單元與後級單元的每一者可包括寄生低通濾波器，以便劃分第三實施例中所述的五倍電晶體位元級單元，從而實現2.5倍電晶體位元級單元。
意即，在第i列上的第j個前級單元Mij 包括在第一前反向器Iij1 與第二前反向器Iij2 之間的寄生低通濾波器LPFij 。並且在第i列上的第j個後級單元Mrij 包括在反向器Irij1 與Irij2 之間的寄生低通濾波器LPFrij 。
在根據第三實施例的MM中，寄生低通濾波器LPFij 包括具有連接至第一前反向器Iij1 之輸出端一端以及連接至第二前反向器Iij2 之輸入端其他端的雜散電阻器Rlpfij 、以及具有在雜散電阻器Rlpfij 與第二前反向器Iij2 之間連接的一端與連接至接地的其它端之雜散電容器Clpfij 。
寄生低通濾波器LPFrij 包括具有連接至第一後反向器Irij1 之輸出端一端以及連接至第二後反向器Irij2 之輸入端其他端的雜散電阻器Rlpfrij 、以及具有在雜散電阻器Rlpfrij 與第二後反向器Irij2 之間連接的一端與連接至接地的其它端之雜散電容器Crlpfij 。
然而，圖9中所示之雜散電阻器Rlpfij 、雜散電容器Clpfij 、雜散電阻器Rlpfrij 與雜散電容器Crlpfij 可以藉由諸如實體電阻元件、實體電容元件等的實際電子組件來實現，以便獲得更大的電阻或電容。如果需要更大的實體電容器Crlpfij 值，如用於實體電容器Crlpfij 的介電質膜，可以使用除SiO2 膜之外的介電質膜(諸如Si3 N4 膜)、或具有包括氧化矽膜(SiO2 膜)之三層結構的ONO膜。此外，電容器介電質膜可包括含有選自Sr、Al、Mg、Y、Hf、Zr、Ta與Bi的氧化物、或含有選自上述元素中的至少一元素的氮化矽。
如圖3A、3B與3C所示，由於寄生低通濾波器LPFij 係插入在在第一前反向器Iij1 與第二前反向器Iij2 之間所以實施MM，即使耦合元件Qij1 係藉由第一時鐘信號CLK高速切換至截止狀態與導通狀態並且高頻雜訊發生在耦合元件Qij1 之輸出處，高頻雜訊可藉由寄生低通濾波器LPFij 切斷，可以防止第二前反向器Iij2 由於高頻雜訊而發生故障。
同樣由於寄生低通濾波器LPFrij 係插入在在第一後反向器Irij1 與第二後反向器Irij2 之間，即使耦合元件Qrij1 係藉由第一時鐘信號CLK高速切換至截止狀態與導通狀態並且高頻雜訊發生在耦合元件Qrij1 之輸出處，高頻雜訊可藉由寄生低通濾波器LPFrij 切斷，可以防止後反向器Irij2 由於高頻雜訊而發生故障。
此外，類似於第一與第二實施例，因為前反向器Iij1 、Iij2 與後反向器Irij1 、Irij2 之CMOS反向器分別切換nMOS電晶體Qij3 、Qij6 、Qrij3 、Qrij6 與pMOS電晶體Qij2 、Qij5 、Qrij2 、Qrij5 ，所以前級單元Mij 與後級單元Mrij 的每個輸出可以連接到電源線Lsv 的電位，序列鏈中的信號電壓位準不會降低。
( 反向 MM) 儘管圖2已示出包括暫時儲存並且在每個O列U1 、U2 、U3 、........、Un-1 、Un 及E行Ur1 、Ur2 、Ur3 、........、Ur(n-1) 、Urn 中儲存位元組大小資料、字組大小資料、位元組大小指令或字組大小指令的資訊MMM31的MM，依次順序地從輸入端INs向輸出端傳輸與時鐘信號同步的資訊。
圖10根據本發明額外實施例繪示反向MM。如圖10所示，額外實施例的MM係由m*2n矩陣實施，其包含O行U1 、U2 、U3 、........、Un-1 、Un 陣列與交替地插入在相鄰O行U1 、U2 、U3 、........、Un-1 、Un 之間的E行陣列Ur1 、Ur2 、Ur3 、........、Urn-1 、Urn 。
意即，E行Ur1 、Ur2 、Ur3 、........、Urn-1 、Urn 係沿著流的方向以在交替週期位置處配置至O行U1 、U2 、U3 、........、Un-1 、Un 。透過O行U1 、U2 、U3 、........、Un-1 、Un ，資訊如圖10所示係經由E行Ur1 、Ur2 、Ur3 、........、Ur(n-1) 、Urn 與第一時鐘信號同步地從輸出端朝輸入端傳輸。這裡，「m」是由位元組大小或字組大小判定的整數。雖然位元組大小或字組大小的選擇是可選的，但是當設計計算機架構時，位元組大小或字組大小自然是八位元的倍數，通常使用16、32與64位元。
即，如圖10所示，第一E行Ur1 係分配在m*2n矩陣的左側處，第一O行U1 係插入第一E行Ur1 與第二O行U2 之間。第一O行U1 與第一E行Ur1 的組合實施第一雙位元記憶體單位。
並且，如圖10所示，第二E行Ur2 係插入在第二O行U2 與第三O行U3 之間。第二O行U2 與第二E行Ur2 的組合實施第二雙位元記憶體單位。類似地，第三E行Ur3 係插入在第三O行U3 與第四O行U4 之間。第三O行U3 與第三E行Ur3 的組合實施第三雙位元記憶體單位。
並且，如圖10所示，第n個O行Un 係配置在第n個E行Urn 後面。第n個O行Un 與第n個E行Urn 的組合實施第n個雙位元記憶體單位。因此，如果我們專注於雙位元記憶體單位，則額外實施例的反向MM係由m*n矩陣實施。
圖11A與11B繪示在圖10中所示的另一MM的單元級表示中m*2n矩陣(這裡，「m」是由位元組大小或字組大小判定的整數)的第i列的陣列，其儲存在每一個前級單元Mi1 、Mi2 、Mi3 、........、Mi(n-1) 、Min 中位元級的反向資訊，並經由後級單元Mri1 、Mri2 、Mri3 、........、 Mri(n-1) 、Mrin 在圖2-5中所示之MM的反向上逐步地與第一時鐘信號同步序列地反向及傳輸資訊，即，從圖2-5的表示中的輸出端Oi 朝向輸入端Ii 。
m*2n矩陣中左側第一行係由後級單元Mr11 、Mr21 、Mr31 、........、Mr(m-1)1 、Mrm1 的垂直陣列實施，其表示如圖11A所示的第一E行Ur1 。雖然各別後級單元Mr11 、Mr21 、Mr31 、........、Mr(m-1)1 、Mrm1 的圖解由Mrj1 的通用概念表示(j=1到m)。每一個後級單元Mr11 、Mr21 、Mr31 、........、Mr(m-1)1 、Mrm1 為組態以儲存單個位元之資料的位元級單元。
m*2n矩陣中左側第二行係由前級單元M11 、M21 、M31 、........、M(m-1)1 、Mm1 的垂直陣列實施，其表示第一O行U1 。雖然各別前級單元M11 、M21 、M31 、........、M(m-1)1 、Mm1 的圖解由Mj1 的通用概念表示(j=1到m)。每一個前級單元M11 、M21 、M31 、........、M(m-1)1 、Mm1 為組態以儲存單個位元之資料的位元級單元。
類似地，m*2n矩陣中第三行係由後級單元Mr12 、Mr22 、Mr32 、........、Mr(m-1)2 、Mrm2 的垂直陣列實施，其表示第二E行Ur2 。雖然各別後級單元Mr12 、Mr22 、Mr32 、........、Mr(m-1)2 、Mrm2 的圖解由Mrj2 的通用概念表示(j=1到m)。每一個後級單元Mr12 、Mr22 、Mr32 、........、Mr(m-1)2 、Mrm2 為組態以儲存單個位元之資料的位元級單元。
m*2n矩陣中第四行係由前級單元M12 、M22 、M32 、........、M(m-1)2 、Mm2 的垂直陣列實施，其表示第二O行U2 。雖然各別前級單元M12 、M22 、M32 、........、M(m-1)2 、Mm2 的圖解由Mj2 的通用概念表示(j=1到m)。每一個前級單元M12 、M22 、M32 、........、M(m-1)2 、Mm2 為組態以儲存單個位元之資料的位元級單元。
m*2n矩陣中右側第二行係由後級單元Mr1n 、Mr2n 、Mr3n 、........、Mr(m-1)n 、Mrmn 的垂直陣列實施，其表示如圖11B所示之第n個E行Urn 。雖然後級單元Mr1n 、Mr2n 、Mr3n 、........、Mr(m-1)n 、Mrmn 的圖解由Mrjn 的通用概念表示(j=1到m)。每一個後級單元Mr1n 、Mr2n 、Mr3n 、........、Mr(m-1)n 、Mrmn 為組態以儲存單個位元之資料的位元級單元。
m*2n矩陣中右側第一行係由前級單元M1n 、M2n 、M3n 、........、M(m-1)n 、Mmn 的垂直陣列實施，其表示第n個O行Un 。雖然前級單元M12 、M22 、M32 、........、M(m-1)2 、Mm2 的圖解由Mjn 的通用概念表示(j=1到m)。每一個前級單元M1n 、M2n 、M3n 、........、M(m-1)n 、Mmn 為組態以儲存單個位元之資料的位元級單元。
如圖12所示，在根據額外實施例的反向MM中，在第i列上的第j個前級單元Mij 包含具有連接第(j+1)個後級單元Mri(j+1) 之輸出端的輸入端之耦合元件Qij1 以及連接至第一時鐘線Lclk1 之閘極電極。也就是說，後級單元Mri(j+1) 係分配在耦合元件Qij1 的右側。
並且，第j個前級單元Mij 更包含前反向器Iij ，其具有連接至耦合元件Qij1 之輸出端的輸入端。前反向器Iij 係由包含具有連接至電源線Lsv 的第一主電極以及連接至耦合元件Qij1 之輸出端的閘極電極之pMOS電晶體Qij2 、及具有連接至pMOS電晶體Qij2 之第二主電極的第一主電極、連接至耦合元件Qij1 之輸入端的閘極電極、以及連接至接地電位的第二主電極之nMOS電晶體Qij3 的CMOS反向器實施。
對於前反向器Iij 的輸出端，分配在前反向器Iij 中的儲存電容器Cij 係並聯連接。並且連接pMOS電晶體Qij2 之第二主電極與連接nMOS電晶體Qij3 之第一主電極的輸出節點作為前級單元Mij 的內部輸出端。內部輸出端將儲存在儲存電容器Cij 中的信號傳遞至分配在前級單元Mij 之左側的第j個後級單元Mrij 。
並且在第i列上的第j個後級單元Mrij 包括具有連接至第j個前級單元Mij 之內部輸出端的輸入端及連接至第二時鐘線Lclk2 之閘極電極、以及具有連接至緩衝元件Qrij1 之輸出端的輸入端的後反向器Irij ，的緩衝元件Qrij1 。後反向器Irij 係由包含具有連接至電源線Lsv 的第一主電極以及連接至緩衝元件Qrij1 之輸出端的閘極電極的pMOS電晶體Qrij2 及具有連接至pMOS電晶體Qrij2 之第二主電極的第一主電極、連接至緩衝元件Qrij1 之輸出端的閘極電極、以及連接至接地電位的第二主電極的nMOS電晶體Qrij3 的CMOS反向器實施。
對於後反向器Irij 的輸出端，分配在後反向器Irij 中的儲存電容器Crij 係並聯連接。並且連接pMOS電晶體Qrij2 之第二主電極與連接nMOS電晶體Qrij3 之第一主電極的輸出節點作為後級單元Mrij 的輸出端。輸出端將儲存在儲存電容器Crij 中的信號傳遞至分配在後級單元Mrij 之左側的第(j-1)個前級單元Mi(j-1) 。
如上所述，在額外實施例之反向MM中，因為每一個雙位元記憶體單位包括O行與E行，使得每個雙位元記憶體單位可藉由將「1」的輸入信號的衰減脈衝高度放大為供應電壓的電壓位準，對衰減的輸入波形進行成形以恢復原始脈衝高度，即使在較低供應電壓下可實現位元組大小或字組大小之儲存的資訊之精確行進傳輸。
並且，此外，根據圖10、11A、11B與12所示之額外實施例的反向MM，因為對每個O行U1 、U2 、U3 、........、Un-1 、Un 與E行Ur1 、Ur2 、Ur3 、........、Urn-1 、Urn 的尋址消失，所以所需資訊可以用較低的供應電壓傳輸至連接到記憶體晶片之邊緣側的目目的地單位。
( 雙向 MM) 此外，可以組合圖10中所示的反向MM與圖2中所示的前向MM以實現雙向MM，使得位元組或字組大小資訊在輸入與輸出行之間雙向傳輸。實施雙向MM的可選方案之一是在美國專利第8949650號及第9361957號中所載拓撲中描繪在單個半導體晶片上的前向和反向MM的模式。
實施雙向MM的另一可選方案是在第二半導體晶片2上堆疊第一半導體晶片1，在第一半導體晶片1上描繪前向MM的圖案，在第二半導體晶片2上描繪如圖13與14所示之反向MM的圖案。在圖14所示之正反器組態中，對於互連第一半導體晶片1與第二半導體晶片2，複數個焊錫凸塊Bij 係分別沉積在第二半導體晶片2上的複數個晶粒墊P2ij 上(i=1至m；j=1至n)。
為了將第一半導體晶片1安裝在第二半導體晶片2上，翻轉第一半導體晶片1，使其頂面朝下，並對準使其墊與第二半導體晶片2上的匹配墊對準，然後焊料料凸塊Bij 回焊以完成互連。
類似於圖12中所示的電路拓撲，在圖13的下部處所示的半導體晶片2之頂表面的右側，第j個前級單元Mij(2) 係分配在第i列上，第j個前級單元Mij(2) 具有由nMOS電晶體實施的橫向耦合元件Qij1 。橫向耦合元件Qij1 具有連接至第(j+1)個後級單元之輸出端的輸入端、以及連接至第一時鐘線Lclk1 的閘極電極。儘管省略了圖解，但是第(j+1)個後級單元係分配在橫向耦合元件Qij1 的右側。並且，第j個前級單元Mij (2)更具有前CMOS反向器，其具有連接至橫向耦合元件Qij1 之輸出端的輸入端。
前CMOS反向器包括具有連接至電源線Lsv 的第一主電極以及連接至橫向耦合元件Qij1 之輸出端的閘極電極之pMOS電晶體Qij2 、及具有連接至pMOS電晶體Qij2 之第二主電極的第一主電極、連接至橫向耦合元件Qij1 之輸入端的閘極電極、以及連接至接地電位的第二主電極之nMOS電晶體Qij3 。對於前CMOS反向器的輸出端，分配至前CMOS反向器中的儲存電容器Cij 係並聯連接。
並且連接pMOS電晶體Qij2 之第二主電極與連接nMOS電晶體Qij3 之第一主電極的輸出節點作為前級單元Mij(2) 的內部輸出端。透過第i列的行間線，內部輸出端將儲存在儲存電容器Cij 中的信號傳遞至分配在前級單元Mij(2) 之左側的第j個後級單元Mrij(2) 。
在介於第j個前級單元Mij(2) 與第j個後級單元Mrij(2) 之間第i列之行間線上的中間點處，連接由nMOS電晶體實施的晶片間耦合元件Qij4 之輸入端。晶片間耦合元件Qij4 具有連接至晶片墊P2ij 的輸出端、以及連接至晶片間時鐘線Lint-1 的閘極電極。
並且，在第i列上的第j個後級單元Mrij(2) 具有由nMOS電晶體實施的緩衝元件Qrij1 。緩衝元件Qrij1 具有連接至第j個前級單元Mij (2)之內部輸出端的輸入端、及連接至第二時鐘線Lclk2 之閘極電極、以及具有連接至緩衝元件Qrij1 之輸出端的輸入端的後CMOS反向器。
後CMOS反向器包含具有連接至電源線Lsv 的第一主電極以及連接至緩衝元件Qrij1 之輸出端的閘極電極的pMOS電晶體Qrij2 、及具有連接至pMOS電晶體Qrij2 之第二主電極的第一主電極、連接至緩衝元件Qrij1 之輸出端的閘極電極、以及連接至接地電位的第二主電極的nMOS電晶體Qrij3 。
對於後CMOS反向器的輸出端，分配至後CMOS反向器中的儲存電容器Crij 係並聯連接。並且連接pMOS電晶體Qrij2 之第二主電極與連接nMOS電晶體Qrij3 之第一主電極的輸出節點作為後級單元Mrij(2) 的輸出端。輸出端將儲存在儲存電容器Crij 中的信號傳遞至分配在後級單元Mrij(2) 之左側的第(j-1)個前級單元。
儘管省略了覆晶表面上的詳細電路組態的圖解，但是類似於圖4A中所示的電路拓撲，在圖13的上部處所示的半導體晶片1的覆晶表面的左側位置處，分配在MM矩陣中第i列上的第j個前級單元Mij(1) 。前級單元Mrij(1) 具有由nMOS電晶體實施的橫向耦合元件，其具有連接至第(j-1)個後級單元之輸出端的第一主電極以及連接至第一時鐘線的閘極電極、以及具有連接至橫向耦合元件之第二主電極之輸入端的前CMOS反向器。也就是說，橫向耦合元件控制來自第(j-1)個後級單元之輸出端的信號傳輸。
前CMOS反向器包含具有連接至電源線的第一主電極以及連接至橫向耦合元件之第二主電極的閘極電極的pMOS電晶體、及具有連接至pMOS電晶體之第二主電極的第一主電極、連接至橫向耦合元件之第二主電極的閘極電極、以及連接至接地電位的第二主電極的nMOS電晶體。
對於前CMOS反向器的輸出端，分配至前CMOS反向器中的儲存電容器Cij 係與nMOS電晶體並聯連接。並且前CMOS反向器的輸出節點作為前級單元Mij(1) 的內部輸出端。透過第i列的行間線，前級單元Mij(1) 的內部輸出端遞送儲存在儲存電容器Cij 中的信號至後級單元Mrij(1) ，其在第(j+1)個前級單元之前配置。
在介於第j個前級單元Mij(1) 與第j個後級單元Mrij(1) 之間第i列之行間線上的中間點處，連接晶片墊P1ij 。並且，後級單元Mrij(1) 具有由nMOS電晶體實施的緩衝元件，其具有連接至前一個前級單元Mij(1) 之內部輸出端的第一主電極以及連接至第二時鐘線的閘極電極、以及具有連接至由nMOS電晶體實施之緩衝元件之第二主電極之輸入端的後CMOS反向器。
後CMOS反向器包含具有連接至電源線的第一主電極以及連接至緩衝元件之第二主電極的閘極電極的pMOS電晶體、及具有連接至pMOS電晶體之第二主電極的第一主電極、連接至緩衝元件之第二主電極的閘極電極、以及連接至接地電位的第二主電極的nMOS電晶體。
對於後CMOS反向器的輸出端，分配在後CMOS反向器中的儲存電容器係與nMOS電晶體並聯連接。並且後CMOS反向器的輸出節點作為後級單元Mrij(1) 的輸出端。後級單元Mrij(1) 的輸出端將儲存在儲存電容器中的信號遞送到第(j+1)個前級單元。
在覆晶組態中，當第一半導體晶片1與第二半導體晶片2透過設置在中間節點處的特定焊料凸塊Bij 互連時，使得在第一半導體晶片1上的特定內部輸出節點係連接至在第二半導體晶片2上相應的內部輸入節點，並且在第二半導體晶片2上的特定內部輸出節點係透過晶片間耦合元件Qij4 連接至在第一半導體晶片1上相應的內部輸入節點。
藉由透過晶片間時鐘線Lint-1 供應的時鐘信號，因為在第一半導體晶片1上的特定內部輸出點可經連接至在第二半導體晶片2上的相應內部輸入節點，並且在第二半導體晶片2上的特定內部輸出節點可經連接置在第一半導體晶片1上的相應內部輸入節點，較短的向量資料可以在第一半導體晶片1與第二半導體晶片2之間以圓形方式滾過特定的中間節點。
將在第一半導體晶片1與第二半導體晶片2之間滾動旋轉方向的最短向量資料可以藉由儲存在相鄰兩行中的雙位元資料來實施。任意數量的連續相鄰的雙行組可以實施所需的向量資料長度，並且所需向量資料長度可以以諸如輸送器的連續移動帶的方式在第一半導體晶片1與第二半導體晶片2之間滾動旋轉方向。
(Mm 輔助 隨機存取能力的記憶體) 圖15繪示半導體晶片的示意性平面圖，其上描繪了MM輔助的隨機存取能力的記憶體(MM-ARACM)的圖案。特別地，作為MM-ARACM的實例之一，圖15繪示動態隨機存取記憶體(DRAM)、或雙倍資料速率(DDR)同步動態隨機存取記憶體(SDRAM)與DDR SDRAM的輸出介面22a。輸出介面22a可以分配在DDR SDRAM與電腦系統之處理器之間的路徑上，或者輸出介面22a可設置在DDR SDRAM與分配在朝向處理器之路徑處的另一個記憶體裝置之間。
輸出介面22a包括內部匯流排221、連接至內部匯流排221的介面記憶體222、以及連接至介面記憶體222的輸出匯流排223。輸出介面22a包括資料分配器224與MM快取(BLB1 、……、BLB13 、BLB14 、BLB15 與BLB16 )。儘管DDR SDRAM僅僅是DRAM的實例，但是圖15中所示的DDR SDRAM中的資料作為電荷儲存在記憶體矩陣20中排列之位元級單元的記憶體電容器中。
例如，記憶體矩陣20被分成第一記憶體陣列區塊DB1 、第二記憶體陣列區塊DB2 、第三記憶體陣列區塊DB3 、......、與第16個記憶體陣列區塊DB16 的十六個記憶體陣列區塊，並且根據設計規範，在圖15所示的實例中，可以將十六個記憶體陣列區塊分類為四組。第一記憶體陣列區塊DB1 、第二記憶體陣列區塊DB2 、第三記憶體陣列區塊DB3 、......、與第16個記憶體陣列區塊DB16 中的每一者包括128位元線，例如128位元線係分別連接至由電壓差動放大器實施的相應感測放大器。
分配給每一個記憶體陣列區塊DB1 、DB2 、DB3 、…..、DB16 的感測放大器的輸出係連接至相應的輸出緩衝器，並且感測放大器與輸出緩衝器組被示意性地示出為圖15所示之實例中的「感測放大器與緩衝器(SAB) 21」。
讀取操作耗盡位元級單元中的電荷，破壞數據，因此在讀出資料之後，SAB 21必須藉由向其施加電壓立即將其寫回到位元級單元中，對記憶體電容器充電，這被稱為「記憶體刷新(memory refresh)」。例如，十六個記憶體陣列區塊可實施一個記憶庫的一部分，並且複數個記憶庫的3D堆疊結構實施DDR SDRAM。因為該複數個記憶庫提供平行性，並且SDRAM具有單獨的資料與命令匯流排，可以對不同的庫命令進行流水線操作，可以平行執行多個記憶庫中的「激活」、「預充電」與「傳輸資料」的處理。
DRAM中的位元級單元係佈置在記憶體矩陣20的第一記憶體陣列區塊DB1 、第二記憶體陣列區塊DB2 、第三記憶體陣列區塊DB3 、......、與第16個記憶體陣列區塊DB16 中的每一個的列與行中。每一線附接到在列中的每個位元級單元，並且沿列運行的線稱為「字線」，其藉由在其上施加電壓來激活。
沿行運行的線在DRAM中稱為「位元線」，並且兩個這樣的互補位元線係附接至電壓差動放大器，其在陣列的邊緣處實施SAB 21中的感測放大器。每個位元級單元位於特定字線與位元線的交叉點，其可用於「尋址」它。在位元級單元中的資料由沿列與行之頂部運行的相同位元線讀取或寫入。
因為DRAM的存取等待時間基本上受到記憶體矩陣20的限制，為了產生更高的電位頻帶寬，開發了一種DDR方案，其允許在時鐘脈衝的上升邊緣與下降邊緣傳輸資料。DDR方案使用相同的命令，每個循環接受一次，但每個時鐘循環讀取或寫入兩個字元的資料。
在叢發模式中，叢發長度的資料被傳輸到連接至每個記憶體陣列區塊DB1 、DB2 、DB3 、…..、DB16 的相應感測放大器。來自SAB 21的輸出(其對應於儲存在第一記憶體陣列區塊DB1 、第二記憶體陣列區塊DB2 、第三記憶體陣列區塊DB3 、......、與第16個記憶體陣列區塊DB16 中的資料)包括例如，以16位元叢發長度饋送到內部匯流排221，並且128位元平行資料透過內部匯流排221傳輸到介面記憶體222。
因為叢發長度係有DDR SDRAM組織判定，並且叢發長度的值直接決定最小存取粒度，所以叢發長度可以被解釋為「最小快取線大小」。MM快取(BLB1 、……、BLB13 、BLB14 、BLB15 與BLB16 )包含第一叢發長度塊BLB1 、第13個叢發長度塊BLB13 、第14個叢發長度塊BLB14 、第15個叢發長度塊BLB15 、與第16個叢發長度塊BLB16 。
如圖16所示，第k個叢發長度塊BLBk (k=1至16)具有複數個奇數行U1 、U2 、U3 、........、U7 、U8 以及沿著圖16中所示之8*16矩陣中的列方向與複數個奇數行U1 、U2 、U3 、........、U7 、U8 以交替週期位置配置的複數個偶數行Ur1 、Ur2 、Ur3 、........、Ur7 、Ur8 。每一個奇數行U1 、U2 、U3 、........、U7 、U8 具有在8*16矩陣中沿著行方向排列有一系列前級單元，以便反向並儲存一組八位元的移動資訊。
並且，偶數行Ur1 、Ur2 、Ur3 、........、Ur7 、Ur8 各具有沿著該行方向對齊的一後級單元序列，以便再反向並儲存由相鄰奇數行反向的一組八位元的移動資訊。然後，在第k個叢發長度塊BLBk 的8*16矩陣的每一列中，儲存16位元叢發長度的串列資訊。
即，透過內部匯流排221傳輸的128位元平行資料藉由資料分割器224將16位元叢發長度的串列資訊分個成八個平行組，16位元叢發長度的串列資訊係傳輸至第一叢發長度塊BLB1 ，並且第一叢發長度塊BLB1 儲存具有16位元叢發長度的八個平行資料流。然後，第一叢發長度塊BLB1 將具有16位元叢發長度的八個平行資料流沿著流的方向朝向第二叢發長度塊(第二叢發長度塊之圖解在圖15中省略)以電腦系統中處理器之時鐘頻率同步傳輸。
類似地，並且序列地，具有16位元叢發長度的八個平行資料流沿著流的方向朝向第三叢發長度塊(該圖解省略)以電腦系統中處理器之時鐘頻率同步傳輸。最終，具有16位元叢發長度的八個平行資料流沿著流的方向從第15個叢發長度塊BLB15 朝向第16個叢發長度塊BLB16 以電腦系統中處理器之時鐘頻率同步傳輸，並且具有16位元叢發長度的八個平行資料流作為來自第16個叢發長度塊BLB16 的八位元平行資訊提供給電腦系統中的處理器。
圖17繪示MM輔助DRAM的另一實例的示意性平面圖，其包括DDR SDRAM與DDR SDRAM的輸出介面22b。輸出介面22b可以分配在DDR SDRAM與電腦系統之處理器之間的路徑上，或者輸出介面22b可設置在DDR SDRAM與分配在朝向處理器之路徑處的另一個記憶體裝置之間。輸出介面22b包括第一MM快取MMC1 、第二MM快取MMC2 、第三MM快取MMC3 、…..、以及第十六MM快取MMC16 。與圖15中所示的輸出介面22a相反，輸出介面22b不包括內部匯流排221，並且第一MM快取MMC1 、第二MM快取MMC2 、第三MM快取MMC3 、…..、以及第16個MM快取MMC16 係直接連接至記憶體陣列20，其被分割為第一記憶體陣列區塊DB1 、第二記憶體陣列區塊DB2 、第三記憶體陣列區塊DB3 、......、與第16個記憶體陣列區塊DB16 的十六個記憶體陣列區塊。
因為第一記憶體陣列區塊DB1 、第二記憶體陣列區塊DB2 、第三記憶體陣列區塊DB3 、......、與第16個記憶體陣列區塊DB16 中每一者包括128位元線，並且該128位元線係連接至相應的感測放大器，以及分配給記憶體陣列區塊DB1 、DB2 、DB3 、…..、DB16 中的每一者的感測放大器的輸出係連接至相應的輸出緩衝器，第一MM快取MMC1 、第二MM快取MMC2 、第三MM快取MMC3 、…..、以及第16個MM快取MMC16 係分別直接連接至相應的第一記憶體陣列區塊DB1 、第二記憶體陣列區塊DB2 、第三記憶體陣列區塊DB3 、......、與第16個記憶體陣列區塊DB16 之輸出緩衝器。感測放大器與輸出緩衝器組示意性地繪示為圖17所示之實例中的「感測放大器與緩衝器(SAB)21」。類似於圖15中所示之拓樸，在圖17中的十六個記憶體陣列區塊可實施一個記憶庫的一部分，並且複數個記憶庫的3D堆疊結構實施DDR SDRAM。
因為複數個記憶庫提供平行性，並且SDRAM具有單獨的資料與命令總線，所以可以對不同庫的命令進行流水線操作。此外，從第一記憶體陣列區塊DB1 、第二記憶體陣列區塊DB2 、第三記憶體陣列區塊DB3 、......、與第16個記憶體陣列區塊DB16 至第一MM快取MMC1 、第二MM快取MMC2 、第三MM快取MMC3 、…..、以及第16個MM快取MMC16 的資料流可平行執行。因為叢發長度係有DDR SDRAM架構判定，並且叢發長度的值直接決定最小存取粒度，所以叢發長度可以被解釋為最小快取線大小。
類似於圖16中所示之結構，第k個MM快取MMCk (k=1至16)具有複數個奇數行U1 、U2 、U3 、........、U7 、U8 以及沿著在128*16矩陣中的列方向與奇數行U1 、U2 、U3 、........、U7 、U8 在交替週期性位置處排列的複數個偶數行Ur1 、Ur2 、Ur3 、........、Ur7 、Ur8 。奇數行U1 、U2 、U3 、........、U7 、U8 中的每一者具有沿著在128*16矩陣中的行方向對齊的一序列前級單元，以便反向並儲存八位元之移動資訊組。
並且，偶數行Ur1 、Ur2 、Ur3 、........、Ur7 、Ur8 各具有沿著該行方向對齊的一後級單元序列，以便再反向並儲存由相鄰奇數行反向的一組八位元的移動資訊。然後，在第k個MM快取MMCk 的128*16矩陣的每一列中，儲存快取線大小的串列資訊。並且，具有快取線大小之128平行資料流係分別透過第一MM快取MMC1 、第二MM快取MMC2 、第三MM快取MMC3 、…..、以及第16個MM快取MMC16 朝向電腦系統中的處理器儲存與傳輸。
類似於圖15中所示的介面記憶體222的串聯結構，如果分別實現圖17所示之MM快取MMC1 、MMC2 、MMC3 、…..、MMC16 的複數個記憶體矩陣沿行方向串聯連接，則可以實現更大尺寸的MM快取。例如，如果八個128*16矩陣係沿著行方向串聯連接，可以實現具有128*128矩陣大小的MM快取，並且如果十六個128*16矩陣沿著行方向串聯連接，可以實現具有128*256矩陣大小的MM快取，並且較大的矩陣大小將用作圖18中所示之MM L3快取22b。
然後，DDR4 DRAM與MM L3快取22b的記憶體矩陣20實施MM輔助DRAM(20、22b)，其將用作電腦系統的主記憶體。在圖18的電腦系統中，由硬碟機(HDD)或快閃記憶體實施的輔助記憶體41係透過介面26連接至MM輔助DRAM(20、22b)，並且MM L3快取22b係透過介面27連接至SRAM-L2快取23。此外，透過介面28，SRAM-L2快取23係連接至第一SRAM-L1快取24-1 、第二SRAM-L1快取24-2 、……。並且第一SRAM-L1快取24-1 係連接至第一CPU 25-1 ，而第二SRAM-L1快取24-2 係連接至第二CPU 25-2 。
MM L3快取22b特徵在於所有CPU 25-1 、25-2 、….共用的快速記憶體池，並且MM L3快取22b獨立於CPU核心的其餘部分進行閘控，並且可動態地分區以平衡存取速度、功耗與儲存容量。在早期技術中，已知SRAM L3快取不像SRAM-L1快取或SRAM-L2快取那樣快，MM L3快取22b可以比SRAM-L1快取或SRAM-L2快取更快地操作。因此，MM L3快取22b更加靈活，並且在管理高速電腦系統中起著至關重要的作用。
在圖18中所示之電腦組織中，SRAM-L2快取23可以改變為MM L2快取，並且第一SRAM-L1快取24-1 與第二SRAM-L1快取24-2 ......可以改變為複數個MM L1快取，因為由行進記憶體架構構成的MM快取比SRAM快取更快。
( 其它實施例 ) 在接受本揭露的教示之後，在不脫離本揭露的範圍的情況下，所屬技術領域中具有通常知識者可以進行各種修改。
例如，在圖4A、4B、7A、8、9、11A、11B、12與13中所示之電路表示中，雖然為方便起見使用MOSFET的電晶體管符號，然而實施圖4A、4B、7A、8、9、11A、11B、12與13中所示之電路組態的主動元件不限於MOSFET，並且MOSFET可由MOSSIT取代。
由於MOSSIT是衝穿電流模式中短通道MOSFET的極端和特別情況，其表示類似三極體的汲極電流與汲極電壓特性，因此在MOSFET中固有的臨限電壓無法在MOSSIT中界定。因此，如果MOSFET被MOSSIT替換，則可以將更小的供應電壓施加到第一至第三實施例中說明的MM，因為MOSFET中的臨限電壓Vth 導致位元級單元之輸出端的雜散壓降被消除。
此外，MOSFET和MOSSIT可以分別由諸如MISFET或MISSIT的絕緣閘(IG)電晶體代替，其具有除了氧化矽膜(SiO2 膜)之外的閘極絕緣膜。作為IG電晶體管的另一實例，高電子遷移率電晶體(HEMT)、異質接面FET、或異質接面SIT可用於實施圖4A、4B、7A、8、9、11A、11B、12與13中所示之電路組態。
在關於第一至第三實施例的MM的實例中，為了方便起見，解釋了其中CMOS反向器用於前反向器與後反向器的電路組態。然而，前反向器與後反向器不限於CMOS反向器，可使用包括靜態電阻負載的nMOS反向器或pMOS反向器。如果具有靜態電阻負載的nMOS反向器係分別用於前反向器與後反向器，上面所提的三倍電晶體單元將變成雙倍電晶體單元，上述四倍電晶體單元將成為三倍電晶體單元，這將使位元級單元更精細。
此外，包括作為上拉的耗盡模式電晶體的nMOS反向器可經用於前反向器與後反向器。此外，雙極性模式接面SIT(BSIT)可實施用於本發明的前反向器與後反向器的反向器，其具有類似於由雙極性接面電晶體(BJT)實施的TTL反向器的組態。
如果具有常通型SIT的反向偏壓p-n接面結構以便為信號電荷提供電位阻障的可變電阻器係分別用作為前級耦合元件與後級耦合元件，在位元級單元中的電晶體的數目將進一步減少。
儘管圖15繪示作為實例之一的DDR-SDRAM的圖案，但是MM-ARACM的架構可以應用於NAND快閃記憶體或NOR快閃記憶體的各種記憶體陣列。如果圖15中所示之記憶體陣列區塊DB1 、DB2 、DB3 、…..、DB16 分別藉由電可抹除可編程唯讀記憶體(EEPROM)方案由快閃記憶體單位的陣列實施，可以使用圖15與16解釋的相同技術概念。
例如，每一個快閃記憶體單位可包括半導體基材、堆疊在半導體基材上的閘極絕緣體、堆疊在閘極絕緣體上的浮閘電極、堆疊在結合正電荷層之浮閘電極上的電極間介電質、以及堆疊在電極間介電質上的控制閘電極。閘極絕緣體系組態以使得電子能夠穿過閘極絕緣體，並且浮閘累積電子電荷。
如果NAND快閃記憶體或NOR快閃記憶體的記憶體陣列實施管線記憶體陣列區塊，管線記憶體陣列區塊可儲存平行資料流或位元組大小或字組大小的指令，並且管線記憶體陣列區塊將來自複數個記憶體陣列區塊的平行資料或指令流傳輸到由MM實施的輸出介面，輸出介面係分配在快閃記憶體與電腦系統之處理器之間的路徑上。
在閃記憶體的叢發模式中，叢發長度的資料係傳輸到連接到每一個記憶體陣列區塊的相應感測放大器，並且感測放大器之輸出係傳輸到輸出緩衝器。然後，來自輸出緩衝器的輸出可饋送至內部匯流排。並且內部匯流排的輸出係傳輸到由MM實施的介面記憶體。然後，儲存在快閃記憶體的記憶體陣列區塊中的平行資料可以沿著流的方向被傳輸到電腦系統中的處理器。
如果平行資料或指令流從處理器朝向快閃記憶體反向，則在快閃記憶與處理器之間的路徑處分配的輸出介面將變為在處理器與快閃記憶體之間的路徑處分配的輸入介面。
如前面所述，輸入/輸出介面可在快閃記憶體與另一記憶體裝置之間互連，或輸入/輸出介面可在快閃記憶體與電腦系統之處理器之間互連。類似於圖15與圖16所示之組態，快閃記憶體的輸入/輸出介面可包括內部匯流排與由MM實施的介面記憶體。
或者替代地，快閃記憶體的輸入/輸出介面可不包括內部匯流排，但是由MM實施的介面記憶體係直接連接至快閃記憶體的管線記憶體陣列區塊，類似於圖17中所示的組態。如果來自快閃記憶體之輸出緩衝器的輸出直接饋送至MM快取記憶體，圖18中所示之電腦系統的類似組織可以藉由快閃記憶體、或者由除了DRAM之外的隨機存取能力的記憶體實施。
因此，本發明當然包括上面沒有詳述的各種實施例與修飾等。因此，本發明的範圍將由下面的申請專利範圍界定。
1‧‧‧第一半導體晶片 2‧‧‧第二半導體晶片 11‧‧‧處理器 20‧‧‧記憶體矩陣 21‧‧‧感測放大器與緩衝器(SAB) 22a、22b‧‧‧輸出介面 23‧‧‧SRAM-L2 24-1‧‧‧第一SRAM-L1快取 24-2‧‧‧第二SRAM-L1快取 25-1‧‧‧第一CPU 25-2‧‧‧第二CPU 26‧‧‧介面 27‧‧‧介面 28‧‧‧介面 31‧‧‧行進主記憶體(MMM) 41‧‧‧次要記憶體 53‧‧‧接線 54‧‧‧接合構件 61‧‧‧輸入單位 62‧‧‧輸出單位 63‧‧‧輸入/輸出(I/O)介面電路 111‧‧‧控制單位 112‧‧‧算術邏輯單位(ALU) 113‧‧‧時鐘產生器 221‧‧‧內部匯流排 222‧‧‧介面記憶體 223‧‧‧輸出匯流排 224‧‧‧資料分配器
[圖1] 圖1繪示說明與本發明的第一到第三實施例有關的一計算機系統的一基本組織的一示意方塊圖； [圖2] 圖2繪示在一記憶體單位陣列中資訊的一傳輸行為，其實施與第一、第二與第三實施例相關的圖1中所示之計算機系統中所使用的行進記憶體(MM)； [圖3A] 圖3A繪示作為一實例之在聚焦於在第一實施例中使用的一組態的計算機系統中所使用的一MM矩陣中的第一行的一詳細結構的一實例； [圖3B] 圖3B繪示在MM矩陣中一第二行的詳細結構，其與圖3A中所示的第一行相鄰； [圖3C] 圖3C繪示在MM矩陣中一第n行的詳細結構，其在輸出端側對齊； [圖4A] 圖4A繪示與第一實施例有關的MM的一部分中的單元陣列的一電晶體級表示，其聚焦於四個相鄰的位元級單元； [圖4B] 圖4B繪示與第一實施例有關的MM的另一部分中的單元陣列的一電晶體級表示，其聚焦於四個相鄰的位元級單元； [圖5A] 圖5A繪示位元級單元對施加到第一實施例的MM的時鐘信號的波形的暫態響應的示意性實例； [圖5B] 圖5B繪示位元級單元對施加到第一實施例的MM的時鐘信號的暫態響應的示意性實例； [圖5C] 圖5C繪示位元級單元對時鐘信號的暫態響應的示意性實例，以解釋與第一實施例有關的MM的操作； [圖5D] 圖5D繪示位元級單元對時鐘信號的暫態響應的示意性實例，以解釋與第一實施例有關的MM的操作； [圖5E] 圖5E繪示位元級單元對時鐘信號的暫態響應的示意性實例，以解釋與第一實施例有關的MM的操作； [圖6A] 圖6A繪示施加到第一實施例的MM中的時鐘信號的波形的一實例； [圖6B] 圖6B繪示施加到第一實施例的MM中的一位元級單元的輸入信號的一邏輯級； [圖6C] 圖6C繪示位元級單元對施加到第一實施例的MM的時鐘信號的波形的實際響應； [圖6D] 圖6D繪示位元級單元對施加到第一實施例的MM的時鐘信號的波形的實際響應； [圖6E] 圖6E繪示位元級單元對施加到第一實施例的MM的時鐘信號的波形的實際響應； [圖6F] 圖6F繪示位元級單元對施加到第一實施例的MM的時鐘信號的波形的實際響應； [圖7] 圖7繪示適用於與本發明的一第二實施例有關的一計算機系統的MM中的位元級單元的一電晶體級表示； [圖8] 圖8繪示適用於與本發明的一第三實施例之一比較例有關的一計算機系統的MM中的位元級單元的一電晶體級表示； [圖9] 圖9繪示適用於與本發明的一第三實施例有關的一計算機系統的MM中的位元級單元的一電晶體級表示； [圖10] 圖10繪示實施一反向MM的一記憶體單位陣列中資訊的「反向傳輸」的一行為，其適用於與本發明的一額外實施例有關的計算機系統； [圖11A] 圖11A繪示在一前向MM的輸入端側處之單元陣列的一電晶體級電路組態的一實例，其用作與在附加實施例有關的圖10中所示之反向MM的輸出端側； [圖11B] 圖11B繪示在前向MM的輸出端側處之一單元陣列中的一電晶體級電路組態，其用作圖10中所示之反向MM的輸入端側； [圖12] 圖12繪示適用於與額外實施例有關的計算機系統的反向MM中的位元級單元的一電晶體級表示； [圖13] 圖13繪示由具有第一和第二半導體晶片的一堆疊結構實施的一雙向MM的一鳥瞰圖，其與本發明的另一實施例有關； [圖14] 圖14繪示在圖13中所示之第一與第二半導體晶粒之間的一電連接的一側視圖； [圖15] 圖15繪示與本發明又一實施例有關的一行進記憶體(MM)輔助動態隨機存取記憶體(DRAM)的一示意平面圖； [圖16] 圖16繪示圖15中所示的突發長度塊之一示意性平面圖，每一突發長度塊係由行進記憶體架構實施。 [圖17] 圖17繪示與本發明又一實施例有關的MM輔助DRAM的另一實例的一示意平面圖； [圖18] 圖18繪示與本發明又一個實施例有關的一計算機系統的一記憶體階層的一實例；以及 [圖19] 圖19繪示在一早期MM計算機系統使用的MM中一早期信號位元級單元的一電晶體級表示。
31‧‧‧行進主記憶體(MMM)

Claims (9)

  1. 一種行進記憶體，其組態以儲存一平行資料流或位元組大小或字組大小的指令，該行進記憶體用於沿著該流的方向以一處理器的一時鐘頻率同步地向電腦系統中的該處理器傳輸該平行資料流或指令，該行進記憶體包含： 複數個奇數行，該等奇數行各具有沿著一矩陣中的一行方向對齊的一前級單元序列，以便反向並儲存該位元組大小或該字組大小的移動資訊組；以及 複數個偶數行，其沿著該流的方向以配置在與該奇數行交替的週期位置處，該等偶數行各具有沿著該行方向對齊的一後級單元序列，以便再反向並儲存由相鄰奇數行反向的一組移動資訊。
  2. 如申請專利範圍第1項所述的行進記憶體，其中該等前級單元各包含： 一前級耦合元件，其組態以控制在從該相鄰後級單元的一輸出端傳輸的該組移動資訊中該等信號中的一個，該相鄰後級單元的該輸出端分配在與該奇數行的一輸入側相鄰配置的該等偶數行中的一個；以及 一前反向器，其組態以反向透過該前級耦合元件傳輸的該等信號中的一個，並且進一步將該等信號中該反向的一個傳輸至與該前級單元的一輸出側相鄰配置的該等偶數行中的一個。
  3. 如申請專利範圍第2項所述的行進記憶體，其中該等前級單元各進一步包含一前級儲存電容器，該前級儲存電容器組態以儲存該反向信號。
  4. 如申請專利範圍第1項所述的行進記憶體，其中該等後級單元各包含： 一後級反向器，其組態以再反向從配置在一相同列的一前級單元傳輸的該等信號中該反向的一個，並且進一步將該再反向信號傳輸至相鄰該後級單元的一輸出側配置的該等奇數行中的一個；以及 一後級儲存電容器，其組態以儲存該再反向信號。
  5. 如申請專利範圍第4項所述的行進記憶體，其中該等後級單元各進一步包含一後級耦合元件，其組態以控制在從該相鄰前級單元的一輸出端傳輸的該組移動資訊中該等信號之一個，該相鄰前級單元的該輸出端分配在與該偶數行的一輸入側相鄰配置的該等奇數行中的一個。
  6. 一種行進記憶體，其適於具有複數個管線記憶體陣列區塊的一隨機存取能力的記憶體，該行進記憶體組態以儲存平行資料流或位元組大小或字組大小的指令，該行進記憶體用於沿著該流的方向以一處理器的一時鐘頻率同步地向電腦系統中的該處理器傳輸來自該複數個記憶體陣列區塊的該平行資料流或指令，該行進記憶體包含： 複數個奇數行，該等奇數行各具有沿著一矩陣中的一行方向對齊的一前級單元序列，以便反向並儲存該位元組大小或該字組大小的移動資訊組；以及 複數個偶數行，其沿著該流的方向以配置在與該奇數行交替的週期位置處，該等偶數行各具有沿著該行方向對齊的一後級單元序列，以便再反向並儲存由相鄰奇數行反向的一組移動資訊。
  7. 一種電腦系統，包含： 一處理器；以及 一行進記憶體，其用作為一主記憶體，該行進記憶體組態以儲存一平行資料流或位元組大小或字組大小的指令，該行進記憶體用於沿著該流的一方向以驅動在該電腦系統的該處理器的一時鐘頻率同步地傳輸該平行資料流或指令，並且主動地與序列地向該處理器提供該平行資料流或指令，使得該處理器可執行與該儲存的平行資料流或指令的算術與邏輯操作，該行進記憶體包括： 複數個奇數行，該等奇數行各具有沿著一矩陣中的一行方向對齊的一前級單元序列，以便反向並儲存該位元組大小或該字組大小的移動資訊組；以及 複數個偶數行，其沿著該流的方向以配置在與該奇數行交替的週期位置處，該等偶數行各具有沿著該行方向對齊的一後級單元序列，以便再反向並儲存由相鄰奇數行反向的一組移動資訊。
  8. 一種電腦系統，包含： 一處理器；以及 一主記憶體，其包括具有複數個管線記憶體陣列區塊的一隨機存取能力的記憶體，以及作為在該隨機存取能力的記憶體與該處理器之間的一路徑上分配之一介面的一行進記憶體，該行進記憶體儲存一平行資料流或位元組大小或字組大小的指令，該行進記憶體用於沿著該流的一方向以驅動在該電腦系統的該處理器的一時鐘頻率同步地傳輸該平行資料流或指令，並且主動地與序列地向該處理器提供來自該複數個記憶體陣列區塊的該平行資料流或指令，使得該處理器可執行與該儲存的平行資料流或指令的算術與邏輯操作，該行進記憶體包括： 複數個奇數行，該等奇數行各具有沿著一矩陣中的一行方向對齊的一前級單元序列，以便反向並儲存該位元組大小或該字組大小的移動資訊組；以及 複數個偶數行，其沿著該流的方向配置在與該奇數行交替的週期位置處，該等偶數行各具有沿著該行方向對齊的一後級單元序列，以便再反向並儲存由相鄰奇數行反向的一組移動資訊。
  9. 一種電腦系統，包含： 一處理器；以及 一主記憶體，其包括具有複數個管線記憶體陣列區塊的一隨機存取能力的記憶體，以及由一行進記憶體實施的一快取記憶體，該行進記憶體儲存一平行資料流或位元組大小或字組大小的指令，該行進記憶體用於沿著該流的一方向以驅動在該電腦系統的該處理器的一時鐘頻率同步地傳輸該平行資料流或指令，並且主動地與序列地向該處理器提供來自該複數個記憶體陣列區塊的該平行資料流或指令，使得該處理器可執行與該儲存的平行資料流或指令的算術與邏輯操作，該行進記憶體包括： 複數個奇數行，該等奇數行各具有沿著一矩陣中的一行方向對齊的一前級單元序列，以便反向並儲存該位元組大小或該字組大小的移動資訊組；以及 複數個偶數行，其沿著該流的方向配置在與該奇數行交替的週期位置處，該等偶數行各具有沿著該行方向對齊的一後級單元序列，以便再反向並儲存由相鄰奇數行反向的一組移動資訊。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11119676B2 (en) * 2019-11-08 2021-09-14 International Business Machines Corporation Using spare bits in memory systems
CN113612450B (zh) * 2021-10-09 2022-01-04 成都嘉纳海威科技有限责任公司 一种超宽带驱动放大电路

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011010445A1 (en) * 2009-07-21 2011-01-27 Tadao Nakamura A lower energy comsumption and high speed computer without the memory bottleneck
US20160118124A1 (en) * 2013-06-13 2016-04-28 Tadao Nakamura Direct-Transfer Marching Memory And A Computer System Using The Same
US20160357681A1 (en) * 2014-12-14 2016-12-08 VIA Alliance Semicanductor Co., Ltd. Multi-mode set associative cache memory dynamically configurable to selectively select one or a plurality of its sets depending upon the mode
TW201734487A (zh) * 2015-12-28 2017-10-01 台灣積體電路製造股份有限公司 用於記憶體掃描測試設計的系統及方法
TW201737251A (zh) * 2012-02-13 2017-10-16 中村維男 無記憶體瓶頸的行進記憶體，雙向行進記憶體，複雜行進記憶體，及計算機系統

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58200496A (ja) * 1982-05-19 1983-11-22 Toshiba Corp Ｍｏｓ形情報転送回路
JPH04293151A (ja) * 1991-03-20 1992-10-16 Fujitsu Ltd 並列データ処理方式
JP3247377B2 (ja) * 1992-04-13 2002-01-15 セイコーエプソン株式会社 高密度バッファメモリアーキテクチャ及び方法
DE19960716A1 (de) * 1999-12-15 2001-06-21 Bosch Gmbh Robert Registeranordnung eines Mikrocomputers mit einem Register und weiteren Speichermitteln
US20020184381A1 (en) * 2001-05-30 2002-12-05 Celox Networks, Inc. Method and apparatus for dynamically controlling data flow on a bi-directional data bus
JP4240906B2 (ja) * 2002-05-09 2009-03-18 ソニー株式会社 データ処理装置
EP2515290A4 (en) * 2009-12-15 2014-03-12 Sharp Kk SCANNING SIGNAL LINE SWITCHING AND DISPLAY DEVICE THEREFOR
US9257422B2 (en) * 2011-12-06 2016-02-09 Semiconductor Energy Laboratory Co., Ltd. Signal processing circuit and method for driving signal processing circuit
JP6413882B2 (ja) * 2015-03-27 2018-10-31 株式会社ニコン 隊列進行型記憶装置及び計算機システム

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011010445A1 (en) * 2009-07-21 2011-01-27 Tadao Nakamura A lower energy comsumption and high speed computer without the memory bottleneck
TW201737251A (zh) * 2012-02-13 2017-10-16 中村維男 無記憶體瓶頸的行進記憶體，雙向行進記憶體，複雜行進記憶體，及計算機系統
US20160118124A1 (en) * 2013-06-13 2016-04-28 Tadao Nakamura Direct-Transfer Marching Memory And A Computer System Using The Same
US20160357681A1 (en) * 2014-12-14 2016-12-08 VIA Alliance Semicanductor Co., Ltd. Multi-mode set associative cache memory dynamically configurable to selectively select one or a plurality of its sets depending upon the mode
TW201734487A (zh) * 2015-12-28 2017-10-01 台灣積體電路製造股份有限公司 用於記憶體掃描測試設計的系統及方法

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
Energy Efficient and Congestion-Aware Router Design for Future NoCs ，2016
NAKAMURA, Tadao , FLYNN, J.Michael，"Marching Memory: designing computers to avoid the Memory Bottleneck" （網址：http://ispass.org/ucas6/ucas6.pdf）， 2010/12/04.
NAKAMURA, Tadao , FLYNN, J.Michael，"Marching Memory: designing computers to avoid the Memory Bottleneck" （網址：http://ispass.org/ucas6/ucas6.pdf）， 2010/12/04. Energy Efficient and Congestion-Aware Router Design for Future NoCs ，2016 *

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