BRPI0611883B1 - Microcomputador e método para testar o mesmo - Google Patents

Abstract

microcomputador e método para testar o mesmo. problema: para alcançar um teste em velocidade de uma interface sincrona de fonte dentro de asic em nível de placa. solução: um microcomputador (asic) incorpora uma pluralidade de ic conectados por uso de interfaces síncronas de fonte. em um ic no lado da transmissão de dados, para começar, um flip-flop de saída de dados (fi) e um fli-flop de saída de sincronismo de relógio (f2) inserem dados de teste. então um circuito pll (11) para gerar uma operação de relógio em um modo de operação real gera um sinal de relógio. de acordo com este sinal de relógio, um primeiro e um segundo flip-flop liberam os dados de teste e o relógio de sincronismo. por outro lado, em um ic, no lado de recepção dos dados, os flip-flops de recepção de dados f3, f4) tomam nos dados de teste liberados do flip-flop (fl) de acordo com os dados de relógio de sincronismo liberados do flip-flop (f2).

Description

A presente invenção refere-se a um teste de um LSI, e particularmente a uma configuração de circuito e um método para a implementação de um teste de interconexão em nível placa em um LSI, em um estado de operação real. Antecedentes da Invenção

No momento da fabricação uma placa em que um ASIC (Circuito Integrado de Aplicação Específica) projetado e fabricado para um determinado aplicativo é montada, um teste de varredura de borda usando JTAG é amplamente realizado como um método para verificar se a placa está com defeito ou não. Num caso em que uma interligação ao nível de placa é realizado usando JTAG, o teste é realizado pelo uso apenas de um circuito JTAG sem operar um circuito (a seguir, um circuito de usuário) que realiza uma operação pretendida do ASIC. Isto faz com que seja possível realizar um teste, em geral, independentemente da configuração de um circuito de usuário. Como um método de teste, não existe um teste chamado EXTEST padronizados pelo IEEE1149 (ver, por exemplo, Documento não relacionado a patente 1).

Atualmente, uma interface HSS ou uma interface tipo fonte síncrona é utilizada principalmente como uma interface de E/S (Input / Output) para um ASIC de alta velocidade. A interface de fonte sincrona (circuito de E/S) é adequada para operação de alta velocidade, e é utilizada em: SDRAMs (memórias de acesso aleatório dinâmicas sincronas), tais como um DDR (Double Data Rate} e QDR (Quad Data Rate); e vários barramentos de CPU de alta velocidade. Esta interface transmite, em conjunto com o chip de dados, um relógio para pegar o chip de dados, a partir de um lado

transmissor (a seguir, lado	TR) para	um	chip no	lado
receptor (a seguir, lado REC).
Em um teste deste tipo de	circuito	que	opera em	alta
velocidade, considera-se que	é importante	também	para

realizar um teste em um estado de operação real (na velocidade de teste), bem como um teste estático, tais como o EXTEST para verificar se a lógica está certa ou errada.

Convencionalmente, um teste de velocidade de uma interface de fonte sincrona no nivel de borda tem sido realizado através de um teste de nivel de sistema usando um programa desenvolvido por um projetista de placa, um projetista de sistema, e um desenvolvedor de microcódigo de um ASIC.

O Documento 1 não relacionado a patente: IEESTD1149.1 -1990, IEEE Standart Test Access Port and Boundary-Scan

Architecture, publicado pelo IEEE, Inc., 345 East 47th Street, NY 10017, US.

Divulgação da Invenção

Problemas a serem resolvidos pela Invenção

Como mencionado acima, é preferível que em um teste de velocidade seeja realizado numa interface de fonte síncrona de um ÁSIC que opera em alta velocidade. No entanto, convencionalmente não existe método geral de desempenho em um teste de velocidade para esta interface no nível da placa.

Além disso, embora a um teste de velocidade é realizado no nível da placa praticamente através de um teste de nível do sistema, como mencionado acima, o seguinte problema se coloca no presente caso. Quando um resultado de um teste de nível de sistema mostra uma falha, é necessário depuração seja realizada. No entanto, quando o problema está na interface de fonte síncrona , não é fácil de executar esta depuração. Isso ocorre porque os dados estão truncados devido ao defeito da interface, mas o registro de estado no chip é normal. Em outras palavras, somente os dados observados indicam um problema, mas o sinal de controle está funcionando corretamente. Daí, foi extremamente difícil identificar a causa de um problema.

Em face dos problemas expostos, um objetivo da presente invenção é fornecer um esquema geral (configuração de circuito e o modo de funcionamento) para a realização de, no nivel da placa, um teste de velocidade de uma interface de fonte sincrona dentro de um ASIC, sem empregar um teste de nivel do sistema. Meios para a resolução dos problemas

A presente invenção que atinge o objeto acima pode ser implementado como um microcomputador com a seguinte configuração. Neste microcomputador, uma pluralidade de ICs (Circuitos Integrados) ligados entre si através de uma interface de fonte sincrona estão montados. O IC, no lado de transmissão de dados através da interface de fonte sincrona inclui: um circuito PLL (Phase-Locked Loop} de -transmissão de um relógio em funcionamento efetivo; um flip-flop para transmitir os dados de teste, de acordo com o relógio em operação transmitidos a partir do circuito PLL; e um segundo flip-flop para transmitir, de acordo com o relógio em operação transmitidos a partir do circuito PLL, um relógio sincrono na fonte sincrona. Um IC, do lado para a recepção de dados através da interface de fonte sincrona, por outro lado, inclui um terceiro flip-flop para captar, de acordo com o relógio sincrono transmitido a partir do segundo flip-flop, os dados de teste transmitidos a partir do primeiro flip-flop.

Mais especificamente, o IC do lado transmissor inclui ainda um circuito gerador de dois pulsos para extrair dois sinais de pulso dos relógios em operação transmitidos a partir do circuito PLL. Além disso, o primeiro flip-flop transmite os dados de teste em conformidade com os dois sinais de pulsos extraídos no circuito gerador de dois pulsos. Do mesmo modo, o segundo flip-flop síncrono transmite o relógio de acordo com os dois sinais de pulsos extraídos no circuito gerador de dois pulsos.

Ainda mais especificamente, o primeiro flip-flop do lado transmissor do IC transmite os dados de teste com um atraso de meio-ciclo dos dois sinais de pulso, em comparação com o relógio síncrono transmitido a partir do segundo flip-flop. Em alternativa, este primeiro flip-flop transmite os dados de teste sobre a mesma borda de relógio que aquela para o relógio síncrono transmitida pelo segundo flip-flop. Neste último caso, o IC do lado de recepção inclui meios de retardo, tais como um circuito DDL (Digital Delay Line) , e faz com que o meio de retardo forneça, ao terceiro flip-flop, o relógio síncrono recebido com um atraso de π / 2.

Este primeiro flip-flop no IC do lado transmissor pode ser formado por um flip-flop de set/ reset. Nesse caso, o IC do lado transmissor ainda inclui JTAG TEST DATA RESISTER (a seguir, JTAG_TDR, consulte Documento não relacionado a patente 1), e faz com que o primeiro flip-flop retenha os dados de teste através da definição ou redefinição do primeiro flip-flop de acordo com o valor retido pelo presente JTAG_TDR. Outra possível configuração é que os dados dos testes sejam introduzidos no primeiro flip-flop realizando um deslocamento de varredura sobre os dados de teste através de uma cadeia de varredura formada do primeiro flip-flop no IC do lado transmissor.

Além disso, a presente invenção também pode ser entendida como um método de teste de um microcomputador. Sobre o microcomputador em que este teste é realizado, uma pluralidade de ICs ligados entre si através de uma interface de fonte síncrona estão montados. Este método inclui: uma fase inicial de definição de valores de um primeiro flip-flop de transmissão de dados e um segundo flip-flop para transmissão de relógio síncrono em um IC do lado para transmissão de dados através da interface de fonte síncrona, e uma etapa de transmissão um sinal do relógio a partir de um Circuito PLL para transmissão de uma operação de relógio em efetivo funcionamento, e, posteriormente, transmitir os dados sobre os valores iniciais, bem como o relógio sincrono, respectivamente, a partir do primeiro flip-flop e do segundo flip-flop. O método também inclui uma etapa de fazer com que um terceira flip-flop para a recepção de dados capture, de acordo com o relógio sincrono transmitido a partir do segundo flip-flop, os dados sobre os valores iniciais transmitidos a partir do primeiro flip-flop, com um IC no lado de recepção de dados através da interface de fonte sincrona.

Aqui, a etapa de configuração de valores iniciais no primeiro e no segundOs flip-flops inclui: uma etapa de fazer com que JTAG_TDRs, que são fornecidos, corresponda, respectivamente, aos primeiro e segundOs flip-flops, para manter cada valor predeterminado, e uma etapa de fazer com que o JTAG_TDRs defina ou redefina o primeiro flip-flop e o segundo flip-flop, em conformidade com os valores retidos nos mesmos, a fim de definir os valores iniciais no primeiro e no segundOs flip-flops. Alternativamente, na etapa de definição de valores iniciais no primeiro e no segundOs flip-flops, os valores iniciais são estabelecidos pelo desempenho, com relação ao primeiro e segundOs flipflops formando uma cadeia de varredura, uma deslocamento de varredura nos dados de testes através da cadeia de varredura.

Além disso, a presente invenção também pode ser entendida como o seguinte método de teste de um microcomputador que inclui uma pluralidade de ICs ligados através de uma interface de fonte sincrona. Este método de teste inclui: uma etapa de fazer com que um flip-flop, do lado de transmissão de dados através da interface de fonte sincrona receba e retenha os dados dos testes; uma etapa de transmissão de um sinal de relógio a partir de um circuito PLL para transmissão de um relógio em funcionamento efetivo, e depois de transmitir os dados de testes, retidos no flip-flop do lado transmissor, e um relógio sincrono na fonte sincrona, e uma etapa de fazer com que um flip-flop, do lado para a recepção de dados através da interface de fonte sincrona para capturar os dados de teste, de acordo com o relógio sincrono.

Aqui, a etapa de fazer com que a flip-flop do lado transmissor receba os dados dos testes inclui: uma etapa de fazer com que um JTAG_TDR retenha um valor predeterminado, o JTAG_TDR sendo fornecido para corresponder ao flip-flop do lado transmissor, e uma etapa de fazer a definição ou redefinição, de acordo com o valor retido no JTAG_TDR, o flip-flop do lado transmissor ao qual o JTAG_TDR corresponde, de forma a fazer com que o flip-flop do lado transmissor retenha os dados de teste. Alternativamente, na etapa de fazer com que a flip-flop do lado transmissor receba os dados de testes, o flip-flop do lado transmissor é provocada para reter os dados de teste através da realização, no que diz respeito ao flip-flop do lado transmissor formando uma cadeia de varredura, um deslocamento de varredura nos dados de testes através da cadeia de varredura.

Efeitos da Invenção

De acordo com a presente invenção configurada como descrito acima, os dados podem ser transmitidos entre chips ligados através de uma interface de fonte sincrona dentro de um ASIC, em conformidade com o mesmo sinal de relógio que na operação real. Posteriormente, o resultado da transmissão de dados é retirado e avaliado por meio de um JTAG_TDR para observação fornecido em um chip do lado receptor. Isto faz com que seja possivel realizar um teste de velocidade no nivel da placa, sem empregar um teste de nivel do sistema.

Além disso, com este método, os dados que são transmitidos através de cada caminho de transmissão podem ser avaliado individualmente. Assim sendo, quando um problema é encontrado, é possivel identificar facilmente a causa, ao contrário de um teste de nivel do sistema. Modo de Melhor Realização da Invenção

Na sequência, os melhores modos (doravante, concretizações) para a realização da presente invenção serão descritas em detalhes com referência aos desenhos anexos.

Em primeiro lugar, um breve resumo da invenção será descrito. Um teste da presente invenção é feito, por se concentrar em cada par de dois chips (para fonte sincrona) entre as quais a troca de dados é realizada, a transmissão a partir do chip do lado TR (transmissão) para chip do lado REC (recepção) por uma pluralidade de chips (circuitos) incluídos em um ASIC. Neste teste, em primeiro lugar, os flip-flops para fonte-síncrono em ambos os lados do chip TR-REC são inicializados para valores predeterminados, respectivamente. Em seguida, uma interface de fonte sincrona é orientada de acordo com um relógio com a mesma velocidade que a operação real, sendo que um valor (dados de teste) do flip-flop do lado TR é transmitido para flipflop do lado REC. Posteriormente, o resultado armazenado no flip-flop do lado REC é lido, e é então observada.

Conforme descrito acima, na presente invenção, os dados dos testes são transmitidos de uma interface de fonte sincrona na mesma velocidade em que a operação real, sendo que um teste de velocidade é realizado. Um método no qual um JTAG_TDR é compartilhado pode ser aplicado para os flip flops de fonte sincrônica a ser utilizado no teste, em alguns casos.

Como métodos para a execução de fonte sincrônica, existem: (a) um método em que o lado TR transmite dados e um relógio com um intervalo de tempo de meio ciclo entre eles; e (b) um método em que o lado TR transmite dados e um relógio sobre a mesma borda de relógio. Destes, no método (b), em muitos casos, os horários da borda do relógio e dados de transmissão são feitos diferentes uns dos outros de uma maneira que um relógio sincrono é retardado em π / 2 (90 °) , usando um meio de retardo como, por exemplo, um circuito DDL (Digital Delay Line) (a seguir, um mecanismo para adiar por um relógio π / 2 é referida como uma DDL) , no chip do lado REC, segundo o qual os dados estão trancados em um flip-flop de acordo com este relógio sincrono.

Como um método para a fixação de valores iniciais (dados de teste) em flip-flops de fonte sincrônica, existe um método para a fixação de um valor inicial de acordo com um sinal de set / reset usandOs flip-flops de set / reset como Os flip-flops para a fonte-sincrona. Além disso, no caso em que fonte sincrônica é implementada por meio do exposto método (b) , um método em que um flip-flop do lado TR é causado também para servir como um JTAG_TDR (isto é, em que um valor inicial é fixado em um flip-flop do lado TR, usando um esquema de transferir dados de acordo com JTAG) pode ser empregado. Assim, três tipos de configurações de circuito podem ser assumidas para realização do teste da presente invenção. Aqui abaixo, a presente invenção será descrita fornecendo primeira a terceira concretização que correspondem a estas configurações de circuito.

Primeira Concretização

Numa primeira concretização, será dada uma descrição do seguinte caso. Especificamente, um método em que o lado TR transmite dados e um relógio com um intervalo de tempo de meio-ciclo entre os mesmos é empregada como um método de execução de fonte sincrônica.

A Figura 1 é um diagrama com toda a configuração de uma circuito de fonte síncrona, ao qual é aplicado à presente concretização. Na Figura 1, um chip A é um chip do lado TR, e um chip B é um chip do lado REC. Embora só seções de circuito que são de fonte síncrona são mostradas na Figura 1, deve ser entendido que ambas os chips A e B estão previstas, respectivamente, com circuitos de sistema. Note que, as diferenças entre os chips A e B mostradas na Figura 1 foram apenas para ilustrar se cada um dos chips A e B é o chip do lado TR ou chip do lado REC. Em outras palavras, cada chip em um ASIC serve como o chip A ou chip B, dependendo do estado (lado TR ou lado REC) do chip na interface de fonte sincrona.

No chip A, FF__T denota um flip-flop do lado TR. Nesta concretização, a flip-flop do lado TR é um flip-flop set / reset, a configuração do qual é mostrado na Figura 8. Por outro lado, no chip B, FF_R denota um flip-flop do lado REC. O flip-flop do lado REC é também um flip-flop set / reset, a configuração do quaç é mostrado na Figura 9. TDR_FF nos chips A e B denota uma JTAG_TDR, a configuração do que é mostrado na Figura 10.

A Figura 2 é um diagrama com os elementos mais básicos do circuito de fonte sincrônica para que são alvo desta concretização. Na Figura 2, comOs flip-flops de fonte sincrônica, um flip-flop Fl para a transmissão de dados e um flip flop F2 para transmissão de relógio sincrono são mostrados no chip A (lado TR), e flip-flops F3 e F4 para a recepção de dados são demonstrado no chip B (lado REC). Do flip-flop do lado RECs F3 e F4, o flip-flop F3 captura os dados transmitidos a partir do flip-flop Fl, sobre a borda de uma subida do relógio sincrono transmitido a partir do flip-flop F2. 0 flip-flop F4, por outro lado, captura os dados transmitidos a partir do flip-flop Fl, caindo sobre a

borda do relógio sincrono transmitido a partir do flip-flop F2.

Na Figura 2, um único flip-flop Fl, um único flip-flop F3 e um único flip-flop F4 são fornecidos para um único flip-flop F2 para transmissão de relógio sincrono. No entanto, em um circuito real, vários flip-flops Fl são fornecidos a um único flip-flop F2 para transmissão de relógio sincrono, e flip-flops F3 e F4 são fornecidos no chip B de forma que o número de flip-flops F3 e o número dOs flip-flops F4 correspondam ao número de flip-flops Fl (ver Figura 1) . Além disso, vários conjuntos de tais flipflops Fl a F4 são fornecidos nos chips A e B. Por exemplo, suponha que os chips A e B incluam quatro conjuntos de flip-flops Fl a F4, enquanto oitOs flip-flops Fl, oitOs flip-flops F3 e oitOs flip-flops F4 são fornecidos a um único flip-flop F2 em cada conjunto. Nesse caso, a taxa de transmissão de dados entre os chips A e B é de 32 bits (= 8 bits x 4) / borda de relógio.

Além disso, no chip A, a pluralidade da flip-flop do lado TR Fl e F2 forma uma cadeia de varredura para testes de fabricação, e cada um são conectados a um terminal de entrada (varredura de entrada) e um terminal de saida (varredura de saida) previsto no chip A. Da mesma forma, no chip B, o flip-flop do lado REC F3 e F4 formam uma cadeia de varredura, e são cada ligado a um terminal de entrada (varredura de entrada) e um terminal de saída (varredura de saída) fornecido no chip B. Cada um dos flip-flops Fl, F2, F3 e F4 é set / reset em resposta à saída de um correspondente de um dos TDR_FFs, que são cada uma JTAG_TDR (ver Figura 1). Além disso, Fl, F2, F3 e F4 sãOs flip-flops para um projeto MUXSCAN. No momento do teste, Fl e F2 tomam uma sinal de seleção SE = 1, enquanto F3 e F4 tomam um sinal de seleção SE = 0. Isto também se aplica às Figuras 10 13 e 18, que ilustram demais concretizações a serem descritas mais tarde.

Os flip-flops Fl e F2 do chip A serão descritos mais detalhadamente.

Um valor (dados de teste) está definido no flip-flop 15 do lado TR Fl para a transmissão de dados através do controle das respectivas TDR_FF. Em seguida, o flip-flop Fl inverte uma saída sua em resposta a um sinal de controle, SG_P = 1 introduzido por um multiplexador Ml, insere a saída invertida novamente, depois libera o valor retido 20 (DATAOUT) sobre a borda em queda de um sinal do relógio CLK2 de um circuito PLL (Phase-Locked Loop) 11.

Em contrapartida, um valor inicial está definido no flip-flop F2 do lado TR para transmissão do relógio síncrono pelo controle das respectivas TDR_FF. Em seguida, o flip-flop F2 inverte uma saída sua, em resposta a um sinal de controle SG_P = 1 introduzido por um multiplexador M2, e insere as saídas invertidas novamente, depois libera o valor retido como um relógio síncrono (CLKOUT) por introdução de um sinal do relógio CLK2 a partir do circuito PLL 11 sem inverter o mesmo. Com esta configuração, a saída DATAOUT do flip-flop F1 e a saída CLKOUT do flip-flop F2 são efetuadas com um intervalo de tempo de meio ciclo entre os mesmos.

Aqui, o sinal do relógio CLK2 liberado a partir do circuito PLL 11 é um sinal do relógio com a mesma frequência que a operação de um relógio que controla o funcionamento de um chip na operação real.

Em seguida, os flip-flops F3 e F4 do chip B serão 15 descritos mais detalhadamente.

Um valor inicial é estabelecido com o flip-flop do lado REC F3 para os dados captados pelo controle das respectivas TDR_FF. Posteriormente, CLKOUT, que é recebido a partir de um chip A, é introduzido para o flip-flop F3 20 como um relógio de operação STB_clk sem ser invertido. De acordo com esta operação, o relógio STB__clk, o flip-flop F3 captura DATAOUT, que é recebido a partir do chip A. O valor (dados de teste) de DATAOUT liberado do flip-flop F3 (DP), e posteriormente mantido para TDR_DP para uma observação.

Em contrapartida, um valor inicial é fixado no flipflop F4, que é o outro flip-flop do lado REC para a recepção de dados, através do controle de TDR_FF correspondente. Posteriormente, o relógio CLKOUT síncrona, que é recebido a partir de um chip A, é introduzido para o flip-flop F4 como um relógio de operação STB_clk, enquanto está é invertido. De acordo com este relógio de operação STB_clk, o flip-flop F4 capta DATAOUT, que é recebido a partir do chip A. O valor do DATAOUT (dados de teste) é, portanto liberado a partir do flip-flop F4 (DN), e posteriormente é mantido para TDR_DN para observação.

A Figura 3 é um diagrama com formas de onda de sinal no flip-flop F3.

Consulte a Figura 3. Na borda de subida do primeiro dos dois sinais de relógio CLK2 a partir do circuito PLL 11 do chip A, o relógio síncrono (CLKOUT) é liberado a partir do flip-flop F2, e as quedas STB_clk. Em seguida, na borda de descida deste primeiro sinal de relógio CLK2, os dados de teste (DATAOUT) são passados a partir do flip-flop F1. Posteriormente, sobre a borda de subida do segundo sinal do relógio CLK2, a saída do relógio síncrono é finalizada, e STB_clk sobe, sendo que o valor dos dados de teste é capturado pelo flip-flop F3 do chip B (DP) . Aqui, (F1 = 0) indicado no desenho indica que a F1 é inicializado

para 0 pelo correspondente TDR_FF. Isto também se aplica a seguinte descrição.

A Figura 4 é um diagrama de forma de onda do sinal no flip-flop F4.

Consulte a Figura 4. Na borda de subida do primeiro dos dois sinais de relógio CLK2 do circuito PLL 11 do chip A, o relógio sincrono (CLKOUT) é passado a partir do flipflop F2, e STB_clk sobe. Em seguida, na borda de queda deste primeiro sinal do relógio CLK2, os dados de teste (DATAOUT) são liberados a partir do flip-flop F1.

Posteriormente, sobre a borda de subida do segundo sinal do relógio CLK2, a saída do relógio sincronizado é finalizada, e STB_clk cai, pelo qual o valor dos dados de teste são capturados pelo flip-flop F4 do chip B (DN).

Em seguida, um método de fixação dos valores iniciais nos flip-flops F1 a F4 de fonte síncrona nesta concretização será descrita.

A Figura 5 é um diagrama com a configuração de um circuito para inicializar os flip-flops F1 e F2 do chip A. 0 chip flip-flop de set / reset é mostrado no desenho, quer o flip-flop F1 ou o flip-flop F2 do chip A mostrado na Figura 2. Na Figura 5, em primeiro lugar, um valor é armazenado no TDR_FF. Depois, quando UpdateDR_L = 1, Os flip-flops F1 e F2 são definidos ou redefinidos de acordo ·* com o valor armazenado no TDR_FF. O sinal, UpdateDR_L, é gerado como mostrado na Figura 11. Isto também se aplica a seguinte descrição. No exemplo mostrado no desenho, os flip-flops F1 e F2 são cada reset quando o valor correspondente na TDR_FF é 1, enquanto sendo set quando o valor correspondente na TDR_FF é 0. De resto, a figura 11 baseia-se na referência da Figura 5-5 do Documento não relacionado a patente 1, e o sistema notarial para a geração de sinais A, B, C e D e circuito mostrado no desenho conforme a Figura 5-5.

Aqui a seguir, a descrição do método de inicializar Os flip-flops F1 e F2 do chip A foi dada. No entanto, nesta concretização, os flip-flops F3 e F4 do chip B estão configurados de forma semelhante, a fim de que os flip flops F3 and F4 são definidos ou redefinidos pelo TDR_FF

correspondente do chip	B. Assim, a notação	Fl, F2	(F3,	F4) ,
é usada nos desenhos.
Com referência à	Figura 1 de	novo	, será	dada uma
descrição da relação	de conexão	no	nivel	do	chip,

incluindOs flip-flops de fonte sincrônica em que o teste de acordo com esta concretização é realizado.

Em primeiro lugar, refira-se ao chip A do lado TR. O chip A contém, para além dos acima mencionados FF_Ts e TDR_FFs: o circuito PLL 11 e um controlador PLL 12 para este teste, como uma unidade transmissora de relógio em operação para o envio relógios em funcionamento; um gerador de dois pulsos 13 para extrair dois pulsos de relógios em operação transmitidos a partir do circuito PLL 11, e, em seguida, liberar os pulsos; um controlador TAP 14, para controlar JTAG; e um registro de instrução (IR) 15. As saídas do controlador TAP 14 e o registro de instruções 15 são cada fornecidos para TDR_FFs, FF_Ts, gerador de pulso duplo 13 e similares, através de um descodificador d instrução, bem como gates Al, A2 e A3.

O controlador PLL 12 controla o circuito PLL 11 de modo que o circuito PLL 11 pode realizar transmissão com a mesma frequência que a operação real após uma seqüência de bit (a seguir, um bit de teste) em uma instrução JTAG atribuída ao este teste é armazenada no registro de instrução 15.

O gate AND Al proporciona um

TCK para o correspondente

TDR_FF quando um bit de teste armazenado no registro de

O gate e concomitantemente quando

ShiftDR = 1

AND A2 prevê, para cada

FF T através do correspondente TDR_FF, um sinal de controle para estabelecer ou restabelecer o FF ou quando um bit de teste é armazenado no registrador de instrução

15, concomitantemente quando UpdateDR_L

1. Se o FF

Ts está para ser definido ou redefinido depende dos valores fixados no TDR_FFs correspondente, conforme descrito acima. Desta forma, os valores iniciais do FF_Ts são determinados.

O gate AND A3 prevê, para cada FF_T, um sinal de controle SG_P para fixação do interior do FF_T em um estado de loop, e também prevê, para o gerador de pulso duplo 13 acionar um sinal para extrair dois pulsos a partir da saida do circuito PLL 11, quando um bit de teste é armazenado no registrador de instrução 15, e concomitantemente quando RunTestldle = 1 (ver Figura 11).

Em seguida, refira-se ao chip B do lado REC. O chip B inclui, além dos acima mencionados FF_Rs e TDR_FFs: um controlador TAP 21 para controlar JTAG, e uma registrador de instrução 22. As saídas do controlador TAP 21 e do registrador de instrução 22 são fornecidas ao TDR_FFs e similares através de um decodificador de instrução e gates A4 e A5.

O gate AND Ά4 prevê, para os multiplexadores Ml e M2, um sinal de controle para fazer com que os multiplexadores Ml e M2 selecionem os dados que indicam 1, quando um bit de teste é armazenado no registrador de instrução 22, e depois, quando ShiftDR = 1. Ao fazer com que os multiplexadores Ml e M2 selecionem os dados que indicam 1, uma pesquisa é realizada em um caminho TDI (dados de teste de entrada)-TDO (dados de teste de saída), de acordo com um relógio de teste TCK, um valor que é definido, em cada um dos TDR_FFs.

O gate AND A5 prevê, para o TDR_FFs, um sinal de controle para estabelecimento ou restabelecimento de FF_Rs, quando um bit de teste é armazenado no registrador de instrução 22, e concomitantemente quando UpdateDR_L = 1. Se os FF_Rs estão sendo definidos ou redefinidos depende dos valores fixados na TDR_FFs, como descrito acima. Desta forma, os valores iniciais dos FF Rs são determinados. Além disso, o controlador TAP 21 oferece ao TDR_FFs, um sinal do relógio ClockDR para controlar o funcionamento dos TDR_FFs.

Em seguida, será dada uma descrição das operações no teste usando o circuito com a configuração acima descrita.

Figura 6 é um diagrama mostrando formas de onda do sinal no chips A e B durante a execução do teste, e a Figura 7 é um fluxograma esquemático mostrando um fluxo de teste.

O teste desta concretização principalmente constituída por três fases: uma fase inicial de definição de valores (ambos os lados TR-REC) dos flip-flops de fonte sincrônica; uma fase de acionamento de uma interface de fonte síncrona na mesma velocidade que a operação real, e uma fase de retirar o resultado do teste.

Conforme demonstrado na figura 7, no teste desta concretização, em primeiro lugar, um bit de teste é armazenado em cada um dos registradores de instrução 15 e 22 dos chips A e B. O circuito PLL 11 dos chips A e B é assim desencadeada um para transmitir um relógio em operação (Etapa 701). Posteriormente, os flip-flops de fonte sincrônica (FF_Ts e FF_Rs na Figura 1, e F1 a F4 na Figura 2) são inicializados para um valor arbitrário (Etapa 702). Esta inicialização do flip-flop pode ser realizada por meio de um método que respeita o modo do padrão JTAG 1149, como mencionado acima. Referindo-se à Figura 6, verifica-se que, no chip A, os flip-flops F1 e F2 são cada inicializados de acordo com o valor fixado no TDR_FF correspondentes, e também que, no chip B, os flip-flops F3 e F4 são cada inicializado, em conformidade com o valor fixado no correspondente TDR_FF.

Posteriormente, foi desencadeado pela RunTestldle = 1 do chip A do lado TR, gerador de pulso duplo 13 transmite dois pulsos fora da saida do circuito PLL 11, os dois pulsos com a mesma velocidade que um relógio em real operação (Etapa 703). Referindo-se à Figura 6, verifica-se que um sinal de controle SG_P para fazer com que o FF_Ts esteja em um estado de loop é passado, e, a neste tempo, os sinais de relógio CLK2 dos dois pulsos são liberados. Note que, RunTestldle é gerado como mostrado na Figura 11.

Então, de acordo com os dois pulsos, os flip-flops Fl e F2 respectivamente transmitem os dados conservados no flip-flop Fl e um relógio sincrono para o chip B do lado (Etapa 704) . Os flip-flops F3 e F4 do chip B capturam os dados transmitidos a partir do flip-flop Fl do chip A de acordo com o relógio sincrono transmitido a partir do flipflop F2 (Etapa 705).

Posteriormente, no chip B do lado REC, os valores obtidos através dos flip-flops estão trancados F3 e F4, respectivamente, às TDR_DP e os TDR_DN em resposta a um clockDR. Os valores trancados são, em seguida, retirados da TDOs que deverão ser observadas (Etapa 706) . Esses dados podem ser retirados a partir dos TDOs de acordo com um sinal ClockDR fornecido a partir do controlador TAP 14 por meio de um método que respeita o modo de padrão JTAG 1149.

Desta forma, os dados dos testes são transmitidos entre o flip-flop do lado TR e o flip-flop do lado REC, todos os quais são de fonte sincrona, na mesma velocidade em que a operação real. Avaliando os valores (resultado) captados pelo lado REC, um teste de velocidade ao nivel da placa pode ser realizado com uma interface de fonte sincrona.

Segunda Concretização

Em uma segunda concretização, será dada uma descrição do seguinte caso. Especificamente, um método em que o lado TR transmite dados sobre o relógio e um relógio na mesma borda é empregado como método de execução de fonte sincrônica e, concomitantemente os flip-flop do lado TR são definidos ou redefinir, em conformidade com os valores de TDR_FFs , a ser inicializado.

A Figura 12 é um diagrama com toda a configuração de um circuito de fonte sincrono para que essa concretização seja aplicada. Na Figura 12, um chip A é um chip do lado TR, enquanto um chip B é um lado REC. Embora só seções de circuito que são de fonte sincrono são mostrados na Figura 12, deve ser entendido que ambas os chips A e B estão previstos, respectivamente, com circuitos de sistema. Note que, as diferenças entre os chips A e B mostradas na Figura 12 forem apenas para ilustrar se cada um dos chips A e B é o chip do lado TR ou chip do lado REC. Em outras palavras, cada chip em um ASIC serve como o chip A ou B do chip, dependendo do estado (lado TR ou lado REC) do chip na interface de fonte sincrona. Nos chips A e B, FF_T denota um flip-flop do lado TR, FF_R denota um flip-flop do lado REC, e TDR_FF denota uma JTAG_TDR. As configurações destas são semelhantes aos da primeira concretização, respectivamente mostrada na Figuras 8, 9 e 10.

A Figura 13 é um diagrama com os elementos de circuito mais básicos de fonte sincrônica para que sejam um alvo desta concretização. Na Figura 13, como os flip-flops de fonte sincrônica, um flip-flop Fll para transmissão de dados e um flip-flop F12 para transmissão de relógio síncrono são mostrados no chip A (lado TR), enquantos flipflops F13 e F14 para recepção de dados são demonstrado no chip B (lado REC). Do flip-flop do lado RECs F13 e F14, F13 o flip-flop captura os dados transmitidos a partir do flipflop Fll, sobre a borda de uma subida de relógio síncrono transmitido a partir do flip-flop F12. O flip-flop F14, por outro lado, captura de dados transmitidos a partir do flipflop Fll, caindo sobre a borda do relógio síncrono transmitido a partir do flip-flop F12.

Na Figura 13, um único flip-flop Fll, um único flipflop F13 e um único flip-flop F14 são prestados a um único flip-flop F12 para transmissão de relógio síncrono. No entanto, em um circuito real, vários flip-flops Fll são prestados a um único flip-flop F12 para transmissão de relógio síncrono, e flip-flops F13 e F14 são fornecidos no chip B de forma que o número de flip-flops F13 e o número de flip-flops F14 correspondem ao número de flip-flops Fll (ver Figura 12). Além disso, vários conjuntos de tais flipflops Fll a F14 são fornecidos nos chips A e B.

Além disso, no chip A, a pluralidade da flip-flop do lado TRs Fll e F12 formam uma cadeia de varredura para testes de fabricação, e cada um são conectados a um terminal de entrada (varredura de entrada) e um terminal de saída (varredura de saída) previstos no chip A. Da mesma forma, no chip B, o flip-flop do lado RECs F13 e F14 forma uma cadeia de varredura, e são cada ligado a um terminal de entrada (varredura de entrada) e um terminal de saída (varredura de saída) fornecido no chip B. Cada um dos flipflops Fll, F12, F13 e F14 é set / reset em resposta à saída de um correspondente de um dos TDR_FFs (ver Figura 12).

Os flip-flops Fll e F12 do chip A serão descritos mais detalhadamente.

Um valor (dados de teste) está definido no flip-flop do lado TR Fll para transmissão de dados através do controle das respectivas TDR_FF. Em seguida, o flip-flop Fll inverte uma saída própria, em resposta a um sinal de controle SG_P = 1 introduzido por um multiplexador Ml, e insere a saída invertida novamente, depois liberando valor retido (DATAOUT) pela entrada de um sinal do relógio CLK2 a partir de um circuito PLL 11 sem inverter a mesma.

Em contrapartida, um valor inicial está definido no flip-flop do lado TR F12 para transmissão de relógio síncrono pelo controle das respectivas TDR_FF. Em seguida, o flip-flop F12 inverte uma saída própria, em resposta a um sinal de controle SG_P = 1 introduzido por um multiplexador M2, e insere a saída invertida novamente, depois libera o valor retido como um relógio síncrono (CLKOUT) introduzindo um sinal do relógio CLK2 a partir do circuito PLL 11 sem inverter o mesmo. Com esta configuração, a saída de DATAOUT do flip-flop Fll e a saída CLKOUT do flip-flop F12 são realizadas na mesma borda de relógio.

Aqui, o sinal do relógio CLK2 liberado a partir do circuito PLL 11 é um relógio em operação para controlar o funcionamento de um chip em operação real.

Em seguida, os flip-flops F13 e F14 do chip B serão descritos mais detalhadamente.

Um valor inicial é estabelecido com o flip-flop do lado REC F13 para os dados captados pelo controle das respectivas TDR_FF. Posteriormente, comprimento do ciclo dos CLKOUT, que é recebido a partir de um chip, está atrasado por π / 2 em um circuito DLL 23, e, em seguida, o atraso no CLKOUT é introduzido para o flip-flop F13 como um relógio em operação DDL_clk sem ser invertido. De acordo com este relógio de operação DDL_clk, o flip-flop F13 capta DATAOUT, que é recebido a partir do chip A. O valor (dados de teste) de DATAOUT liberado é assim fornecido ao flipflop F13 (DP), e posteriormente é mantido em TDR_DP para uma observação.

Em contrapartida, um valor inicial é estabelecido com o flip-flop F14, que é o outro flip-flop para recepção de dados, através do controle das respectivas TDR_FF. Posteriormente, a duração do ciclo do relógio sincrono CLKOUT, que é recebido a partir do chip A, está atrasada por π / 2 no circuito DLL 23, a fim de que o relógio sincrono CLKOUT está definido como um relógio de operação DDL_clk. O relógio de operação DDL_clk, em seguida, é introduzido para o flip-flop F14 enquanto está sendo invertido. De acordo com este relógio de operação DDL_clk, o flip-flop F14 capta DATAOUT, que é recebido a partir do chip A. O valor do DATAOUT (dados de teste) é, portanto liberado a partir do flip-flop F14 (DN), e posteriormente é mantido em um TDR_DN para observação.

A Figura 14 é um diagrama com sinais de onda no flipflop F13.

Consulte a Figura 14. A borda de subida do primeiro sinal de relógio CLK2 dos dois sinais de relógio CLK2 a partir do circuito PLL 11 do chip A, os dados de teste (DATAOUT) do flip-flop Fll e o relógio sincrono (CLKOUT) do flip-flop F12 são liberados simultaneamente. Em seguida, o DDL_clk cai, atrasado por π / 2 pelo ciclo de relógio sincrônico. Como consequência, a tempestividade da subida do DDL_clk é deslocada no meio dos dados de teste. Em resposta a esta subida do DLL_clk, o valor dos dados de teste é capturada pelo flip-flop F13 do chip B (DP).

A Figura 15 é um diagrama com sinal ondulares no flipflop F14.

Consulte a Figura 15. A borda de subida do primeiro sinal do relógio CLK2 dos dois sinais de relógio CLK2 a partir do circuito PLL 11 do chip A, os dados de teste (DATAOUT) do flip-flop Fll e o relógio sincrono (CLKOUT) do flip-flop F12 são liberados simultaneamente. Em seguida, DDL_clk cai, atrasado por n / 2 do ciclo do relógio sincrono. Como consequência, o momento da queda de DDL_clk é deslocada no meio dos dados de teste. Em resposta a esta queda de DLL_clk, o valor dos dados de teste é capturado pelo flip-flop F14 do chip B (DN).

Nesta concretização, Os flip-flops Fll a F14 de fonte sincrona são, como os flip-flops F1 a F4 da primeira concretização, set / reset de acordo com as saidas do correspondente TDR_FFs como descrito acima. Assim, um valor inicial é fixado em cada um dos flip-flops Fll a F14, através de um método semelhante ao utilizado na primeira concretização, na configuração do circuito mostrado na Figura 5.

Com referência à Figura 12 novamente, a relação de conexão no nivel do chip, incluindos os flip-flops de fonte sincrônica em que o teste de acordo com esta concretização é realizado.

Em primeiro lugar, refira-se ao chip A do lado TR. O chip contém, além dos acima mencionados FF_Ts e TDR_FFs: o circuito PLL 11 e um controlador PLL 12, como uma unidade transmissora de relógio em operação para o envio de relógios em funcionamento; um gerador de pulso duplo 13 para extrair dois pulsos de relógio em operação transmitidos a partir do circuito PLL e, em seguida, para a saida dos pulsos; um controlador TAP 14, para controlar JTAG; e um registrador de instrução (IR) 15. As saidas do controlador TAP 14 e o registrador de instruções 15 são fornecidas ao TDR_FFs, FF_Ts, gerador de pulso duplo 13 e similares, através de gates Al, A2 e A3.

O controlador PLL 12 controla o circuito PLL 11 de modo que Circuito PLL 11 pode realizar transmissão com a mesma frequência que a operação real após um bit de teste ser armazenado no registrador de instrução 15.

O gate AND Al proporciona uma TCK para os correspondentes TDR_FF quando um bit de teste é armazenado no registrador de instrução 15, e concomitantemente quando ShiftDR = 1.

O gate AND A2 prevê, para cada FF__T através da correspondente TDR_FF, um sinal de controle para estabelecer ou reestabelecer as FF_T quando um bit de teste é armazenado no registrador de instrução 15, e concomitantemente quando UptadteDR_L = 1. Se o FF_Ts estão sendo definidos ou redefinidos depende dos valores fixados nos correspondentes TDR_FFs, como descrito acima.

Desta forma,	os valores	iniciais	dos	FF_Ts	são
determinados.	Neste caso,	o valor	inicial	do	FF_T,
incluindo o	flip-flop Fl	mostrado na	Figura	13,	está

programado para servir como dados de teste.

O gate AND A3 prevê, para cada FF_T, um sinal de controle SG_P para estabelecer o interior do FF_T em um estado de loop, e também prevê, para o gerador de pulso duplo 13 acionar um sinal para extrair dois pulsos a partir da saida do Circuito PLL 11, quando um bit de teste é armazenado no registrador de instrução 15, e concomitantemente quando RunTestldle = 1.

Em seguida, refira-se ao chip B do lado REC. O chip B inclui, além dos acima mencionados FF_Rs e TDR_FFs: um controlador TAP 21 para controlar JTAG; uma registrador de instrução 22; um circuito DDL 23 para atrasar um relógio síncrono; e um controlador de relógio 24 para controlar o circuito DDL 23 e um circuito PLL não ilustrado. As saídas do controlador TAP 21 e os registradores de instrução 22 são fornecidos ao TDR_FFs e semelhantes através dos gates A4 e A5.

O controlador de relógio controla 24 o circuito DDL 23 e os circuitos PLL de modo que os circuitos DLL e o circuito PLL não mostrado podem realizar transmissão com a mesma frequência que a operação real após um bit de teste ser armazenado no registrador de instrução 22.

O gate AND A4 prevê,, para multiplexadores Ml e M2, um controle provocando a multiplexadores sinal para Ml e M2 para selecionar os dados que indicam 1, quando um bit de teste é armazenado no registrador de instrução 22, e concomitantemente quando ShiftDR = 1. Fazendo com que os multiplexadores Ml e M2 selecionem os dados que indicam 1, uma pesquisa é realizada em um caminho TDI (dados de teste de entrada)-TDO (teste dados de saída), de acordo com um relógio de teste TCK, um valor que está definido em cada um dos TDR_FFs.

O gate AND A5 prevê, para cada FF_R através da correspondente TDR_FF, um sinal de controle para estabelecer ou reestabelecer as FF_Rs, quando um bit de teste é armazenado no registrador de instrução 22, e concomitantemente quando UpdateDR_L = 1. Seja os FF_Rs são para ser definidos ou redefinidos depende dos valores fixados no TDR_FFs, como descrito acima. Desta forma, os valores iniciais do FF_Rs são determinados.

O ClockDR do controlador TAP 21 prevê um teste de relógio TCK para o TDR_FFs quando ShiftDR = 1, ou quando CaptureDR = 1. De acordo com o teste de relógio TCK, uma varredura é realizada no caminho DDA-TDO, e também os dados armazenados no FF_Rs são capturados pela TDR_FFs, por exemplo.

As operações nos testes realizados no circuito com a configuração acima descrita são aproximadamente os mesmos que na primeira concretização descrita com referência à Figuras 6 e 7.

As operações na segunda concretização são diferentes em relação aos seguintes aspectos das que na primeira concretização.

Em primeiro lugar, na primeira concretização, o tempo de saida em que o teste é passado a partir de dados do

flip-flop	Fl,	e o momento de	saida em que o relógio
sincrônico	é	passado	a partir	o flip-flop	F2, têm um
intervalo	de	tempo	de meio	ciclo entre	eles. Em

contrapartida, na segunda concretização, a saída de dados de teste a partir do flip-flop Fll e a saída do relógio

síncrono a partir	do flip-flop	F12	são realizadas	na mesma
borda de relógio.
Além disso,	na Etapa 705	da	Figura 7, na	primeira
concretização, os	flip-flops F3	e	F4 capturam os	dados de

teste transmitidos a partir do flip-flop Fl, de acordo com o relógio síncrono transmitido a partir do flip-flop F2. Em contrapartida, na segunda concretização, uma vez que a borda do relógio sobre a qual os dados de teste são passados é liberada a partir do flip-flop Fll, e que a borda do relógio sobre a qual o relógio síncrono é passada do flip-flop F12, têm os mesmos tempos, o relógio síncrono está atrasado por π / 2 no circuito DLL 23. Em seguida, os flip-flops F13 e F14 capturam os dados de teste em conformidade com o relógio síncrono atrasado.

Terceira Concretização

Semelhante à segunda concretização, em uma terceira concretização, um método em que o lado TR transmite dados sobre o relógio e um relógio na mesma borda de relógio é empregado como método de execução de fonte sincrônica. Na terceira concretização, no entanto, será dada descrição do caso em que inicialização é feita por meio de um método no qual é fixado um valor em JTAG_TDR, permitindo um flip-flop do lado TR desempenhar um papel como uma JTAG_TDR.

Figura 16 é uma vista mostrando toda a configuração de um circuito de fonte sincrono para que essa concretização seja aplicada. Na Figura 16, um chip A do lado TR, enquanto um chip B está no lado REC. Embora só seções de circuito que são de fonte sincrona são mostradas na Figura 16, deve ser entendido que ambos os chips A e B estão previstos, respectivamente, com um sistema de circuitos no circuito efetivo. Note que, as diferenças entre os chips A e B mostradas na Figura 16 são apenas para ilustrar se cada um dos chips A e B é a chip do lado TR ou chip do lado REC. Em outras palavras, cada chip em um ASIC serve como o chip A ou chip B, dependendo do estado (lado TR ou lado REC) do chip na interface de fonte sincrona.

Nos chips A e B, FF_T denota uma lip-flop do lado TR, FF_R denota um flip-flop do lado REC, e TDR_FF denota uma JTAG_TDR. Uma vez que FF_Ts serve também como TDR_FFs nesta concretização, não há TDR_FF no chip A. A configuração de um destes flip-flop do lado TRs FF_Ts é mostrado na Figura 17. As formações do FF_Rs e TDR_FFs do chip B são semelhantes às mostradas na primeira concretização na Figuras 9 e 10.

Figura 18 e um diagrama com os elementos de circuito mais básicos de fonte sincrônica para que sejam um alvo desta concretização. Na Figura 18, como os flip-flops de fonte sincrônica, um flip-flop F21 para transmissão de dados e um flip-flop F22 para transmissão de relógio síncrono são mostrados no chip A (lado TR), enquantos flipflops F23 e F24 para recepção de dados são mostrados no chip B (lado REC) . flip-flop do lado RECs F23 e F24, o flip-flop F23 captura de dados flip-flop F21, sobre a borda síncrono transmitidos a partir disso, o flip-flop F24 captura partir do flip-flop F21 caindo síncrono transmitido a partir do

Na Figura 18, um único flip flop F23 e um único flip-flop F2^ transmitidos a partir do de uma subida relógio do flip-flop F22. Além de dados transmitidos a sobre a borda do relógio flip-flop F22.

-flop F21, um único flip1 são prestados a um único flip-flop F22 para transmissão de relógio síncrono. No entanto, em um circuito real, vários flip-flops F21 são prestados a um único flip-flop F22 para transmissão de relógio síncrono, e flip-flops F23 e F24 são fornecidos no chip B de forma que o número de flip-flops F23 e o número dos flip-flops F24 cada correspondem ao número de flipflops F21 (ver Figura 16) . Além disso, vários conjuntos de tais flip-flops F21 a F24 são fornecidos nos chips A e B.

Além disso, no chip A, a pluralidade de flip-flop do lado TRs F21 e F22 formam uma cadeia de varredura para testes de fabricação, e cada um são conectados a um terminal de entrada (varredura de entrada) e um terminal de saída (varredura de saída) previstos no chip A. Da mesma forma, no chip B, o flip-flop do lado RECs F23 e F24 formam uma cadeia de varredura, e são cada ligado a um terminal de entrada (varredura de entrada) e um terminal de saída (varredura de saída) fornecido no chip B. O valor inicial é fixado em cada um dos flip-flops F21 e F22 desta

concretização	realizando	com	varredura	uma	passagem sobre
os dados através da cadeia	de varredura	correspondente.
Cada um dos	flip-flops	F23	e F2 4,	por	outro lado, é
definido /	redefinido	em	resposta	à	saída de um

correspondente de um dos

16) .

Os flip-flops F21 e

F22 do chip A serão descritos mais detalhadamente.

Um valor (dados de teste) está definido no flip-flop do lado TR F21 para transmissão de dados através do caminho de varredura JTAG_TDR que é encaminhado através dos pinos 1 e 0, respectivamente, dos multiplexadores Ml e M3. Em seguida, o flip-flop F21 inverte uma saída própria, em resposta a um sinal de controle SG_P introduzido por um multiplexador Ml, e insere a saída invertida novamente,

enquanto	a entrada de sinal do	relógio	CLK2	a partir	do
circuito	PLL 11 sem inverter a	mesma,	liberando assim	o
valor retido (DATAOUT).
Em	contrapartida, um valor	inicial	está	definido	no

flip-flop do lado TR F22 para transmissão de relógio síncrono, através da verificação do caminho JTAG_TDR que é encaminhado através dos pinos 1 e 0, respectivamente, dos multiplexadores M2 e M4. Em seguida, o flip-flop F22 inverte uma saída própria, em resposta a um sinal de controle SG_P introduzido por um multiplexador M2, insere as saídas novamente invertidas, enquanto insere o sinal do relógio CLK2 a partir do circuito PLL 11 sem inverter a mesma, assim libera o valor retido como um relógio síncrono

(CLKOUT).	Com esta	configuração, a	saída de DATAOUT	do
flip-flop	F21 e a	saída CLKOUT	do flip-flop F2	são
realizadas	na mesma	borda de relógio.
Aqui,	o sinal	do relógio CLK2	liberado a partir	do

circuito PLL 11 é um relógio de operação para controlar o funcionamento de um chip em operação real.

Em seguida, os flip-flops F23 e F24 do chip B serão descritos mais detalhadamente.

Um valor inicial é estabelecido com o flip-flop do lado REC F23 para os dados captados pelo controle das respectivas TDR_FF. Posteriormente, o comprimento do ciclo

CLKOUT, que é recebido a partir de um chip, está atrasada por π / 2 em um circuito DLL 23, e, em seguida, o atraso na CLKOUT é introduzido para o flip-flop F23 como um relógio de operação DDL_clk sem ser invertido . De acordo com este relógio de operação DDL_clk, o flip-flop F23 capta DATAOUT, que é recebido a partir do chip A. O valor da DATAOUT (dados de teste) é, portanto liberado a partir do flip-flop F23 (DP) , e posteriormente é fechado em TDR_DP para uma observação.

Em contrapartida, um valor inicial é estabelecido com o flip-flop F24, que é o outro flip-flop para recepção de dados, através do controle das respectivas TDR_FF. Posteriormente, a duração do ciclo de relógio sincrono CLKOUT, que é recebido a partir do chip A, está atrasada por π / 2 no circuito DLL 23, a fim de que o relógio sincrono CLKOUT seja definido como um relógio de operação

DDL_clk. 0 relógio de operação DDL_clk, em seguida, é inserido no flip-flop F24 enquanto é invertido. De acordo com este relógio de operação DDL_clk, o flip-flop F24 capta DATAOUT, que é recebido a partir do chip A. O valor do DATAOUT (dados de teste) é, portanto liberado a partir do flip-flop F24 (DN), e posteriormente é fechado em um TDR_DN para observação.

A Figura 19 é um diagrama de forma de onda do flipflop F23.

Consulte a Figura 19. A borda de subida do primeiro sinal do relógio CLK2 dos dois sinais de relógio CLK2 a partir do circuito PLL 11 do chip A, os dados de teste (DATAOUT) do flip-flop F21 e ao relógio sincrono (CLKLOUT) do flip-flop F22 são liberado simultaneamente. Em seguida, sobe ao DDL_clk, atrasado por π / 2 do ciclo do relógio sincrono. Como conseqüência, a tempestividade da subida do DDL_clk é deslocada no meio dos dados de teste. Em resposta a esta subida do DLL_clk, o valor dos dados de teste é capturado pelo flip-flop F23 do chip B (DP).

A Figura 20 é um diagrama com forma de onda de sinais no flip-flop F24.

Consulte a Figura 20. A borda de subida do primeiro sinal do relógio CLK2 dos dois sinais de relógio CLK2 a partir do circuito PLL 11 do chip A, os dados de teste (DATAOUT) do flip-flop F21 e o relógio sincrono (CLKOUT) do flip-flop F22 são liberado simultaneamente. Em seguida, DDL_clk cai, atrasado por π / 2 do ciclo do relógio sincrono. Como consequência, o momento da queda do DDL_clk é deslocado no meio dos dados de teste. Em resposta a esta queda do DLL_clk, o valor dos dados de teste é capturado pelo flip-flop F24 do chip B (DN).

Em seguida, um método de fixação dos valores iniciais nos flip-flops F21 a F24 de fonte sincrono nesta concretização será descrita.

A Figura 17 é um diagrama com a configuração de um circuito para inicializar os flip-flops F21 e F22 do chip A. Na Figura 17, quando ShiftDR = 1, um sinal de controle SS_P é fornecido a um multiplexador Sl, de modo que o ClockDR é selecionado para ser fornecido para os flip-flops F21 e F22. De acordo com este sinal ClockDR, é introduzido a partir de dados da IDC (dados de teste) do JATG para os flip-flops F21 e F22, de modo que os flip-flops F21 e F22 são inicializados.

Em contrapartida, os flip-flops F23 e F24 do chip B são set / reset, como no caso dos flip-flops F1 a F4 para fonte síncrono na primeira concretização, de acordo com os resultados dos TDR_FFs. Assim, os valores iniciais são estabelecidos nos flip-flops F23 e F24, através do mesmo método que foi empregado na primeira concretização, na configuração do circuito mostrado na Figura 5.

Com referência à Figura 16 de novo, será dada uma descrição da relação de conexão no nível do chip, incluindos flip-flops de fonte sincrônica em que o teste de acordo com esta concretização é realizado.

Em primeiro lugar, refira-se ao chip A do lado TR. O chip contém um chip, além dos acima mencionados FF_Ts: o circuito PLL 11 e um controlador PLL 12, como um unidade transmissora de relógio em operação, um gerador de pulso duplo 13 para extrair dois pulsos de relógio de operação transmitidos a partir do circuito PLL 11, e, em seguida, para a saida dos pulsos; um controlador TAP 14, para controlar JTAG; e um registrador de instrução (IR) 15. As saldas do controlador TAP 14 e o registrador de instrução 15 são fornecidas ao FF_Ts, o gerador de pulso duplo 13 e similares, através de gates Al e Ά3.

O controlador PLL 12 controla Circuito PLL 11 de modo que o Circuito PLL 11 pode realizar transmissão com a mesma frequência que a operação real após um bit de teste ser armazenado no registrador de instrução 15.

O gate AND Al fornece um sinal do relógio ClockDR ao TDR_FFs quando um bit de teste é armazenado no registrador de instrução 15, e concomitantemente quando ShiftDR = 1.

Como	resultado, o	FF Ts	estão	diretamente
inicializado	•
0 gate	AND A3 prevê,	para o	FF_Ts,	um sinal de

controle SG_P para configurar o interior de cada um dos FF_Ts em um estado de loop, e também prevê, para o gerador de pulso duplo 13 acionar um sinal para extrair dois pulsos a partir do resultado do circuito PLL 11, quando um bit de teste é armazenado no registrador de instrução 15, e concomitantemente quando ShiftDR = 1.

Em seguida, remete-se para o chip B do lado REC. O chip B inclui, além dos acima mencionados FF_Rs e os TDR_FFs: um controlador TAP 21 para controlar JTAG; um registrador de instrução 22; o circuito DDL 23 para atrasar um relógio sincrono; um controlador de relógio 24 para controlar o circuito DDL 23 e um circuito PLL não ilustrado. As saldas do controlador TAP 21 e o registrador de instruções 22 são fornecidas o TDR_FFs e semelhantes via os os gates A4 e A5.

O controlador de relógio 24 controla o circuito DDL 21 e os circuitos PLL não ilustrados 23 de modo que o circuito DDL e os Circuito PLL podem desempenhar transmissão com a mesma frequência que a operação real após um bit de teste ser armazenado no registrador de instrução 22.

O gate AND A4 prevê, para os multiplexadores Ml e M2, um sinal de controle fazendo com que os multiplexadores Ml e M2 selecionemos dados que indicam 1, quando um bit de teste é armazenado no registrador de instrução 22, e concomitantemente quando ShiftDR = 1. Ao fazer com que os multiplexadores Ml e M2 selecionem os dados que indicam 1, uma pesquisa é realizada em um caminho de TDI (dados de teste de entrada)-TDO (dados de teste de sáida), de acordo com um relógio de teste TCK, segundo o qual um valor está definido em cada um dos TDR_FFs.

O gate AND A5 permite, através do TDR_FFs, um sinal de controle para estabelecer ou reestabelecer as FF_Rs, quando um bit de teste é armazenado no registrador de instrução 22, e concomitantemente quando UpdateDR_L = 1. Se o FF_Rs estão sendo estabelecidos ou redefinir depende dos valores fixados na TDR_FFs, como descrito acima. Desta forma, os valores iniciais do FF_Rs são determinados.

O ClockDR do controlador TAP 21 faz com que o relógio de teste TCK seja fornecido ao TDR_FFs quando ShiftDR = 1, ou quando CaptureDR = 1. De acordo com o relógio de teste TCK, uma pesquisa é realizada no caminho TDI-TDO, e os dados armazenados nos FF_Rs são capturados pelo TDR_FFs.

Em seguida, será dada uma descrição das operações no teste usando o circuito com a configuração acima descrita.

A Figura 21 é um diagrama com formas de onda de sinais dos chips A e B durante execução do teste. O fluxo esquemático do teste é semelhante ao descrito na primeira concretização com referência a Figura 7, e, portanto, serão descritos aqui também com referência à Figura 7. Em primeiro lugar, um bit de teste é armazenado em cada um dos registradores de instrução 15 e 22, respectivamente,

dos chips A e	B.	Os circuitos PLL 11 dos chips	A e B (o
circuito PLL	do	chip B não é ilustrado) são, assim,
desencadeados	a	cada transmitir um relógio de	operação
(Etapa 701).	Posteriormente, os flip-flops	de fonte
sincrônica (o	FF_	Ts e FF Rs na Figura 16, e F21	a F24 na
Figura 18) são	inicializados para um valor arbitrário
(Etapa 702).

Aqui, cada um dos flip-flops é inicializado por meio de um método que respeita o modo de padrão JTAG 114 9, bem 10 como na presente concretização. No entanto, referem-se a

Figura 21. O multiplexador SI mostrado na Figura 17 seleciona o sinal do relógio ClockDR liberado a partir do controlador TAP 14, em conformidade com o SS_P sinal, e um deslocamento de varredura é, assim, realizado a partir dos 15 dados de acordo com este sinal do relógio ClockDR. Como

resultado,	os	flip-	f lops	F21 e	F22	são diretamente
inicializadso,	e os	dados	de teste	são	introduzidos	no
mesmo. No	chip	B, por	outro	lado, os	flip	-flops F23 e	F2 4

foram iniciados em conformidade com os valores armazenados no TDR_FFs correspondentes respectivamente aos flip-flops F21 e F22, à semelhança da primeira concretização, como mostrado no diagrama de forma de onda abaixo (note que essa inicialização é realizada antes da implantação dos flipflops F21 e F22 do chip A em termos de tempo).

Posteriormente, foi desencadeado pela RunTestldle = 1 do chip A do lado TR, o gerador de pulso duplo 13 transmite dois pulsos para fora da saida do circuito PLL 11 (Etapa 703). Nesta concretização, a saida CLK2 a partir do gerador de pulso duplo 13 é selecionada no multiplexador SI da Figura 17, quando ShiftDR = 0. Referindo-se à Figura

6, verifica-se que um sinal de controle SG_P para fazer com que o FF_Ts esteja em um estado de loop é passada e, em seguida, os sinais de relógio CLK2 de dois pulsos são 10 liberados.

Então, de acordo com os dois pulsos, os flip-flops Fl e F22 respectivamente transmitem os dados de teste conservados no flip-flop Fl e um relógio sincrono para o chip B do lado REC (Etapa 704). Os flip-flops F23 e F24 do 15 chip B capturam os dados transmitidos a partir do flip-flop

F21 do chip A de acordo com o relógio sincrono transmitido a partir do flip-flop F22 (Etapa 705) . Posteriormente, no chip B do lado REC, os valores obtidos através dos flipflops F23 e F24 é, respectivamente, com retenção na TDR_DP 20 e TDR_DN. Os valores mantidos são em seguida retirados da

TDOs que deverão ser observados (Etapa 706).

Aqui abaixo, as descrições foram dadas para tomar, como exemplos, os casos em que cada um de flip-flops formando uma cadeia de varredura JTAG são utilizados como flip-flops de fonte síncrona, na primeira a terceira concretizações. No entanto, é óbvio que configurações que não são essas também são possíveis, desde que estejam em consonância com o espírito e o alcance da presente 5 invenção. Especificamente, a definição dos valores iniciais e observação dos resultados pode ser facilmente realizada por meio de uma análise da cadeia JTAG diferente. Na atual ASIC, uma configuração para a realização de um teste de varredura usando JTAG é geralmente fornecida. Deste modo, é 10 muito preferível que um teste seja realizado utilizando esses flip-flops formando uma cadeia de varredura. No entanto, isso não exclui um caso em que uma configuração de circuito separado para a realização de uma interconexão das atuais concretizações é fornecida em um ASIC.

Breve descrição dos Desenhos

Figura 1 é um diagrama com toda a configuração de um circuito de fonte síncrona para que uma primeira concretização da presente invenção seja aplicada.

A Figura 2 é um diagrama com os elementos de circuito 20 mais básicos de fonte sincrônica para que sejam alvos da concretização, no circuito mostrado na Figura 1.

Figura 3 é um diagrama com formas de ondas de um sinal do flip-flop F3 mostrado na Figura 2.

A Figura 4 é um diagrama com formas de ondas de um sinal do flip-flop F4 mostrado na Figura 2.

Figura 5 é um diagrama com a configuração de um circuito para a inicializaçãos dos flip-flops de um chip na 5 concretização.

A Figura 6 é um diagrama de forma de onda de sinal durante execução do teste, de acordo com a concretização.

A Figura 7 é um fluxograma que mostra um esquema de fluxo de um teste da concretização.

A Figura 8 é um diagrama mostrando uma configuração de um circuito flip-flop do lado TR utilizado na concretização.

A Figura 9 é um diagrama com uma configuração de um circuito do flip-flop do lado REC utilizado na 15 concretização.

A Figura 10 é um diagrama com uma configuração de um circuito JTAG_TDR utilizado na concretização.

Figura 11 é um diagrama que ilustra os sinais UpdateDR_L e RunTestldle utilizados na concretização.

Figura 12 é um diagrama com toda a configuração de circuito de fonte síncrona para que uma segunda concretização da presente invenção seja aplicada.

Figura 13 é um diagrama com os elementos de circuito mais básicos da fonte sincrônica para que seja alvos da concretização, no circuito mostrado na Figura 12.

Figura 14 é um diagrama com formas de onda de sinal do flip-flop F13 mostrado na Figura 13.

A Figura 15 é um diagrama com formas de onda de um sinal do flip-flop F14 mostrado na Figura 13.

Figura 16 é um diagrama com toda a configuração de um circuito de fonte síncrona para que uma terceira 10 concretização da presente invenção seja aplicada.

A Figura 17 é um diagrama com uma configuração de circuito do flip-flop do lado TRs utilizado na concretização.

A Figura 18 é um diagrama com os elementos de circuito mais básicos de fonte sincrônica para que são alvos da concretização, no circuito mostrado na Figura 16.

Figura 19 é	um	diagrama	com formas de	ondas	de um
sinal do flip-flop	F23	mostrado	na Figura 18.
Figura 20 é	um	diagrama	com formas de	ondas	de um
sinal do flip-flop	F2 4	mostrado	na Figura 18.
A Figura 21 é	um	sinal gráfico que apresenta as	ondas

durante execução do teste, de acordo com a concretização.

Descrição de Referências Numéricas

F1-F4, Fll, F14, F21-F24 - flip-flop t

- circuito PLL

- controlador PLL *

» 13 - gerador de pulso duplo

14, 21 controlador TAP

15, 22 - registrador de instrução

- circuito DDL

- controlador de relógio

Claims (11)

1. REIVINDICAÇÕES

   1) Microcomputador no qual uma pluralidade de CIs (Circuitos Integrados) conectados entre si por uma interface de fonte síncrona são montados, o microcomputador:

   um CI do lado da transmissão de dados através da interface de fonte síncrona inclui:

   um circuito de PLL (Phase-Locked Loop) (11) para transmissão de um relógio de operação na operação real;

   uma pluralidade de primeiros flip-flops (F1, F11, F21) para transmissão de dados de teste de acordo com o funcionamento do relógio transmitido do circuito de PLL; e um segundo flip-flop para transmissão síncrona de um relógio na fonte síncrona, em conformidade com o relógio de operação transmitido a partir do circuito de PLL, um relógio síncrono na fonte síncrona, e um CI do lado de recebimento de dados através da interface de fonte síncrona inclui:

   uma pluralidade de terceiros flip-flops para capturar, de acordo com o relógio síncrono transmitido a partir do segundo flip-flop, os dados de teste transmitidos a partir da pluralidade de primeiros flip-flops caracterizado pelo fato de que o CI do lado de transmissão ainda inclui:

   um circuito de geração de pulso duplo (13) para extrair dois sinais de pulso dos relógios de operação transmitidos a partir do circuito de PLL (11), em que:

   uma pluralidade de primeiros flip-flops (F1, F11, F21) transmite os dados de teste em conformidade com os dois sinais de pulso extraídos do circuito de geração de pulso

   Petição 870190048953, de 24/05/2019, pág. 9/41

   2/6 duplo, os primeiros flip-flops sendo conectados para formar um caminho de varredura, para deslocamento em dados de teste que é cronometrado por um relógio de varredura e o segundo tipo flip-flop (F2, F12, F22) transmite o relógio síncrono, de acordo com os dois sinais de pulso extraídos do circuito de geração de pulso duplo; e um CI no lado de recebimento de dados através das interfaces de fonte síncrona ainda inclui:

   uma pluralidade de terceiros flip-flops (F3, F13, F23) para capturar, de acordo com o relógio síncrono transmitido a partir do segundo flip-flop, os dados de teste transmitidos a partir do primeiro flip-flop.
2. 2) Microcomputador, de acordo com a reivindicação 1, caracterizado pelo fato de que o primeiro flip-flop (F1, F11, F21) do CI do lado da transmissão transmite os dados de teste com um atraso de meio-ciclo dos sinais de pulso duplo, em comparação com o relógio síncrono transmitido a partir do segundo flip-flop (F2, F12, F22).
3. 3) Microcomputador, de acordo com a reivindicação 1, caracterizado pelo fato de que:

   primeiro flip-flop (F1, F11, F21) no CI do lado de transmissão transmite os dados de teste na mesma borda do relógio como aquela para o relógio síncrono transmitido pelo segundo flip-flop (F2, F12, F22), e o CI do lado de recepção inclui meio de retardo para proporcionar ao terceiro flip-flop (F3, F13, F23) o relógio síncrono recebido com um atraso de p/2.
4. 4) Microcomputador, de acordo com a reivindicação 1, caracterizado pelo fato de que:

   Petição 870190048953, de 24/05/2019, pág. 10/41

   3/6 o primeiro flip-flop (F1, F11, F21) no CI do lado de transmissão é um flip-flop de set e reset, e o CI do lado de transmissão ainda inclui um registrador de dados de teste para fazer com que, por meio de set e reset do primeiro flip-flop em conformidade com um valor retido, o primeiro flip-flop retenha os dados de teste.
5. 5) Microcomputador, de acordo com a reivindicação 1, caracterizado pelo fato de que o primeiro flip-flop (F1, F11, F21) no CI do lado de transmissão forma uma cadeia de varredura e os dados de teste são introduzidos no primeiro flip-flop, através de um deslocamento de varredura nos dados de teste através da cadeia de varredura.
6. 6) Método para testar um microcomputador em que uma pluralidade de CIs (Circuitos Integrados) conectados entre si por uma pluralidade de interfaces de fonte síncronas são montados, o método de teste compreendendo:

   em um CI no lado de transmissão de dados através de interfaces de fonte síncronas uma etapa de gerar um sinal de relógio a partir de um circuito de PLL (Phase-Locked Loop) (11) para transmitir um relógio de operação em operação normal, uma etapa de definição de valores iniciais em uma pluralidade de primeiros flip-flops (F1, F11, F21) para a transmissão de dados de acordo com um relógio de operação transmitido a partir do circuito PLL; e um segundo flip-flop (F2, F12, F22) para transmissão de relógio síncrono tendo a mesma frequência que o sinal de relógio de operação normal gerado a partir do circuito de PLL,

   Petição 870190048953, de 24/05/2019, pág. 11/41

   4/6 e depois transmitir os dados sobre os valores iniciais, e o relógio síncrono, respectivamente, a partir do primeiro flip-flop e do segundo flip-flop; e uma etapa de fazer com que uma pluralidade de terceiros flip-flops (F3, F13, F23) para recepção de dados em um CI no lado de recepção de dados através as interfaces de fonte síncrona capturem, de acordo com o relógio síncrono transmitido a partir do segundo flip-flop, os dados sobre os valores iniciais transmitidos a partir da pluralidade de primeiros flip-flops, o método caracterizado pelo fato de que ainda compreende a etapa de:

   extrair por um circuito de geração de pulso duplo (13) no CI do lado de transmissão dois sinais de pulso de relógios de operação transmitidos a partir do circuito PLL (11) para transmissão de relógio síncrona;

   transmitir dados de teste, por uma pluralidade de primeiros flip-flops (F1, F11, F21), de acordo com os dois sinais de pulso extraídos no circuito de geração de pulso duplo, os primeiros flip-flops sendo conectados para formar um caminho de varredura para deslocamento nos dados de teste, o que é sincronizado por um relógio de varredura; e transmitir o relógio síncrono pelo segundo flip-flop (F2, F12, F22) de acordo com os dois sinais de pulso extraídos no circuito de geração de pulso duplo; e capturar, por uma pluralidade de terceiros flip-flops (F3, F13, F23) de acordo com o relógio síncrono transmitido a partir do segundo flip-flop, os dados de teste transmitidos a partir do primeiro flip-flop.

   Petição 870190048953, de 24/05/2019, pág. 12/41

   5/6
7. 7) Método de teste, de acordo com a reivindicação 6, caracterizado pelo fato de que a etapa de definição de valores iniciais no primeiro flip-flop (F1, F11, F21) e no segundo flip-flop (F2, F12, F22) inclui:

   uma etapa de fazer com que cada um dos registradores de teste, que são fornecidos para corresponder respectivamente ao primeiro flip-flop e ao segundo flip-flop, retenha um valor predeterminado; e uma etapa de fazer com que os registradores de teste definam ou redefinam o primeiro flip-flop e o segundo flipflop, de acordo com os valores retidos pelos registradores de teste correspondentes, a fim de definir valores iniciais no primeiro flip-flop e no segundo flip-flop.
8. 8) Método de teste, de acordo com a reivindicação 6, caracterizado pelo fato de que, na etapa de definição de valores iniciais no primeiro flip-flop (F1, F11, F21) e no segundo flip-flop (F2, F12, F22), os valores iniciais são definidos ao realizar, com relação ao primeiro flip-flop e o segundo flip-flop formando uma cadeia de varredura, um deslocamento de varredura nos dados de teste através da cadeia de varredura.
9. 9) Método de teste, de acordo com a reivindicação 6, caracterizado pelo fato de que ainda compreende a etapa de:

   fazer com que um flip-flop (F1, F11, F21) no lado de transmissão de dados através da interface de fonte síncrona receba e retenha dados de teste;

   em que a dita etapa de transmitir um sinal de relógio ainda compreende transmissão de um relógio de operação em operação real, e depois de transmitir os dados de teste,

   Petição 870190048953, de 24/05/2019, pág. 13/41

   6/6 retidos no flip-flop do lado de transmissão, e um relógio sincrono na fonte sincrona,· e a dita etapa de fazer com que um terceiro flip-flop (F3, F13, F23) ainda compreende capturar dados de teste de acordo com o relógio sincrono.
10. 10) Método de teste, de acordo com a reivindicação 9, caracterizado pelo fato de que a etapa de fazer com que o flip-flop (F1, F11, F21) do lado de transmissão receba dados teste inclui:

    uma etapa de fazer com que um registrador de teste mantenha um valor predeterminado, o registrador de teste sendo fornecido para corresponder ao flip-flop no lado de transmissão· e uma etapa de definir e redefinir de acordo com o valor retido no registrador de teste, o flip-flop do lado de transmissão ao qual o registrador de teste corresponde, de forma a fazer com que o flip-flop do lado da transmissão retenha os dados teste.
11. 11) Método de teste, de acordo com a reivindicação 9, caracterizado pelo fato de que na etapa de fazer com que o flip-flop (F1, F11, F21) do lado de transmissão receba os dados de teste, o flip-flop do lado de transmissão é feito reter os dados de teste ao realizar, com relação ao flipflop do lado de transmissão formando uma cadeia de varredura, um deslocamento de varredura nos dados de teste através da cadeia de varredura.