CN109725245A - 集成电路测试装置 - Google Patents

Abstract

本发明公开了一种集成电路测试装置，该装置的一实施例包含一芯片时脉控制器、一脉冲除错电路以及一暂存电路。所述芯片时脉控制器用来依据一输入时脉产生一输出时脉，其中该输出时脉是被用来测试一受测电路，且该受测电路是包含于该集成电路测试装置中。所述脉冲除错电路用来依据该输出时脉的一脉冲数，产生一脉冲纪录，该脉冲纪录指出该输出时脉所关联的一测试状态是否正常。所述暂存电路用来依据一稳定时脉储存及输出该脉冲纪录。

Description

集成电路测试装置

技术领域

本发明涉及测试装置，尤其涉及集成电路测试装置。

背景技术

随着制程的演进，现今的系统单芯片设计(SoC design)的操作频率持续攀高。为验证受测电路(circuitry under test,CUT)的功能与性能，除了使用基本的扫描式测试(scan-based test)来验证受测电路是否有因制造缺陷带来的功能异常外，全速测试(at-speed test)也被用来验证受测电路是否能运作在额定频率。然而，一般低成本的自动测试机台(automatic test equipment,ATE)无法供应如上述额定频率般高频的时脉信号；即便有能供应高频时脉信号的ATE，在ATE经由输入/输出垫(I/O pad)输出高频时脉信号至受测电路后，测试者即无法确认该时脉的波形是否正常，上述问题导致了全速测试窒碍难行。

近年来，某些技术将芯片锁相回路(on-chip PLL)输出的时脉当作全速测试时的时脉来源，再于系统单芯片设计中置入一个可设定的芯片时脉控制器(on-chip-clockcontroller,OCC)，以提供执行全速测试所需的全速时脉及时脉脉冲数量。上述技术使得全速测试得以在系统单芯片设计的验证流程中实现，并提供了一个可靠的测试结果。

然而，通过OCC来执行全速测试的过程中，若有测试失败，测试者通常不易进行除错(debug)，或者除错过程过于繁琐。相较于ATE可以确认送入受测电路的信号样式(pattern)的正确性，使用OCC的测试方式会遇到下列状况导致除错过程更加困难：

测试者难以验证是否因为on-chip PLL未正确送出时脉而导致测试失败。一般而言，测试者必须针对每一个有置入OCC的时脉域(clock domain)，重新产生全速测试信号样式(at-speed test pattern)，以确认哪些时脉域的测试是失败的。

测试者难以确认OCC是否正确地送出全速测试所需的时脉脉冲数量。

On-chip PLL的信号隔离(isolation)没做好，其导致测试过程中测试信号样式变动了On-chip PLL原本的设定值，从而导致送入OCC的输出时脉的频率错误(过快)或者是无任何输出时脉送出，造成测试失败。

由于缺少适当的除错方式，前述第(2)点与第(3)点所述的两种状况非常难以验证，这使得验证的时间与成本大幅上升。

发明内容

鉴于现有技术的问题，本发明的一目的在于提供一种集成电路测试装置，以改善现有技术。

本发明公开了一种集成电路测试装置，该装置的一实施例包含一芯片时脉控制器、一脉冲除错电路以及一暂存电路。所述芯片时脉控制器用来依据一输入时脉产生一输出时脉，其中该输出时脉是被用来测试一受测电路，且该受测电路是包含于该集成电路测试装置中。所述脉冲除错电路用来依据该输出时脉的一脉冲数，产生一脉冲纪录，该脉冲纪录指出该输出时脉所关联的一测试状态是否正常。所述暂存电路用来依据一稳定时脉储存及输出该脉冲纪录。

本发明另公开一种集成电路测试装置，该装置的一实施例包含一芯片时脉控制器以及一时脉选择电路。所述芯片时脉控制器用来依据一输入时脉产生一输出时脉，其中该输出时脉是被用来测试一受测电路，且该受测电路是包含于该集成电路测试装置中。所述时脉选择电路用来依据多个时脉的其中之一产生该输入时脉，该多个时脉包含一芯片时脉与一稳定时脉，或者该多个时脉包含二个不同的芯片时脉。

有关本发明的特征、实作与技术效果，兹配合附图作较佳实施例详细说明如下。

附图说明

图1显示本发明的集成电路测试装置的一实施例；

图2显示图1的时脉选择电路的一实施例；

图3显示图1的时脉选择电路的另一实施例；

图4显示图1的脉冲除错电路的一实施例；

图5显示图1的脉冲除错电路的另一实施例；

图6显示图5的脉冲致能器的一实施例；

图7显示图1的脉冲除错电路的另一实施例；以及

图8显示图1的暂存电路的一实施例。

附图标记说明：

100 集成电路测试装置

110 时脉选择电路

120 芯片时脉控制器

130 脉冲除错电路

140 暂存电路

150 时脉观察电路

210 选择电路

220 除频电路

310、320 多工器

330 触发器

340 反相器

410、420 移位暂存器

D 移位暂存器的输入值

Q 移位暂存器的输出值

510 移位暂存器

122 脉冲致能器

610 移位暂存器

710 脉冲转换器

720 脉冲计数器

730 比较器

740 暂存器

810 多工器

820 移位暂存器

具体实施方式

本发明公开了一种集成电路测试装置，能够验证一测试时脉的脉冲数是否正确、验证该测试时脉的频率是否正确、以及降低该测试时脉的频率以进行测试，因此，本发明能够加速测试，并减少测试的成本。

图1显示本发明的集成电路测试装置的一实施例。图1的集成电路测试装置100包含一时脉选择电路110、一芯片时脉控制器(on-chip-clock controller,OCC)120、一脉冲除错电路130、一暂存电路140、以及一时脉观察电路150。时脉选择电路110用来依据多个时脉的其中之一产生一输入时脉，该多个时脉包含一芯片时脉，该芯片时脉是源自于一芯片锁相回路(on-chip PLL)，且此芯片锁相回路是制作于一受测电路(circuitry undertest,CUT)里，且该受测电路是包含于集成电路测试装置100中(例如：该集成电路测试装置100是一集成电路包含该受测电路)，其中该受测电路包含一或多个电路部分(circuitrypart(s))，该些电路部分的每一个可按照本发明所公开的方式被测试。OCC 120用来依据该输入时脉产生一输出时脉，该输出时脉是被用来测试该受测电路。脉冲除错电路130用来依据该输出时脉的一脉冲数以及OCC 120的控制，产生一脉冲纪录。暂存电路140用来依据一稳定时脉(例如：自动测试机台(automatic test equipment,ATE)的输出时脉，或晶体振荡器的输出时脉)储存及输出该脉冲纪录，该脉冲纪录指出该输出时脉所关联的一测试(例如：全速测试)的状态是否正常。时脉观察电路150用来判断/协助判断该输出时脉的频率是否正确，亦可选择性地用来判断/协助判断该输入时脉的频率是否正确，举例而言，时脉观察电路150用来依据该输出时脉产生一除频时脉，该除频时脉被输出至一装置(例如：ATE)以供该装置判断该输出时脉的频率是否正确；另举例而言，时脉观察电路150对该输出时脉进行除频并取样，并将取样结果与一预设值进行比较，从而判断该输出时脉的频率是否正确

于一实施例中，图1的时脉选择电路110与时脉观察电路150的每一个是选择性的(optional)；于另一实施例中，图1的脉冲除错电路130与暂存电路140是选择性的。上述实施例是为增加本发明的实施弹性。

图2显示图1的时脉选择电路110的一实施例。如图2所示，时脉选择电路110包含一选择电路210与一除频电路220。选择电路210的一实施例包含至少一个多工器或其均等，用来选择前述多个时脉的其中之一作为一选择时脉；除频电路220用来对该选择时脉进行除频以产生至少一除频时脉，然而，若没有对该选择时脉进行除频的需求，除频电路220是选择性的；选择电路210可进一步输出该选择时脉作为前述输入时脉，或输出该至少一除频时脉的其中之一作为该输入时脉。图3显示图2的时脉选择电路110的一实施例，图3中，选择电路210包含多工器310与多工器320，多工器310用来选择前述多个时脉的其中之一作为一选择时脉，多工器320用来输出该选择时脉作为该输入时脉，或输出多个除频时脉的其中之一作为该输入时脉；除频电路220则包含多个触发器330与多个反相器340，用来依据该选择时脉产生上述多个除频时脉。由于选择电路与除频电路的每一个单独而言为本领域所熟知，因此细节在此省略。

于一示范性的实施方式中，时脉选择电路110先输出前述选择时脉作为前述输入时脉，并于前述脉冲纪录指出该输出时脉所关联的一测试(例如：全速测试)的状态为异常后，输出前述除频时脉作为该输入时脉，因此，若后续运作正常，测试者可据以判断该输入时脉的频率过高导致该测试的状态异常。于另一示范性的实施例中，时脉选择电路110所接收的多个时脉包含二个不同的芯片时脉，选择电路210先选择该二个不同的芯片时脉的其中之一作为该输入时脉，并于该脉冲纪录指出该输出时脉所关联的一测试(例如：全速测试)的状态为异常后，选择该二个不同的芯片时脉的另一个作为该输入时脉，因此，若后续运作正常，测试者可据以判断原先选择的该芯片时脉有问题。于另一示范性的实施例中，该多个时脉包含一芯片时脉与一稳定时脉(例如：ATE的输出时脉，或晶体振荡器的输出时脉)，该芯片时脉的频率高于该稳定时脉的频率，选择电路210先选择该芯片时脉作为该输入时脉，并于该脉冲纪录指出该输出时脉所关联的一测试(例如：全速测试)的状态为异常后，选择该稳定时脉作为该输入时脉，因此，若后续运作正常，测试者可据以判断该芯片时脉本身有问题或该芯片时脉的频率过高。

图4显示脉冲除错电路130的一实施例。脉冲除错电路130包含至少两个串接的移位暂存器(shift registers)410、420，用来确认OCC 120是否送出至少二个全速的时脉脉冲(at-speed clock pulses)。移位暂存器410、420的每一个可通过一D型触发器或其等效元件来实现。移位暂存器410、420的每一个依据OCC 120的输出时脉的触发(例如：该输出时脉的上升缘)，使输出值Q等于输入值D，其中移位暂存器410的输入值D为一给定值(例如：1)，移位暂存器420的输入值D为移位暂存器410的输出值Q；另外，移位暂存器410、420依据一重置信号以重置，该重置信号例如是一扫描致能信号的反相信号，或其等效信号。当前述受测电路处于一位移模式(shift mode)时(即该受测电路载入测试信号样式/卸载测试响应(load test pattern/unload test response)时)，该重置信号会保持在一低电平(例如：0)，从而将移位暂存器410、420的输出值Q锁定为0；当该受测电路处于一撷取模式(capture mode)时，该重置信号会保持在一高电平(例如：1)，从而移位暂存器410、420依据OCC 120的输出时脉来传递输入值D。在该撷取模式下，若OCC 120正常地输出至少二个时脉脉冲，移位暂存器420的输出值Q会等于移位暂存器410的输入值D，因此测试者可据以判断OCC120的输出时脉所关联的测试状态为正常(换言之，OCC 120所接收的输入时脉与OCC120所输出的输出时脉为正常)，此时若OCC 120的输出时脉是前述芯片时脉，测试者可据以判断产生该芯片时脉的芯片锁相回路的运作是正常的。

图5显示脉冲除错电路130的另一实施例，其中脉冲致能器122于此实施例中不包含于脉冲除错电路130中，故以虚线(dashed line)示之。如图5所示，脉冲除错电路130包含多个串接的移位暂存器510、与门(AND gate)、与门的输入端的反相元件(以小圆圈(bubble)表示)、以及或门(OR gate)，每一移位暂存器510的运作类似于前述移位暂存器的运作。图5中，每一移位暂存器510的输入值D是由脉冲致能器122所控制，脉冲致能器122可包含于OCC 120中或独立于OCC 120外，用来控制提供给每一移位暂存器510的输入值D为1或0，因此脉冲致能器122可通过图5的电路的运作，控制每一移位暂存器510的输出值Q为1或0，从而令脉冲除错电路130产生前述脉冲纪录。举例而言，图5中，通过脉冲致能器122的控制，从右数来的第三个移位暂存器510的输入值D为1，其余移位暂存器510的输入值D为0，接下来，若OCC 120正常地输出三个时脉脉冲，在三个时脉脉冲后，图5最右边的移位暂存器510的输出值Q会等于1，其反映OCC 120的输出时脉所关联的测试状态为正常。

图6显示图5的脉冲致能器122的一实施例。如图6所示，脉冲致能器122包含多个串接的移位暂存器610，每个移位暂存器610于一时脉接收端接收一稳定时脉(例如：ATE的输出时脉，或晶体振荡器的输出时脉)(未显示于图)，并依据该稳定时脉接收输入值D以及送出输出值Q；此时，于脉冲除错电路130中，每个与门依据移位暂存器610所传输的值来输出一相对应的值，每个或门依据一与门的输出值以及一移位暂存器510的输出值来输出一相对应的值作为下一个移位暂存器510的输入值D(除了最后一个或门的输出未作为下一个移位暂存器510的输入值D)。由于移位暂存器、与门、与门的输入端的反相元件、以及或门的每一个单独而言为本领域所熟知，因此本领域技术人员可依图6的公开充分了解图6的电路运作，其细节在此省略。值得注意的是，在某些测试下，OCC 120的输出时脉不包含任何时脉脉冲(也就是无任何时脉脉冲输出)，因此，每个移位暂存器610的输入均会被设为0，从而每个移位暂存器510的输入与输出均为0；而为了避免移位暂存器510的输出均为0导致误判上述测试的结果为异常，脉冲除错电路130的最右边的与门的二输入端均设有反相元件，因此该与门会在上述测试下输出1，使得脉冲除错电路130的最右边的或门输出1，以表示该测试的结果为正常。

图7显示脉冲除错电路130的另一实施例，其中脉冲致能器122与暂存电路140于此实施例中不包含于脉冲除错电路130中。如图7所示，脉冲除错电路130包含一脉冲转换器710、一脉冲计数器720、一比较器730以及一暂存器740。脉冲转换器710用来将脉冲致能器122所输出的一数值序列转换为一预定脉冲数，举例而言，若该数值序列包含N个1，该预定脉冲数即为N。脉冲计数器720用来计数OCC 120的输出时脉的脉冲数，以产生一计数值。比较器730用来比较该预定脉冲数与该计数值，以产生该脉冲纪录，当该预定脉冲数与该计数值相符，该脉冲纪录即指出OCC 120的输出时脉所关联的测试状态正常。暂存器740用来依据OCC 120的输出时脉，撷取该脉冲纪录以及输出该脉冲纪录至暂存电路140，暂存器740与前述移位暂存器相仿，可依据一重置信号进行重置。由于脉冲转换器、脉冲计数器、比较器与暂存器的每一个单独而言为本领域所熟知，因此本领域技术人员可依图7的公开充分了解图7的电路运作，其细节在此省略。

图8显示暂存电路140的一实施例。如图8所示，当前述受测电路包含多个OCC，每个OCC的状态如前所述般被分析以产生一脉冲纪录，此时暂存电路140可相对应地包含多个多工器810以及多个移位暂存器820。每个多工器810用来输出一个OCC所关联的脉冲纪录至一移位暂存器820(当一致能信号(例如前述扫描致能信号)为一第一电平(例如0)时)，以及用来传递一移位暂存器820所储存的脉冲纪录(当该致能信号为一第二电平(例如1)时)。每个移位暂存器820依据一稳定时脉(例如：ATE的输出时脉，或晶体振荡器的输出时脉)以运作，并可依据一重置信号进行重置。上述脉冲纪录可输出至ATE以供其进行分析，从而ATE可依据该些脉冲纪录判断每个OCC的输出时脉所关联的测试状态是否正常。由于多工器与移位暂存器的每一个单独而言为本领域所熟知，因此本领域技术人员可依图8的公开充分了解图8的电路运作，其细节在此省略。

请注意，在实施为可能的前提下，本技术领域技术人员可选择性地实施前述任一实施例中部分或全部技术特征，或选择性地实施前述多个实施例中部分或全部技术特征的组合，藉此增加本发明实施时的弹性。

综上所述，本发明能够验证OCC的输出时脉的脉冲数是否正确、验证该输出时脉的频率是否正确、以及降低该输出时脉的频率以判断是否该输出时脉的原频率过高，因此，本发明能够加速集成电路的全速测试，并减少测试的成本。

虽然本发明的实施例如上所述，然而该些实施例并非用来限定本发明，本技术领域技术人员可依据本发明的明示或隐含的内容对本发明的技术特征施以变化，凡此种种变化均可能属于本发明所寻求的专利保护范畴，换言之，本发明的专利保护范围须视本说明书的权利要求所界定者为准。

Claims (10)

1.一种集成电路测试装置，包含：

一芯片时脉控制器，用来依据一输入时脉产生一输出时脉，其中该输出时脉是被用来测试一受测电路，且该受测电路是包含于该集成电路测试装置中；

一脉冲除错电路，用来依据该输出时脉的一脉冲数，产生一脉冲纪录，该脉冲纪录指出该输出时脉所关联的一测试状态是否正常；以及

一暂存电路，用来依据一稳定时脉储存及输出该脉冲纪录。

2.如权利要求1所述的集成电路测试装置，进一步包含：

一时脉选择电路，用来依据多个时脉的其中之一产生该输入时脉，该多个时脉包含一芯片时脉。

3.如权利要求1所述的集成电路测试装置，进一步包含：

一时脉观察电路，用来依据该输出时脉产生一除频时脉，该除频时脉是被用来判断该输出时脉的频率是否正确。

4.如权利要求1所述的集成电路测试装置，其中该芯片时脉控制器包含一脉冲致能器，该脉冲致能器耦接该脉冲除错电路，用来提供至少一输入值给该脉冲除错电路，其中该输入值关联该脉冲纪录。

5.如权利要求1所述的集成电路测试装置，其中该芯片时脉控制器包含一脉冲致能器，该脉冲致能器耦接该脉冲除错电路，用来告知该脉冲除错电路一预定脉冲数，该脉冲除错电路依据该预定脉冲数与该输出时脉的该脉冲数产生该脉冲纪录。

6.一种集成电路测试装置，包含：

一芯片时脉控制器，用来依据一输入时脉产生一输出时脉，其中该输出时脉是被用来测试一受测电路，且该受测电路是包含于该集成电路测试装置中；以及

一时脉选择电路，用来依据多个时脉的其中之一产生该输入时脉，该多个时脉包含一芯片时脉与一稳定时脉，或者该多个时脉包含二个不同的芯片时脉。

7.如权利要求6所述的集成电路测试装置，其中该多个时脉包含该二个不同的芯片时脉，该时脉选择电路先选择该二个不同的芯片时脉的其中之一作为该输入时脉，并于该输出时脉所关联的一测试状态为异常后，选择该二个不同的芯片时脉的另一个作为该输入时脉。

8.如权利要求6所述的集成电路测试装置，其中该多个时脉包含该芯片时脉与该稳定时脉，该时脉选择电路先选择该芯片时脉作为该输入时脉，并于该输出时脉所关联的一测试状态为异常后，选择该稳定时脉作为该输入时脉。

9.如权利要求6所述的集成电路测试装置，其中该时脉选择电路包含：

一选择电路，用来选择该多个时脉的其中之一作为一选择时脉；以及

一除频电路，用来对该选择时脉进行除频以产生一除频时脉，

其中该时脉选择电路先输出该选择时脉作为该输入时脉，并于该输出时脉所关联的一测试状态为异常后，输出该除频时脉作为该输入时脉。

10.如权利要求6所述的集成电路测试装置，进一步包含：

一时脉观察电路，用来依据该输出时脉产生一除频时脉，该除频时脉是被用来判断该输出时脉的频率是否符合一频率设定。