CN113157507A - 可编程逻辑芯片时钟网络资源的测试方法 - Google Patents

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Abstract

本发明提供了一种可编程逻辑芯片时钟网络资源的测试方法，包括：配置专用时钟输入端口为普通输入输出端口；接收自所述普通输入输出端口输入的时钟信号；配置所述时钟信号的传输路径并连接至时钟网络；其中，所述传输路径包括依次传递所述时钟信号的所述普通输入输出端口、可编程互连线、专用时钟端口的输出逻辑、I O BANK、专用时钟端口的输出逻辑、所述时钟网络。本发明的测试方法，通过配置专用时钟输入端口为普通输入输出端口，接收自所述普通输入输出端口输入的时钟信号并连接至时钟网络；从而可以只使用一个输入输出端口作为时钟的输入端口同时可以遍历到所有的专用时钟输入端口，减少测试激励所使用输入输出端口的数量，提高覆盖率。

Description

可编程逻辑芯片时钟网络资源的测试方法
【技术领域】
本发明涉及集成电路芯片技术领域，尤其涉及可编程逻辑芯片时钟网络资源的测试方法。
【背景技术】
可编程逻辑芯片为半定制化的集成电路，包括可编程逻辑(CLM)、可编程互连线(SRB)、可编程输入输出逻辑(IOL)、可编程时钟网络资源(USCM)等。其中可编程时钟网络在整个芯片中扮演着一个重要的角色，在一定程度上决定着可编程逻辑芯片系统的整体速度、面积和功耗。时钟网络资源由时钟源和寄存器时钟输入端之间的一系列组合逻辑和互连线组成。随着可编程逻辑芯片的规模越来越大，可编程逻辑芯片所集成的资源也越来越多，时钟网络也变得越来越复杂，相应的时钟网络的测试的难度也越来越大。
现有可编程逻辑芯片的时钟网络架构包括全局时钟网络(GLOBAL CLOCK)、区域时钟网络(REGION CLOCK)和IO时钟网络(IO CLOK)三种时钟网络架构。可编程逻辑芯片的可编程逻辑资源被划分成不同的区域(REGION)，其中，全局时钟网络可以为不同区域的同步单元提供时钟，区域时钟网络为区域内部的同步单元提供时钟，IO时钟网络为高速的IO数据提供时钟；此外还包括PLL(Phase Locked Loop锁相环)、DLL(Delay locked loop延迟锁相环)等多种类时钟资源。多种类的时钟网络架构以及丰富的时钟网络资源为电路的设计提供了灵活的选择，但同时给时钟网络的测试提出了新的挑战。
集成电路量产测试的目的是为了检测集成电路在制造过程中因制造缺陷或者工艺偏差引起的电路故障。具体的，对于可编程逻辑芯片时钟网络资源测试的目的是测试时钟网络上的互连线以及连线间的各种多路复用器(MUX)、缓冲器(BUFFER)、分频器(DIVIDER)等资源涉及到的金属线或者晶体管因工艺缺陷而引入的电路故障。可编程逻辑芯片测试方法设计的目标是提高测试覆盖率，减少测试时间。可编程逻辑芯片测试中影响测试时间的因素有两个一是可编程逻辑芯片配置的时间，另外一个是施加测试激励和读取测试响应的时间。
现有的时钟网络资源测试的一种方法是在可编程逻辑芯片中配置出一条路径，然后使这条路径能够覆盖尽量多的资源，将该路径通过IOL进行输出，通过在这条路径的一端施加测试激励，在路径的另外一端进行观测，如果输出响应与预期一致则测试通过，否则测试失败。另外一种方法如专利CN104617928B所述，将可编程逻辑芯片内部的所有可编程逻辑或者数字处理单元(DSP)或者块状存储器(BRAM)串联一起，将上一级单元的输出作为下一级单元的输入，最后将最后一级的输出作为观测输出。方法一的缺点是可编程逻辑芯片的输入输出端口(IO)相比较于可编程逻辑芯片内部的资源数量要少的多，要达到足够高的覆盖率需要使用足够多的测试配置，将大大增加测试配置的开发难度和测试的时间成本；方法二中的测试只关注到全局时钟网络到所有可编程单元的时钟路径，无法对时钟路径上涉及的各种多路复用器(MUX)、缓冲器(BUFFER)、分频器(DIVIDER)等资源进行测试，也无法对区域时钟和IO时钟进行测试。并且，使用该测试方法开发难度较大、布局布线时间较长。此外，传统的对时钟输出响应分析的方法是采用测试输出时钟的频率的方法，此方法存在对测试设备要求高，测试时间长等缺点。
【发明内容】
本发明的目的在于提供了一种可编程逻辑芯片时钟网络资源的测试方法，以提高覆盖率。
为达到上述目的，本发明提供了一种可编程逻辑芯片时钟网络资源的测试方法，所述测试方法包括：
配置专用时钟输入端口为普通输入输出端口；
接收自所述普通输入输出端口输入的时钟信号；
配置所述时钟信号的传输路径并连接至时钟网络；
其中，所述传输路径包括依次传递所述时钟信号的所述普通输入输出端口、可编程互连线、专用时钟端口的输出逻辑、IO BANK、专用时钟端口的输出逻辑、所述时钟网络。
优选的，所述测试方法还包括：配置输出响应分析电路，所述输出响应分析电路包括多个移位寄存器电路、计数器电路以及组合逻辑电路。
优选的，所述配置输出响应分析电路包括：
配置多条时钟路径；
施加激励信号至所述时钟路径的一端；
比较分析并输出结果信号；
其中，所述时钟路径包括经所述移位寄存器电路或所述计数器电路后由所述组合逻辑电路输出结果信号。
优选的，所述测试方法还包括：配置所述移位寄存器电路。
优选的，所述配置所述移位寄存器电路包括：
配置可编程逻辑单元的多个触发器配具有复位功能；
配置多个所述触发器的连接路径；
其中，所述连接路径为第一个触发器的输入端连接至电源，第一个触发器的输出端连接到下一个触发器的输入端；依次将下一个触发器的输出端连接到再下一个触发器的输入端；最后一个触发器的输出端作为移位寄存器电路的输出。
本发明的有益效果在于：提供了一种可编程逻辑芯片时钟网络资源的测试方法，通过配置专用时钟输入端口为普通输入输出端口，接收自所述普通输入输出端口输入的时钟信号并连接至时钟网络；从而可以只使用一个输入输出端口作为时钟的输入端口同时可以遍历到所有的专用时钟输入端口，减少测试激励所使用输入输出端口的数量，提高覆盖率。
【附图说明】
图1为本发明实施例提供一可编程逻辑芯片时钟网络资源的测试方法的流程图；
图2为本发明实施例提供一可编程逻辑芯片时钟网络资源的原理框图；
图3为本发明实施例提供一可编程逻辑芯片时钟网络资源的计数器电路的原理框图。
【具体实施方式】
为使本说明书的目的、技术方案和优点更加清楚，下面将结合本说明书具体实施例及相应的附图对本说明书技术方案进行清楚、完整地描述。显然，所描述的实施例仅是本说明书一部分实施例，而不是全部的实施例。基于本说明书中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本说明书保护的范围。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。
本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”和“第三”等是用于区别不同对象，而非用于描述特定顺序。此外，术语“包括”以及它们任何变形，意图在于覆盖不排他的包含。例如包含了一系列步骤或单元的过程、方法、系统、产品或设备没有限定于已列出的步骤或单元，而是可选地还包括没有列出的步骤或单元，或可选地还包括对于这些过程、方法、产品或设备固有的其它步骤或单元。
如图1所示，本发明实施例提供一种可编程逻辑芯片(Field－Programmable GateArray现场可编程门阵列)时钟网络资源的测试方法，所述测试方法包括：
S1、配置专用时钟输入端口为普通输入输出端口；
S2、接收自所述普通输入输出端口输入的时钟信号；
S3、配置所述时钟信号的传输路径并连接至时钟网络；
其中，所述传输路径包括依次传递所述时钟信号的所述普通输入输出端口、可编程互连线、专用时钟端口的输出逻辑、IO BANK、专用时钟端口的输出逻辑、所述时钟网络。
本发明实施例的可编程逻辑芯片时钟网络资源的测试方法，通过配置专用时钟输入端口为普通输入输出端口，接收自所述普通输入输出端口输入的时钟信号并连接至时钟网络；从而可以只使用一个输入输出端口作为时钟的输入端口同时可以遍历到所有的专用时钟输入端口，减少测试激励所使用输入输出端口的数量，提高覆盖率。
如图2所示，首先将专用时钟输入端口配置成普通输入输出端口IO BANK(输入输出模式)，然后将时钟从普通输入输出端口IO BANK输入，经可编程逻辑芯片可编程互连线SRB绕线到专用时钟端口的输出逻辑IOL(输入输出逻辑处理单元)输出到输入输出端口IOBANK，然后经专用时钟端口的输出逻辑IOL(输入输出逻辑处理单元)连接到时钟网络。从而可以只使用一个IO作为时钟的输入端口同时可以遍历到所有的专用时钟输入端口。
具体的，该可编程逻辑芯片有4个IO BANK，其中上下两个IO BANK分别有4个专用时钟IO输入端口，左右两个IO BANK分别有6个专用时钟IO输入端口，上述IO BANK均配置为输入输出模式。
在其中一个实施例中，所述测试方法还包括：配置输出响应分析电路，所述输出响应分析电路包括多个移位寄存器电路、计数器电路以及组合逻辑电路。以减少测试响应输出所使用IO的数量以及测试配置的数量和减少测试时间。
优选的，所述配置输出响应分析电路包括：
S41、配置多条时钟路径；
S42、施加激励信号至所述时钟路径的一端；
S43、比较分析并输出结果信号；
其中，所述时钟路径包括经所述移位寄存器电路或所述计数器电路后由所述组合逻辑电路输出结果信号。
本实施例中，在同一个测试配置中覆盖多条时钟路径，不直接将上述时钟路径经过IO(端口)输出，而是使用可编程逻辑芯片内部的逻辑资源构造的激励响应分析电路完成对不同时钟路径的激励响应的分析，再将输出分析结果(Pass/Fail)通过IO输出。通过配置输出响应分析电路不会因为IO数量的限制而无法在同一个测试配置中覆盖更多的时钟路径，从而可以减少测试配置的数量，同时，由于不需要在可编程逻辑芯片的外部对激励响应测量频率，从减少了测试时间。输出响应分析电路的实现功能分为两部分，首先将不同时钟路径的激励信号转换为高低电平信号，其次将这些高低电平信号经过组合逻辑进行输出。时钟路径的激励信号转换为高低电平信号的电路可以由移位寄存器电路或者计数器电路组成。
优选的，如图3所示，所述计数器电路实现包括：将时钟源分成两路，一路直接驱动第一计数器J1，另一路经过分频器DIV后驱动第二计数器J2，将第一计数器J1的溢出标志位作为第二计数器J2的使能，当第一计数器J1溢出时，将第一计数器J1和第二计数器J2的数值通过比较模块compare进行比较分析，最后输出分析结果。
在其中一个实施例中，所述测试方法还包括：配置所述移位寄存器电路。
优选的，所述配置所述移位寄存器电路包括：
S51、配置可编程逻辑单元的多个触发器配具有复位功能；
S52、配置多个所述触发器的连接路径；
其中，所述连接路径为第一个触发器的输入端连接至电源，第一个触发器的输出端连接到下一个触发器的输入端；依次将下一个触发器的输出端连接到再下一个触发器的输入端；最后一个触发器的输出端作为移位寄存器电路的输出。
以上所述的仅是本发明的实施方式，在此应当指出，对于本领域的普通技术人员来说，在不脱离本发明创造构思的前提下，还可以做出改进，但这些均属于本发明的保护范围。

Claims (5)

1.一种可编程逻辑芯片时钟网络资源的测试方法，其特征在于，所述测试方法包括：
配置专用时钟输入端口为普通输入输出端口；
接收自所述普通输入输出端口输入的时钟信号；
配置所述时钟信号的传输路径并连接至时钟网络；
其中，所述传输路径包括依次传递所述时钟信号的所述普通输入输出端口、可编程互连线、专用时钟端口的输出逻辑、IO BANK、专用时钟端口的输出逻辑、所述时钟网络。
2.根据权利要求1所述的可编程逻辑芯片时钟网络资源的测试方法，其特征在于，所述测试方法还包括：配置输出响应分析电路，所述输出响应分析电路包括多个移位寄存器电路、计数器电路以及组合逻辑电路。
3.根据权利要求2所述的可编程逻辑芯片时钟网络资源的测试方法，其特征在于，所述配置输出响应分析电路包括：
配置多条时钟路径；
施加激励信号至所述时钟路径的一端；
比较分析并输出结果信号；
其中，所述时钟路径包括经所述移位寄存器电路或所述计数器电路后由所述组合逻辑电路输出结果信号。
4.根据权利要求2所述的可编程逻辑芯片时钟网络资源的测试方法，其特征在于，所述测试方法还包括：配置所述移位寄存器电路。
5.根据权利要求4所述的可编程逻辑芯片时钟网络资源的测试方法，其特征在于，所述配置所述移位寄存器电路包括：
配置可编程逻辑单元的多个触发器配具有复位功能；
配置多个所述触发器的连接路径；
其中，所述连接路径为第一个触发器的输入端连接至电源，第一个触发器的输出端连接到下一个触发器的输入端；依次将下一个触发器的输出端连接到再下一个触发器的输入端；最后一个触发器的输出端作为移位寄存器电路的输出。
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