CN108957301A - 测试方法、测试装置及可测试芯片内置电路 - Google Patents

测试方法、测试装置及可测试芯片内置电路 Download PDF

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Abstract

本文公布了一种测试方法、测试装置及可测试芯片内置电路。测试方法包括：在芯片的异步数据路径上插入时序隔离单元，使得相应数据路径的接收端在扫描测试模式下为固定值；配置低速测试时钟，读入插入时序隔离单元后所述芯片的布局布线PR网表，在自动测试向量发生器ATPG环境中产生测试向量；其中，在所述扫描测试模式下所述时序隔离单元输出信号恒为所述固定值。本申请有效平衡了低速stuck‑at的测试向量数目与PR对低速测试模式TIMING的收敛时间，不仅可减少测试成本，而且可加快测试进展，为芯片实现后续环节节省大量时间。

Description

测试方法、测试装置及可测试芯片内置电路
技术领域
本发明涉及芯片可测性设计(DFT，Design For Text)领域，具体涉及一种测试方法、测试装置及可测试芯片内置电路。
背景技术
芯片的可测性设计包括输入输出管脚(IO PAD)测试、存储器件(memory) 测试以及标准单元器件逻辑电路(Std-Logic)测试。其中，Std-Logic测试包含低速信号固定(stuck-at)扫描测试和高速信号跳变(transition)扫描测试两方面，利用主流相关电子设计自动化(EDA，Electronic Design Automation) 工具，收敛扫描电路的时序(TIMING)，产生对应的测试向量(patterns)进行芯片测试。
随着芯片规模逐步增大，芯片时钟结构也会越趋复杂，EDA工具收敛低速扫描电路TIMING的时间增长，产生DFT测试向量的数目也会增多。同时芯片市场竞争激烈，为了追求抢占市场(time-to-market)，从芯片流片 (tapeout)到芯片回片(silicon bring-up)周期也会缩短。一方面，需要缩短收敛低速扫描测试电路TIMING的时间，另一方面，需要在保证低速测试覆盖率的同时尽量减少测试向量数目，因为对大规模批量生产的芯片进行DFT 向量的测试，测试时间的成本会凸显出来。
目前，按照时钟域来产生测试向量是最通用的原则。产生测试向量时通过片内时钟控制器(OCC)定义相应的低速测试时钟，并且在布局布线(PR) 实现时，OCC之间的低速测试时钟互为异步关系。PR在进行全芯片低速扫描测试电路TIMING收敛时，容易很多，显著减少TIMING收敛时间。然而，EDA工具在生成向量时，每次针对一个时钟域产生测试向量，同时关闭其他的时钟域。由于一次产生的向量只针对当前时钟域，因此，随着OCC数量的增多，低速测试时钟将变多，这样导致产生向量的周期过长，产生的向量数目会也增多，加大了测试成本。
另一种DFT方案，在全芯片中，产生测试向量时定义一个低速测试时钟，同时在PR实现时只定义一个低速测试时钟。当芯片处于低速stuck-at测试时，芯片内的所有测试时钟，全部切换到一个低速测试时钟。这样可以保证在低速stuck-at测试时全芯片有较高的测试覆盖率以及较少的测试向量数目。然而，PR在进行全芯片TIMING收敛时，先收敛功能模块下的 TIMING，然后再收敛DFT模式下的TIMING。芯片中有些TIMING路径在功能模式下是异步数据路径，不用关心其时序关系。但在低速stuck-at测试时，由于只有一个低速测试时钟，该路径变为同步路径，使得PR工具不得不费时费力进行TIMING修复。这样会增加PR对全芯片低速扫描测试电路的 TIMING收敛时间，更有甚者最后TIMING都无法收敛，严重影响测试进展。
综上可知，相关技术中低速测试扫描电路时难以平衡低速stuck-at的测试向量数目与PR对低速测试模式TIMING的收敛时间，这不仅会加大测试成本，而且会增加PR对全芯片低速扫描测试电路的TIMING收敛时间以至于影响测试进展。
发明内容
为了解决上述技术问题，本发明实施例提供了一种测试方法、测试装置及可测试芯片内置电路。
本申请提供了：
一种测试方法，包括：
在芯片的异步数据路径上插入时序隔离单元，使得相应数据路径的接收端在扫描测试模式下为固定值；
配置低速测试时钟，读入插入时序隔离单元后所述芯片的布局布线PR网表，在自动测试向量发生器ATPG环境中产生测试向量；
其中，在所述扫描测试模式下所述时序隔离单元输出信号恒为所述固定值。
其中，所述在芯片的异步数据路径上插入时序隔离单元之前，还包括：利用SPYGLASS工具分析所述芯片在插入时序隔离单元之前的PR网表，得到所述芯片的异步数据路径。
其中，所述利用SPYGLASS工具分析所述芯片在插入时序隔离单元之前的PR网表之前，还包括：在PR实现时，根据片内时钟控制器OCC配置相应的低速测试时钟，同时配置所述低速测试时钟互为异步关系。
其中，所述在芯片的异步数据路径上插入时序隔离单元之前，还包括：将所述芯片的异步数据路径写入指定的异步路径文件中；
在芯片的异步数据路径上插入时序隔离单元，包括：根据所述异步路径文件，在芯片的异步数据路径上插入时序隔离单元。
其中，在芯片的异步数据路径上插入时序隔离单元，包括：在所述芯片的一个、两个或多个异步数据路径上插入时序隔离单元。
其中，利用所述时序隔离单元的配置值约束所述时序隔离单元的输出信号在所述扫描测试模式下恒为固定值。
其中，所述利用配置值约束所述时序隔离单元的输出信号在所述扫描测试模式下恒为固定值，包括如下之一：设置所述时序隔离单元的配置值输入来自芯片IO复用值或所述芯片内部非扫描链上寄存器数据输出端，并在 ATPG环境中产生测试向量时约束所述芯片IO复用值或所述芯片内部非扫描链上寄存器数据输出端的值为所述固定值；设置所述时序隔离单元的配置值输入来自所述芯片上配置扫描链中的寄存器输出端，并在ATPG环境中产生测试向量时为所述配置扫描链中的寄存器分配一个所述固定值。
其中，所述时序隔离单元至少包括：扫描模式端、隔离输入端和隔离输出端；所述扫描模式端用于输入来自芯片IO复用或芯片内部非扫描链上寄存器的信号；所述隔离输入端用于输入来自扫描链上寄存器的信号，或用于输入来自组合逻辑的信号；所述隔离输出端，用于输出信号到扫描链上的寄存器，所述输出信号在扫描测试模式下为固定值；
在芯片的异步数据路径上插入时序隔离单元，包括：将所述时序隔离单元的隔离输入端连接在所述异步数据路径上组合逻辑的数据输出端或寄存器的数据输出端，将所述时序隔离单元的隔离输出端连接在所述异步数据路径上寄存器的数据输入端。
其中，所述时序隔离单元包含配置值端，所述配置值端用于根据配置值约束所述时序隔离单元的输出信号为所述固定值；所述利用配置值约束所述时序隔离单元的输出信号在所述扫描测试模式下恒为固定值，包括：在ATPG 环境中产生测试向量时，设置所述时序隔离单元配置值端的配置值为固定值。
其中，所述设置所述时序隔离单元配置值端的配置值为固定值，包括如下之一：将所述配置值端连接芯片IO复用或芯片内部非扫描链上的寄存器，并约束所述芯片IO复用值为所述固定值或配置所述芯片内部非扫描链上的寄存器输出值为所述固定值；设置所述芯片上配置扫描链的链头和链尾，利用 ATPG工具识别所述配置扫描链的寄存器并为所述寄存器分配一个固定值，使得所述时序隔离单元配置值端的配置值为固定值。
其中，所述在ATPG环境中产生测试向量之前，还包括：在所述芯片上插入所述配置扫描链，并将所述配置扫描链中寄存器的数据输出端作为所述时序隔离单元配置值的输入。
一种测试装置，包括：
电路插入单元，用于在芯片的异步数据路径上插入时序隔离单元，使得相应数据路径的接收端在扫描测试模式下为固定值；
测试向量单元，用于配置低速测试时钟，读入插入时序隔离单元后所述芯片的布局布线PR网表，在自动测试向量发生器ATPG环境中产生测试向量；
其中，在所述扫描测试模式下所述时序隔离单元输出信号恒为所述固定值。
其中，还包括：时钟配置单元，用于在PR实现时，根据片内时钟控制器OCC配置相应的低速测试时钟，同时配置所述低速测试时钟互为异步关系。
其中，所述测试向量单元，还用于利用所述时序隔离单元的配置值约束所述时序隔离单元的输出信号在所述扫描测试模式下恒为固定值。
其中，所述电路插入单元，还用于设置所述时序隔离单元的配置值输入来自芯片IO复用值或所述芯片内部非扫描链上寄存器数据输出端；或者，还用于设置所述时序隔离单元的配置值输入来自所述芯片上配置扫描链中的寄存器输出端；所述测试向量单元，还用于在ATPG环境中产生测试向量时约束所述芯片IO复用值或所述芯片内部非扫描链上寄存器数据输出端的值为所述固定值；或者，还用于在ATPG环境中产生测试向量时为所述配置扫描链中的寄存器分配一个所述固定值。
其中，所述电路插入单元，还用于在所述芯片上插入所述配置扫描链，并将所述配置扫描链中寄存器的数据输出端作为所述时序隔离单元配置值的输入。
一种可测试芯片内置电路，包括：
至少一个时序隔离单元，一个所述时序隔离单元设置在一个异步数据路径上；
所述时序隔离单元至少包括：扫描模式端、隔离输入端和隔离输出端；
其中，所述扫描模式端的输入信号来自芯片IO复用或芯片内部非扫描链上寄存器；所述时序隔离单元的隔离输入端连接所述异步数据路径上组合逻辑的数据输出端或寄存器的数据输出端；所述时序隔离单元的隔离输出端连接在所述异步数据路径上寄存器的数据输入端，在所述扫描测试模式下隔离输出端的输出信号恒为所述固定值。
其中，所述时序隔离单元还包括：配置值端，用于利用配置值约束所述时序隔离单元的输出信号在所述扫描测试模式下恒为固定值输出配置信号。
其中，所述配置值端的配置值输入来自芯片IO复用值或所述芯片内部非扫描链上寄存器数据输出端，所述芯片IO复用值或所述芯片内部非扫描链上寄存器数据输出端的值在产生测试向量时被约束为所述固定值；或者，所述配置值端的配置值输入来自所述芯片上配置扫描链中的寄存器输出端，所述配置扫描链中的寄存器在产生测试向量时被分配为一个所述固定值。
其中，还包括：所述配置扫描链，所述配置扫描链中的寄存器数据输出端连接所述时序隔离单元的配置值端。
本发明实施例中，在全芯片的异步数据路径之间插入时序隔离单元，可以保证产生测试向量时只定义一个低速测试时钟，同时在PR实现时根据 OCC定义多个低速测试时钟，这些低速测试时钟之间的同步关系或异步关系与功能模式一致。这样，保证了在低速stuck-at测试时全芯片有较高的测试覆盖率以及较少的测试向量数目，同时减少PR收敛TIMING的时间，从而降低了测试成本，很好地平衡了低速stuck-at的测试向量数目与PR对低速测试模式TIMING的收敛时间，不仅可减少测试成本，而且可加快测试进展，为芯片实现后续环节节省大量时间。
本发明的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本发明而了解。本发明的目的和其他优点可通过在说明书、权利要求书以及附图中所特别指出的结构来实现和获得。
附图说明
附图用来提供对本发明技术方案的进一步理解，并且构成说明书的一部分，与本申请的实施例一起用于解释本发明的技术方案，并不构成对本发明技术方案的限制。
图1为本发明实施例测试方法的流程示意图；
图2为本发明实施例中芯片内异步时钟域之间交互的数据路径电路结构示意图；
图3为本发明实施例1对异步时钟域之间交互数据路径优化后的电路结构示意图；
图4为本发明实施例2对异步时钟域之间交互数据路径优化后的电路结构示意图；
图5为本发明实施例3对异步时钟域之间交互数据路径优化后的电路结构示意图；
图6为本发明实施例测试装置的结构示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，下文中将结合附图对本发明的实施例进行详细说明。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互任意组合。
在附图的流程图示出的步骤可以在诸如一组计算机可执行指令的计算机系统中执行。并且，虽然在流程图中示出了逻辑顺序，但是在某些情况下，可以以不同于此处的顺序执行所示出或描述的步骤。
相关技术中，低速测试扫描电路难以平衡低速stuck-at的测试向量数目与 PR对低速测试模式TIMING的收敛时间。当利于PR时序收敛时，stuck-at 的测试向量数目必然增加，影响测试成本；当减少stuck-at的测试向量数目时，必然增加PR时序收敛时间。当芯片规模变大，复杂度日益增大，时钟域逐渐增多时，现有的DFT方案的弊端将会日益突出。
本申请针对上述技术问题，在低速扫描测试模式下，优化异步时钟域之间的数据路径，以此来平衡低速stuck-at的测试向量数目与PR对低速测试模式TIMING的收敛时间，在保证减少PR对低速测试模式TIMING的收敛时间的同时，也能有较高的低速stuck-at测试覆盖率以及较少的测试向量数目。
本申请提供一种测试方法，如图1所示，包括：
步骤101，在芯片的异步数据路径上插入时序隔离单元，使得相应数据路径的接收端在扫描测试模式下为固定值；
步骤102，配置低速测试时钟，读入插入时序隔离单元后所述芯片的布局布线PR网表，在自动测试向量发生器(ATPG，Automatic Test Pattern Generation)环境中产生测试向量；
其中，在所述扫描测试模式下所述时序隔离单元输出信号恒为所述固定值。
本申请中，在全芯片的异步数据路径之间插入时序隔离单元，可以保证产生测试向量时只定义一个低速测试时钟，同时在PR实现时根据OCC定义多个低速测试时钟，这些低速测试时钟之间的同步关系或异步关系与功能模式一致。这样，很好地平衡了低速stuck-at的测试向量数目与PR对低速测试模式TIMING的收敛时间，在保持较高的低速stuck-at测试覆盖率以及较少的测试向量数目的前提下，同时极大地缩短了PR对低速测试模式TIMING的收敛时间，不仅可减少测试成本，而且可加快测试进展，为芯片实现后续环节节省大量时间。
在一些实现方式中，可以在芯片的异步数据路径上插入时序隔离单元之前，利用SPYGLASS工具分析所述芯片在插入时序隔离单元之前的PR网表，得到所述芯片的异步数据路径。
本申请中，还可以在利用SPYGLASS工具分析所述芯片在插入时序隔离单元之前的PR网表之前，在PR实现时根据OCC配置相应的低速测试时钟，同时配置所述低速测试时钟互为异步关系。这样，在PR实现时根据OCC定义多个低速测试时钟，这些低速测试时钟之间的同步关系或异步关系与功能模式一致，可以在保持较高的低速stuck-at测试覆盖率以及较少的测试向量数目的前提下，同时极大地缩短了PR对低速测试模式TIMING的收敛时间。
实际应用中，向芯片的异步数据上插入时序隔离单元的方式可以有多种。可以根据实际测试的需求，在芯片的至少一个异步数据路径上插入时序隔离单元，或者在芯片的所有异步数据路径上插入时序隔离单元。也就是说，可以在所述芯片的一个、两个或多个异步数据路径上插入时序隔离单元。
实际应用中，向芯片的异步数据上插入时序隔离单元的方式可以有多种。例如，可以将所述芯片的异步数据路径写入指定的异步路径文件中；再根据所述异步路径文件，在芯片的异步数据路径上插入时序隔离单元。如此，可以通过异步路径文件记录芯片上的所有异步数据路径，再通过异步路径文件读取芯片上的所有异步数据路径，以便在测试时在芯片上的所有异步数据路径插入时序隔离单元，可提高测试效率。
实际应用中，在所述扫描测试模式下控制所述时序隔离单元输出信号恒为固定值的方式可以有多种。本申请中，可利用所述时序隔离单元的配置值约束所述时序隔离单元的输出信号在所述扫描测试模式下恒为固定值。
例如，可以采用如下两种方式之一来利用配置值约束所述时序隔离单元输出信号在所述扫描测试模式下恒为固定值：第一，设置所述时序隔离单元的配置值输入来自芯片IO复用值或所述芯片内部非扫描链上寄存器数据输出端，并在ATPG环境中产生测试向量时约束所述芯片IO复用值或所述芯片内部非扫描链上寄存器数据输出端的值为所述固定值；第二，设置所述时序隔离单元的配置值输入来自所述芯片上配置扫描链中的寄存器输出端，并在 ATPG环境中产生测试向量时为所述配置扫描链中的寄存器分配一个所述固定值。
这里，第一种方式可方便测试人员通过设定该配置值来约束时序隔离单元输出信号在所述扫描测试模式下恒为指定的固定值，例如，配置值设定为0 时，时序隔离单元输出信号在所述扫描测试模式下恒为0，配置值设定为1时，时序隔离单元输出信号在所述扫描测试模式下恒为1。第二种方式适用于需要切换扫描测试模式下时序隔离单元输出信号的固定值的情况，特别地，可适用于需要避免扫描测试模式下测试向量掩盖stuck-at故障的情况。比如，为了避免测试向量掩盖stuck-at0的故障，利用ATPG工具为所述配置扫描链的寄存器分配一个固定值0，此时，时序隔离单元的配置值为0，时序隔离单元输出信号在所述扫描测试模式下也就恒为0。再比如，为了避免测试向量掩盖 stuck-at1的故障，可利用ATPG工具为所述配置扫描链的寄存器分配一个固定值1，此时，时序隔离单元的配置值为1，时序隔离单元输出信号在所述扫描测试模式下也就恒为1。
实际应用上，还可采用其他方式控制时序隔离单元输出信号恒为固定值，对此，本文不作限制。
一种实现方式中，上述时序隔离单元至少可以包括：扫描模式端、隔离输入端和隔离输出端；其中，所述扫描模式端用于输入来自芯片IO复用或芯片内部非扫描链上寄存器的信号；所述隔离输入端用于输入来自扫描链上寄存器的信号，或用于输入来自组合逻辑的信号；所述隔离输出端，用于输出信号到扫描链上的寄存器，所述输出信号在扫描测试模式下为固定值。
这里，可以通过如下方式在芯片的异步数据路径上插入时序隔离单元：将所述时序隔离单元的隔离输入端连接在所述异步数据路径上组合逻辑的数据输出端或寄存器的数据输出端，将所述时序隔离单元的隔离输出端连接在所述异步数据路径上寄存器的数据输入端。
优选的，所述时序隔离单元还可以包含配置值端，所述配置值端用于根据配置值约束所述时序隔离单元的输出信号为所述固定值；这里，可以在 ATPG环境中产生测试向量时，可以设置所述时序隔离单元配置值端的配置值为固定值，以利用该配置值约束所述时序隔离单元的输出信号(即隔离输出端的输出信号)在所述扫描测试模式下恒为固定值。
实际应用中，设置所述时序隔离单元配置值端的配置值为固定值的方式可以有多种。例如，可以采用如下两种方式之一或两项设置所述时序隔离单元配置值端的配置值为固定值：第一，将所述配置值端连接芯片IO复用或芯片内部非扫描链上的寄存器，并约束所述芯片IO复用值为所述固定值或配置所述芯片内部非扫描链上的寄存器输出值为所述固定值；第二，设置所述芯片上配置扫描链的链头和链尾，利用ATPG工具识别所述配置扫描链的寄存器并为所述寄存器分配一个固定值，使得所述时序隔离单元配置值端的配置值为固定值。
这里，第一种方式可方便测试人员通过设置该配置值来约束时序隔离单元输出信号在所述扫描测试模式下恒为指定的固定值，例如，配置值端的配置值设定为0时，时序隔离单元隔离输出端的输出信号在所述扫描测试模式下恒为0；再例如，配置值端的配置值设定为1时，时序隔离单元隔离输出端的输出信号在所述扫描测试模式下恒为1。第二种方式适用于需要切换扫描测试模式下时序隔离单元输出信号的固定值的情况，例如，可适用于需要避免扫描测试模式下测试向量掩盖stuck-at故障的情况。比如，为了避免测试向量掩盖stuck-at0的故障，利用ATPG工具为所述配置扫描链的寄存器分配一个固定值0，此时，时序隔离单元配置值端的配置值为0，时序隔离单元隔离输出端的输出信号在所述扫描测试模式下也就恒为0。再比如，为了避免测试向量掩盖stuck-at1的故障，可利用ATPG工具为所述配置扫描链的寄存器分配一个固定值1，此时，时序隔离单元配置值端的配置值为1，时序隔离单元隔离输出端的输出信号在所述扫描测试模式下也就恒为1。
实际应用中，可以在ATPG环境中产生测试向量之前，在所述芯片上插入所述配置扫描链，并将所述配置扫描链中寄存器的数据输出端作为所述时序隔离单元配置值的输入，以便通过配置扫描链调整时序隔离单元的配置值。
本申请上述方法可应用于低速扫描测试电路的场景。
例如，本申请上述方法一种优选的具体实现过程可以包括如下步骤：
第一步，在低速测试模式的约束文件中，根据OCC定义相应的低速测试时钟，同时定义这些低速测试时钟互为异步关系；
第二步，利用SPYGLASS(EDA工具之一)工具分析全芯片PR网表的跨时钟域(ClockDomain Crossing，CDC)路径，得到全芯片低速测试时钟之间的异步数据路径，将这些异步数据路径写入异步数据路径文件；
第三步，根据所述异步数据路径文件，在芯片的异步数据路径之间插入时序隔离单元，使相应数据路径的接收端(即接收寄存器的D端)在低速扫描测试模式下为固定值。
第四步，在生成测试向量时，定义一个低速测试时钟，读入优化后的全芯片PR网表(即插入时序隔离单元之后所述芯片的PR网表)，在ATPG环境中产生低速测试向量。
下面结合附图对本申请技术方案的实施作进一步的详细描述。
实施例1
本实施例中，测试的流程可以包括如下步骤：
第一步，在低速测试模式的SDC中，根据OCC定义相应的低速测试时钟，同时定义这些低速测试时钟互为异步关系；
第二步，利用SPYGLASS工具分析全芯片PR网表中的CDC路径，得到全芯片低速测试时钟之间的异步数据路径，将这些路径写入异步数据路径文件中；
第三步，根据第二步得到的异步数据路径文件，分析这些异步数据路径的电路结构，在芯片的异步数据路径之间插入时序隔离单元，使相应数据路径的接收端(即接收寄存器的D端)在低速扫描测试模式下为固定值。
如图2所示，寄存器A来自时钟域a，寄存器B来自时钟域b，钟域a 与钟域b互为异步时钟域，因此PR实现时，不需要收敛寄存器A到寄存器B 的数据路径时序。如图2所示，寄存器A与寄存器B之间的组合逻辑部分可以包含标准的组合逻辑单元(与门，或门，非门等)，也可以不包含标准的组合逻辑单元，仅是一条电路连线。根据分析，可以发现，芯片上所有跨时钟域的异步数据路径，其电路结构可以归类如图2所示。本实施例中，修改此电路结构，在接收寄存器B的数据接收端(D端)前面插入时序隔离单元，在生成测试向量时，使寄存器B的D端数据恒定为0或者1，也就是说，在生成测试向量时，使寄存器A传到寄存器B的D端数据恒定为0或1。插入时序隔离单元后的电路结构如图3所示。
其中，时序隔离单元由标准单元实现，如图3所示，其输入输出接口信号说明如下：
scan_mode(扫描模式端)：采用DFT测试扫描模式，输入来自芯片IO 复用或者芯片内部非扫描链上的寄存器数据输出端(Q端)的信号；
iso_in(隔离输入端)：输入来自扫描链上的寄存器Q端(如，寄存器A 的Q端)的信号或组合逻辑(如，寄存器A与寄存器B之间的组合逻辑)输出的信号；
iso_out(隔离输出端)：输出信号到扫描链上的寄存器D端(如寄存器 B的D端)。
其中，扫描测试模式时，无论iso_in的信号处于何值，iso_out的输出信号恒为固定值0或者1，以此隔离异步数据路径之间数据传输延时。
第四步，在生成测试向量时，定义一个低速测试时钟，读入优化后的全芯片PR网表(即第三步插入时序隔离单元之后芯片的PR网表)，在ATPG 环境中产生低速测试向量。
本实施例中，在生成测试向量时，只定义一个低速测试时钟，图3中寄存器A到寄存器B的数据路径变为同步路径。但在PR实现时，没有收敛寄存器A到寄存器B的数据路径TIMING，导致寄存器A到寄存器B的TIMING 延时较大，很有可能会超过一个低速测试时钟的周期。然而，当处于DFT测试扫描模式时，寄存器B输入数据恒为固定值0或者1，有效地隔离了寄存器A到寄存器B的TIMING延时，使生成的测试向量正确无误。
本实施例中，第三步优化后的电路结构，既满足了PR实现时的TIMING 要求，也满足ATPG工具在生成测试向量时对数据延时的要求。
实施例2
本实施例中，测试的流程可以包括如下步骤：
第一步，在低速测试模式的约束文件中，根据OCC定义相应的低速测试时钟，同时定义这些低速测试时钟互为异步关系；
第二步，利用SPYGLASS工具分析全芯片PR网表(优化电路之前的芯片PR网表)中的CDC路径，得到全芯片低速测试时钟之间的异步数据路径，将这些异步数据路径写入到异步数据路径文件中；
第三步，根据第二步得到的异步数据路径文件，分析这些异步数据路径的电路结构，在芯片的异步数据路径之间插入时序隔离单元，使相应数据路径的接收端(即接收寄存器的D端)在低速扫描测试模式下为固定值。
对于图2所示的电路结构，可以作为接收寄存器的寄存器B的D端之前插入时序隔离单元，在生成测试向量时，使寄存器B的D端数据恒定为0或者1。在上述图3中，时序隔离单元只能保证在进行DFT实现时，寄存器B 的D端只能输入0或者1。当项目进行到后期，如果需要修改此恒定值，则需要再次修改网表，给芯片tapeout造成某些程度风险。针对此情况，本实施例在图3的基础上，再次优化电路结构，得到图4的电路结构示意图，其中时序隔离单元由标准单元实现，其输入输出接口信号说明如下：
scan_mode：DFT测试扫描模式，输入来自芯片IO复用或者芯片内部非扫描链上的寄存器Q端的信号；
set_value(配置值端)：约束输出值恒定为1或0，输入来自芯片IO复用或者芯片内部非扫描链上的寄存器Q端。当配置值为1时，可控制时序隔离单元iso_out的输出恒定为1，当配置值为0时，可控制时序隔离单元 iso_out的输出恒定为0。
iso_in：输入来自扫描链上的寄存器Q端(如，寄存器A的Q端)的信号或组合逻辑(如，寄存器A与寄存器B之间的组合逻辑)输出的信号；
iso_out：输出信号到扫描链上的寄存器D端(如寄存器B的D端)。
当处于扫描测试模式时，无论iso_in的输入处于何值，iso_out的输出信号恒为固定值(其值根据配置值变)，以此隔离异步数据路径之间数据传输延时。其隔离原理与图3类似，在此不再详述。
第四步，在生成测试向量时，定义一个低速测试时钟，读入优化后的全芯片PR网表(即第三步插入时序隔离单元之后芯片的PR网表)，在ATPG 环境中产生低速测试向量。
本实施例中，ATPG工具在生成测试向量时，可以约束芯片IO复用值或者配置寄存器的值，更改时序隔离单元中配置值，以此达到寄存器B的D端数据恒定为0或1。当项目进行到后期，或者芯片已经tapeout，此电路结构可以满足DFT测试人员对时序隔离单元输出值修改需求，同时对项目进展无额外影响。
实施例3：
本实施例中，测试的流程可以包括如下步骤：
第一步，在低速测试模式的约束文件中，根据OCC定义相应的低速测试时钟，同时定义这些低速测试时钟互为异步关系
第二步，利用SPYGLASS工具分析全芯片PR网表(优化电路之前的芯片PR网表)中的CDC路径，得到全芯片低速测试时钟之间的异步数据路径，将这些异步数据路径写入异步数据路径文件中；
第三步，根据第二步得到的异步数据路径文件，分析这些异步数据路径得到图2所示电路结构，修改该电路结构，即在芯片的异步数据路径之间插入时序隔离单元，使相应数据路径的接收端(即接收寄存器的D端)在低速扫描测试模式下为固定值。
本实施例中，在图2中寄存器B的D端前面插入时序隔离单元，在生成测试向量时，使寄存器B的D端数据恒定为0或者1。在上述图4中，时序隔离单元虽然能保证DFT实现时寄存器B的D端输入值可以进行配置得到，但在生成测试向量时仍然只可配置一种固定值0或1。然而，当配置为0时，测试向量掩盖了stuck-at 1的故障，当配置为1时，测试向量掩盖了stuck-at0 的故障，影响全芯片低速stuck-at测试覆盖率。针对此情况，本实施例在图4 的基础上，再次优化，得到图5所示的电路结构，其中时序隔离单元由标准单元实现，其输入输出接口信号说明如下：
scan_mode：DFT测试扫描模式，DFT测试扫描模式，输入来自芯片IO 复用或者芯片内部非扫描链上的寄存器Q端的信号；
set_value：约束输出值恒定为1还是0，其输入来自芯片内部配置扫描链上的寄存器Q端。当配置值为1时，可控制时序隔离单元iso_out的输出恒定为1，当配置值为0时，可控制时序隔离单元iso_out的输出恒定为0。
iso_in：输入来自扫描链上的寄存器Q端(如，寄存器A的Q端)的信号或组合逻辑(如，寄存器A与寄存器B之间的组合逻辑)输出的信号；
iso_out：输出信号到扫描链上的寄存器D端(如寄存器B的D端)。
图5中，芯片中所有时序隔离单元的配置值输入来自一条专有的配置扫描链(value_chain)中的寄存器Q端，以供ATPG工具识别。当处于扫描测试模式时，无论iso_in的输入信号a处于何值，iso_out的输出信号b恒为固定值(其值根据set_value的配置值变化)，以此隔离异步数据路径之间数据传输延时。其隔离原理与图3类似，在此不再详述。
如图5所示，本实施例中，每个时序隔离单元的配置值端连接配置扫描链中一个寄存器的Q端，也就是说，一个时序隔离单元对应配置扫描链中的一个寄存器，方便针对不同异步数据路径上的时序隔离单元配置不同的配置值。
第四步，在生成测试向量时，定义一个低速测试时钟，读入优化后的全芯片PR网表(即第三步插入时序隔离单元之后芯片的PR网表)，在ATPG 环境中产生低速测试向量。
本实施例中，生成测试向量时，定义配置扫描链的链头和链尾，ATPG工具自动识别配置扫描链中寄存器，并随机分配配置扫描链中寄存器的值，输出给时序隔离单元set_value作为其配置值。也就是说，stuck-at 1故障时，ATPG 工具可分配配置扫描链中寄存器的值为1，则set_value的配置值为1，相应的 iso_out的输出信号b恒为1，从而避免测试向量掩盖stuck-at 1的故障。stuck-at 0故障时，ATPG工具可分配配置扫描链中寄存器的值为0，则set_value的配置值为0，相应的iso_out的输出信号b恒为0，从而避免测试向量掩盖stuck-at 0的故障。因此，本实施例中生成的测试向量中包含了寄存器B的D端数据恒定为0和1的两种情况，同时覆盖了stuck-at 1和stuck-at 0的故障，提高了全芯片低速stuck-at测试覆盖率。
如图6所示，本申请还提供一种测试装置，包括：
电路插入单元61，用于在芯片的异步数据路径上插入时序隔离单元，使得相应数据路径的接收端在扫描测试模式下为固定值；
测试向量单元62，用于配置低速测试时钟，读入插入时序隔离单元后所述芯片的布局布线PR网表，在自动测试向量发生器ATPG环境中产生测试向量；
其中，在所述扫描测试模式下所述时序隔离单元输出信号恒为所述固定值。
在一种实现方式中，上述测试装置还可以包括：时钟配置单元60，用于在PR实现时根据OCC配置相应的低速测试时钟，同时配置所述低速测试时钟互为异步关系。
在一种实现方式中，所述测试向量单元62，还可用于利用所述时序隔离单元的配置值约束所述时序隔离单元的输出信号在所述扫描测试模式下恒为固定值。
这里，所述电路插入单元61，还可用于设置所述时序隔离单元的配置值输入来自芯片IO复用值或所述芯片内部非扫描链上寄存器数据输出端；所述测试向量单元62，还可用于在ATPG环境中产生测试向量时约束所述芯片IO 复用值或所述芯片内部非扫描链上寄存器数据输出端的值为所述固定值；
或者，所述电路插入单元61，还可用于设置所述时序隔离单元的配置值输入来自所述芯片上配置扫描链中的寄存器输出端；测试向量单元62，还可用于在ATPG环境中产生测试向量时为所述配置扫描链中的寄存器分配一个所述固定值。
这里，所述电路插入单元61，还可用于在所述芯片上插入所述配置扫描链，并将所述配置扫描链中寄存器的数据输出端作为所述时序隔离单元配置值的输入。
本申请的上述测试装置可实现上述测试方法的所有细节以及各个实施例的所有细节。实际应用上，上述测试装置可以为软件、硬件或两者的结合。例如，可以通过在计算设备中的存储器中配置用于实现上述测试方法的测试程序，由计算设备的处理器读取所述存储器中的测试程序来实现上述测试装置，此时，上述测试装置时钟配置单元60、电路插入单元61以及测试向量单元62分别可以为软件(即测试程序的功能模块)、软件与硬件的结合(处理器执行测试程序时的功能模块)。再例如，上述测试装置可以通过硬件实现，时钟配置单元60可以通过存储器与处理器结合实现(如包含存储器和处理器的计算设备)，电路插入单元61可以通过自动化修改电路结构的设备实现，测试向量单元62可以通过存储器与处理器结合实现(如包含存储器和处理器的计算设备)。对于测试装置的具体实现形式，本文不作限制。
此外，本申请还提供一种可测试芯片内置电路，至少包括：
至少一个时序隔离单元，一个所述时序隔离单元设置在一个异步数据路径上；
所述时序隔离单元至少包括：扫描模式端、隔离输入端和隔离输出端；
其中，所述扫描模式端的输入信号来自芯片IO复用或芯片内部非扫描链上寄存器；所述时序隔离单元的隔离输入端连接所述异步数据路径上组合逻辑的数据输出端或寄存器的数据输出端；所述时序隔离单元的隔离输出端连接在所述异步数据路径上寄存器的数据输入端，在所述扫描测试模式下隔离输出端的输出信号恒为所述固定值。
例如，上述可测试芯片内置电路可以为如图3所示的结构。
一种实现方式中，上述可测试芯片内置电路中的时序隔离单元还可以包括：配置值端，用于利用配置值约束所述时序隔离单元的输出信号在所述扫描测试模式下恒为固定值输出配置信号。
这里，所述配置值端的配置值输入可以来自芯片IO复用值或所述芯片内部非扫描链上寄存器数据输出端，所述芯片IO复用值或所述芯片内部非扫描链上寄存器数据输出端的值在产生测试向量时被约束为所述固定值。此时，上述可测试芯片内置电路可以为如图4所示的结构。
这里，所述配置值端的配置值输入可以来自所述芯片上配置扫描链中的寄存器输出端，所述配置扫描链中的寄存器在产生测试向量时被分配为一个所述固定值。此时，上述可测试芯片内置电路中还可以包括：所述配置扫描链，所述配置扫描链中的寄存器数据输出端连接所述时序隔离单元的配置值端。此时，上述可测试芯片内置电路可以为如图5所示的结构。这里，每个时序隔离单元的配置值端连接配置扫描链中一个寄存器的Q端，也就是说，一个时序隔离单元对应配置扫描链中的一个寄存器，方便针对不同异步数据路径上的时序隔离单元配置不同的配置值。
本领域普通技术人员可以理解上述方法中的全部或部分步骤可通过程序来指令相关硬件(例如处理器)完成，所述程序可以存储于计算机可读存储介质中，如只读存储器、磁盘或光盘等。可选地，上述实施例的全部或部分步骤也可以使用一个或多个集成电路来实现。相应地，上述实施例中的各模块/单元可以采用硬件的形式实现，例如通过集成电路来实现其相应功能，也可以采用软件功能模块的形式实现，例如通过处理器执行存储于存储器中的程序/指令来实现其相应功能。本申请不限制于任何特定形式的硬件和软件的结合。
以上显示和描述了本申请的基本原理和主要特征和本申请的优点。本申请不受上述实施例的限制，上述实施例和说明书中描述的只是说明本申请的原理，在不脱离本申请精神和范围的前提下，本申请还会有各种变化和改进，这些变化和改进都落入要求保护的本申请范围内。

Claims (20)

1.一种测试方法，其特征在于，包括：
在芯片的异步数据路径上插入时序隔离单元，使得相应数据路径的接收端在扫描测试模式下为固定值；
配置低速测试时钟，读入插入时序隔离单元后所述芯片的布局布线PR网表，在自动测试向量发生器ATPG环境中产生测试向量；
其中，在所述扫描测试模式下所述时序隔离单元输出信号恒为所述固定值。
2.根据权利要求1所述的测试方法，其特征在于，所述在芯片的异步数据路径上插入时序隔离单元之前，还包括：
利用SPYGLASS工具分析所述芯片在插入时序隔离单元之前的PR网表，得到所述芯片的异步数据路径。
3.根据权利要求1或2所述的测试方法，其特征在于，
所述利用SPYGLASS工具分析所述芯片在插入时序隔离单元之前的PR网表之前，还包括：在PR实现时，根据片内时钟控制器OCC配置相应的低速测试时钟，同时配置所述低速测试时钟互为异步关系。
4.根据权利要求2所述的测试方法，其特征在于，
所述在芯片的异步数据路径上插入时序隔离单元之前，还包括：将所述芯片的异步数据路径写入指定的异步路径文件中；
在芯片的异步数据路径上插入时序隔离单元，包括：根据所述异步路径文件，在芯片的异步数据路径上插入时序隔离单元。
5.根据权利要求1或4所述的测试方法，其特征在于，
在芯片的异步数据路径上插入时序隔离单元，包括：在所述芯片的一个、两个或多个异步数据路径上插入时序隔离单元。
6.根据权利要求1所述的测试方法，其特征在于，
利用所述时序隔离单元的配置值约束所述时序隔离单元的输出信号在所述扫描测试模式下恒为固定值。
7.根据权利要求6所述的测试方法，其特征在于，所述利用配置值约束所述时序隔离单元的输出信号在所述扫描测试模式下恒为固定值，包括如下之一：
设置所述时序隔离单元的配置值输入来自芯片IO复用值或所述芯片内部非扫描链上寄存器数据输出端，并在ATPG环境中产生测试向量时约束所述芯片IO复用值或所述芯片内部非扫描链上寄存器数据输出端的值为所述固定值；
设置所述时序隔离单元的配置值输入来自所述芯片上配置扫描链中的寄存器输出端，并在ATPG环境中产生测试向量时为所述配置扫描链中的寄存器分配一个所述固定值。
8.根据权利要求1所述的测试方法，其特征在于，
所述时序隔离单元至少包括：扫描模式端、隔离输入端和隔离输出端；
所述扫描模式端用于输入来自芯片IO复用或芯片内部非扫描链上寄存器的信号；
所述隔离输入端用于输入来自扫描链上寄存器的信号，或用于输入来自组合逻辑的信号；
所述隔离输出端，用于输出信号到扫描链上的寄存器，所述输出信号在扫描测试模式下为固定值；
在芯片的异步数据路径上插入时序隔离单元，包括：将所述时序隔离单元的隔离输入端连接在所述异步数据路径上组合逻辑的数据输出端或寄存器的数据输出端，将所述时序隔离单元的隔离输出端连接在所述异步数据路径上寄存器的数据输入端。
9.根据权利要求6或8所述的测试方法，其特征在于，
所述时序隔离单元包含配置值端，所述配置值端用于根据配置值约束所述时序隔离单元的输出信号为所述固定值；
所述利用配置值约束所述时序隔离单元的输出信号在所述扫描测试模式下恒为固定值，包括：在ATPG环境中产生测试向量时，设置所述时序隔离单元配置值端的配置值为固定值。
10.根据权利要求9所述的测试方法，其特征在于，所述设置所述时序隔离单元配置值端的配置值为固定值，包括如下之一：
将所述配置值端连接芯片IO复用或芯片内部非扫描链上的寄存器，并约束所述芯片IO复用值为所述固定值或配置所述芯片内部非扫描链上的寄存器输出值为所述固定值；
设置所述芯片上配置扫描链的链头和链尾，利用ATPG工具识别所述配置扫描链的寄存器并为所述寄存器分配一个固定值，使得所述时序隔离单元配置值端的配置值为固定值。
11.根据权利要求7或10任一项所述的测试方法，其特征在于，
所述在ATPG环境中产生测试向量之前，还包括：在所述芯片上插入所述配置扫描链，并将所述配置扫描链中寄存器的数据输出端作为所述时序隔离单元配置值的输入。
12.一种测试装置，其特征在于，包括：
电路插入单元，用于在芯片的异步数据路径上插入时序隔离单元，使得相应数据路径的接收端在扫描测试模式下为固定值；
测试向量单元，用于配置低速测试时钟，读入插入时序隔离单元后所述芯片的布局布线PR网表，在自动测试向量发生器ATPG环境中产生测试向量；
其中，在所述扫描测试模式下所述时序隔离单元输出信号恒为所述固定值。
13.根据权利要求12所述的测试装置，其特征在于，
还包括：时钟配置单元，用于在PR实现时，根据片内时钟控制器OCC配置相应的低速测试时钟，同时配置所述低速测试时钟互为异步关系。
14.根据权利要求12所述的测试装置，其特征在于，
所述测试向量单元，还用于利用所述时序隔离单元的配置值约束所述时序隔离单元的输出信号在所述扫描测试模式下恒为固定值。
15.根据权利要求14所述的测试装置，其特征在于，
所述电路插入单元，还用于设置所述时序隔离单元的配置值输入来自芯片IO复用值或所述芯片内部非扫描链上寄存器数据输出端；或者，还用于设置所述时序隔离单元的配置值输入来自所述芯片上配置扫描链中的寄存器输出端；
所述测试向量单元，还用于在ATPG环境中产生测试向量时约束所述芯片IO复用值或所述芯片内部非扫描链上寄存器数据输出端的值为所述固定值；或者，还用于在ATPG环境中产生测试向量时为所述配置扫描链中的寄存器分配一个所述固定值。
16.根据权利要求15所述的测试装置，其特征在于，
所述电路插入单元，还用于在所述芯片上插入所述配置扫描链，并将所述配置扫描链中寄存器的数据输出端作为所述时序隔离单元配置值的输入。
17.一种可测试芯片内置电路，其特征在于，包括：
至少一个时序隔离单元，一个所述时序隔离单元设置在一个异步数据路径上；
所述时序隔离单元至少包括：扫描模式端、隔离输入端和隔离输出端；
其中，所述扫描模式端的输入信号来自芯片IO复用或芯片内部非扫描链上寄存器；所述时序隔离单元的隔离输入端连接所述异步数据路径上组合逻辑的数据输出端或寄存器的数据输出端；所述时序隔离单元的隔离输出端连接在所述异步数据路径上寄存器的数据输入端，在所述扫描测试模式下隔离输出端的输出信号恒为所述固定值。
18.根据权利要求17所述的可测试芯片内置电路，其特征在于，
所述时序隔离单元还包括：配置值端，用于利用配置值约束所述时序隔离单元的输出信号在所述扫描测试模式下恒为固定值输出配置信号。
19.根据权利要求18所述的可测试芯片内置电路，其特征在于，
所述配置值端的配置值输入来自芯片IO复用值或所述芯片内部非扫描链上寄存器数据输出端，所述芯片IO复用值或所述芯片内部非扫描链上寄存器数据输出端的值在产生测试向量时被约束为所述固定值；
或者，所述配置值端的配置值输入来自所述芯片上配置扫描链中的寄存器输出端，所述配置扫描链中的寄存器在产生测试向量时被分配为一个所述固定值。
20.根据权利要求18所述的可测试芯片内置电路，其特征在于，
还包括：所述配置扫描链，所述配置扫描链中的寄存器数据输出端连接所述时序隔离单元的配置值端。
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