CN105956302A

CN105956302A - 一种可配置的抗辐射芯片前端网表自动生成方法

Info

Publication number: CN105956302A
Application number: CN201610306021.5A
Authority: CN
Inventors: 夏冰冰; 高瑛珂; 熊军; 赵云富; 周凯
Original assignee: Beijing Institute of Control Engineering
Current assignee: Beijing Institute of Control Engineering
Priority date: 2016-05-10
Filing date: 2016-05-10
Publication date: 2016-09-21
Anticipated expiration: 2036-05-10
Also published as: CN105956302B

Abstract

一种可配置的抗辐射芯片前端网表自动生成方法，采用可配置的抗辐射数字标准单元库进行设计，并采用可配置的TIP的测试激励来进行验证，步骤为：基于IP构建起芯片的RTL代码；采用抗辐射指标可配置的单元库进行综合；基于IP构建可配置的测试集合；根据IP在芯片设计时的参数定义配置相应的测试集合；基于配置后的测试集合和设计的RTL代码构建起仿真验证环境；启动仿真验证并将相应的测试集合注入以验证设计的正确性；验证其正确性后生成最终的前端网表。本发明方法实现简单并且大幅减少了基于IP的抗辐射芯片设计与验证的开销，提升了基于IP的抗辐射加固的芯片设计与验证的效率，实现了前端网表的高效自动生成。

Description

一种可配置的抗辐射芯片前端网表自动生成方法

技术领域

本发明涉及一种抗辐射芯片前端网表自动生成方法，特别适用于基于IP构建的大规模集成电路的功能设计与验证。

背景技术

随着集成电路工艺的进步，在单一芯片上集成的晶体管数目越来越多，集成电路规模的增大使得设计和验证变得十分复杂。为了提升芯片设计的效率，降低设计和验证的时间成本，基于成熟度高的IP核(知识产权核)进行设计和开发已成为超大规模集成电路设计的一种主流方式。

目前，基于成熟的IP核进行抗辐射芯片网表的生成包括两个步骤，一个是基于RTL代码的综合，一个是综合后网表的验证，前者基于综合工具生成综合后网表，后者对网表进行验证，当验证无误后才能算是生成了最终的网表。随着半导体工艺的进度，芯片的复杂度提升，IP核的复杂度也在不断提升，在传统流程里基于IP的RTL代码的参数配置及顶层例化代码的编写过程会占用越来越多的人工时间，而验证则占用更多的时间，为确保验证的充分性需要编写大量的测试用例，而此将占到整个周期的70％，所以，基于传统的方法进行抗辐射芯片网表的生成效率较低，芯片产品的上市周期变长，不利于芯片产品的快速生产。

发明内容

本发明解决的技术问题是：克服现有技术的不足，提供了一种可配置的抗辐射芯片前端网表自动生成方法，在设计方面，该方法基于可配置的抗辐射数字标准单元库进行抗辐射加固的自动化设计，在验证方面，基于可配置的TIP生成相应的IP测试集合，将这些测试集合直接用于进行整个设计中的成熟IP部分的验证。这种方法一方面提升了网表设计阶段的效率，基于IP进行自动化的网表综合，另一方面，该方法提升了网表验证阶段的效率，降低了保证验证覆盖率所额外增加的编写测试用例的时间开销。此外，当IP在不同项目间复用时，只需要对相应的TIP重新配置就可以进行网表的快速验证，提升了IP复用时的网表验证效率，减少了版本管理和IP参数配置更改的时间开销。

本发明的技术解决方案是：一种可配置的抗辐射芯片前端网表自动生成方法，包括如下步骤：

(1)对IP中可配置的参数进行配置，配置完成后进行例化，将参数赋值；

(2)将IP的接口与芯片上其余模块连接在一起构成整个芯片设计，并据此形成RTL代码；IP的接口通过总线与芯片上其余模块连接；

(3)通过配置抗辐射数字标准单元库进行抗辐射参数的配置，并基于抗辐射的数字标准单元库采用综合工具(Design Compiler)对RTL代码进行综合，生成后端布局布线所需的抗辐射的门级网表；

(4)根据步骤(1)的配置参数对IP的可配置测试用例集合进行参数配置；

(5)将参数配置完成后的IP的可配置测试用例集合与步骤(3)生成的门级网表一起构建仿真验证平台，将可配置测试用例集合的接口与RTL代码中相应的信号一一对应；

(6)利用步骤(5)构建的仿真验证平台，通过将参数配置完成后的IP的可配置测试用例集合中的各测试用例作为激励输入到所述门级网表中各IP的输入端口上，同时将门级网表中各IP的输出端口的实际输出与参数配置完成后的IP的可配置测试用例集合中的理论输出进行比对，当且仅当门级网表的功能正确性和覆盖率均达到100％时进入下一步，否则对IP的参数以及可配置测试用例集合的参数进行重新配置并重新进行仿真，直至门级网表功能的正确性和覆盖率均达到100％；

(7)在所述门级网表的基础上进行三模冗余加固，对网表中的各寄存器进行三模冗余，然后再次进行RTL代码综合，生成抗辐射加固的综合网表；

(8)根据步骤(7)中的三模冗余加固设计，进行相应的软错误模型的建立，建立时应保证软错误与进行三模冗余加固的寄存器一一对应，并涵盖所有三模冗余加固的寄存器；

(9)将步骤(8)建立的软错误模型加入所述的仿真验证平台，并利用所述仿真验证平台验证在软错误下所述综合网表功能的正确性和覆盖率，如果综合网表功能的正确性和覆盖率均达到100％时进入下一步，否则对不正确的寄存器的三模冗余加固设计进行更改并重新进行仿真，重复步骤(7)到(9)，直至综合网表功能的正确性和覆盖率均达到100％；

(10)将通过验证后的综合网表作为最终生成的网表，进行后续的后端布局布线。

本发明与现有技术相比的优点在于：

(1)本发明采用参数可配置的抗辐射数字标准单元库进行自动化的网表生成，使得可以自动产生抗辐射加固的综合网表，提升网表设计阶段的效率；

(2)本发明基于参数化测试用例(TIP)构建针对IP的验证环境，使得设计与验证共用相同参数执行，保证了设计阶段与验证阶段的一致性；

(3)本发明基于这种架构利用统一的IP参数进行配置，实现整个基于IP的设计和验证的全自动化；

(4)本发明基于这种参数化测试用例(TIP)实现多个设计中相同IP的测试IP的复用和单一复杂设计中多个不同参数配置的IP的验证的复用，提升了网表验证阶段的效率；

(5)本发明易于维护和升级，当部分IP参数更动时，仅需重新配置一下测试TIP即可进行验证，降低功能更动造成的时间开销。

附图说明

图1为本发明方法的流程框图；

图2为本发明实施中的实施流程图。

具体实施方式

如图1所示，为本发明可配置的抗辐射芯片前端网表自动生成方法流程示意图，包括IP参数配置、基于IP的RTL代码生成、综合成门级网表、参数化配置IP测试用例集合(TIP)、IP测试场景生成、基于TIP的第一次仿真验证、网表TMR加固、错误模型建立、支持软错误注入的第二次仿真验证及仿真结果输出和分析共十个环节，具体如下：

(一)对IP进行参数配置，根据实际的设计需求，对IP中可配置的参数进行配置，如IP中使用的FIFO大小等。配置完成后，在设计中进行例化，将其参数赋值，如VHDL语言中使用generic map语句的方式进行例化。

(二)基于配置完成的IP进行整体的代码设计，将IP的接口通过总线或其它连接方式与芯片上其他模块连接在一起构成整个芯片设计，并据此形成RTL(Register Transfer Level，寄存器级)代码。如VHDL中使用的port map语句可用于各模块的端口的例化，并通过接口信号将各个子模块构成一个系统。

(三)基于RTL代码进行逻辑综合，通过配置抗辐射数字标准单元库进行抗辐射参数的配置，并基于抗辐射的数字标准单元库采用综合工具(如DesignCompiler)对RTL代码进行综合，生成后端布局布线所需的抗辐射的门级网表。

实际操作过程中，可以通过对抗辐射的数字标准单元库的时序逻辑单元和组合逻辑单元的参数设定来配置对应的抗辐射加固策略。

(四)对IP的可配置测试用例集合(TIP)进行参数配置。

根据步骤(一)的配置参数对TIP进行配置，如IP使用的FIFO大小是64字节，则该TIP也会被配置为64字节，从而使得可以进行诸如64字节的FIFO装满数据后的测试。

对IP的参数配置与对该IP的TIP的参数配置完全相同，从而保证验证用例与设计的一致性。

得到的TIP一方面满足该IP的各种参数都可以配置，同时对任何一种参数配置均覆盖该IP在此参数配置下的各功能点以保证验证的覆盖率。以异步串口通信模块(UART)的TIP为例，它可配置的参数包括：接收FIFO大小及发送FIFO大小等，在VCS Compiler等仿真环境下，基于SystemVerilog语言编写对应的参数化文件，测试用例本身可以直接读取该文件进行编译，并在执行测试用例的加载时进行例化，从而实现对其参数的配置。

(五)构建针对IP的测试场景，构建方式是基于TIP中的测试激励和结果对比来构建，通过搭建验证平台(如使用SystemVerilog语言中的接口)将TIP的激励输入到设计中的IP的端口上(例如可以通过直接给端口赋值或通过总线方式将测试激励输入到对应的IP上)，通过TIP中具有相应的正确结果的比对机制，从而对接口进行比对和统计。

可以根据RTL代码获取相应的IP的输入输出信号，将其作为仿真验证时的激励输入和结果输出，另外可以从例化代码中获取相应的IP的接口，TIP针对这些接口进行测试激励的输入和输出结果的获取。

将配置完成后的IP测试集合与步骤(二)生成的综合网表一起构建仿真验证平台，将测试集合的接口与RTL代码中相应的信号一一对应，仿真验证平台在仿真时会根据由TIP配置生成的IP的测试集合输入相应的激励给被测的设计并将输出结果与测试用例集中的正确结果进行对比分析。

(六)进行基于TIP的针对综合网表的第一次仿真验证。

在(五)中构建的测试场景下，使用验证语言搭建相应的仿真验证平台，将被测的设计与激励通过接口信号连接在一起构成一个验证环境，在该验证环境下可以实现(五)中的测试场景和测试结果的统计分析。

将所用的测试用例集合执行完毕，根据各测试用例的输出结果与正确结果的比对判断其功能是否满足设计需求，同时进行覆盖率的统计分析以判断验证的充分性。如果存在功能不满足或覆盖率不高的情况需要对TIP进行丰富和补充，基于成熟的IP和TIP可以保证功能的正确性和覆盖率100％，验证功能正确且覆盖率达到100％方后可进入步骤(七)。

(七)进行综合网表的TMR(三模冗余)加固，在步骤(三)中通过综合工具生成的逻辑网表的基础上，进行三模冗余设计，对其中的寄存器进行三模冗余，在电路级提升设计的抗辐射能力，最终，加固后的设计再次进行综合(利用Design Compiler等工具软件)，生成抗辐射加固的综合网表。

(八)根据(七)中的三模冗余设计策略，进行相应的软错误模型的建立，软错误与(七)中的冗余的寄存器一一对应(应保证涵盖所有的加固的寄存器)，保证对各个三模冗余寄存器的测试全覆盖。

以触发器为例，通过三模冗余可以得到三个触发器，每个都有自己的输入数据端，记录为data_tmr0,data_tmr1he data_tmr2,假设所采用的工艺下的单粒子脉冲宽度为100ns,假设将其中的data_tmr0打翻，原来电平为‘1’然后被打翻为‘0’，则模型建立的脚本如下：

force tmr_reg.data_tmr0＝1’b0；

#100ns；

release tmr_reg.data_tmr0；

(九)进行针对加固后网表的第二次仿真验证，并加入了(八)中得到的软错误模型，并根据输出结果判断基于IP的RTL设计的功能正确性。

当第二次验证结果表明在软错误下功能正常时，则可进行后续步骤，如果不正确，通过输出结果判断哪个寄存器存在问题，对其三模冗余的设计进行分析，定位并更改对应的代码重新进行步骤(七)中的综合，迭代至验证功能正确为止。

(十)进行验证结果的输出和统计分析。

通过汇总测试用例的执行结果获取相应的验证结论，如果所有的测试用例均可以通过则证明该设计的功能符合设计需求，如果存在未能通过的测试用例，则可以通过分析设计代码来定位问题。

最终，通过验证后的网表为最终生成的网表，可以进行后续的后端布局布线流程，至此，完成了整个网表的自动生成过程。

实施例

如图2所示，为通用多路异步串口(UART)芯片的设计与验证流程，芯片功能为实现多路异步串口的并行通信，其中的串口选用成熟度高的IP来实现，通过配置每个串口的参数构建整个多路异步串口的RTL代码，然后，根据这些参数配置相应的参数化IP测试用例集合，基于生成的测试用例构建仿真验证平台，依次对每路串口进行仿真验证，从而实现对多路异步串口芯片的验证。

具体操作流程如下：

步骤(一)、根据实际需求配置相应的各路异步串口的参数，本实例中配置的参数为每个异步串口的接收FIFO和发送FIFO的大小和每路异步串口的寄存器地址分配空间，前者的大小是以字节为单位可以配置为16字节、32字节、64字节、128字节和256字节五种大小，后者的地址分配可以选取地址线的高几位进行分配，如16个串口则选取高4位即可以满足对不同的异步串口访问时地址的区分。

步骤(二)、根据步骤(一)中的参数进行RTL代码设计，如以收发FIFO字节均为32字节为例，例化该IP部分的代码如下所示：

该代码采用IP例化了一个异步串口通信模块(UART)，其接收FIFO大小参数配置为32字节，发送FIFO大小参数配置为32字节，从而完成了该IP的例化。

对于TIP部分，对其中的参数进行配置，本例中采用宏定义的方式，在Makefile中定义相应的变量来配置TIP中的参数，如下所示：

TIP中的部分可配置语句编写如下：

该段测试语句含义为，当被验证的UART模块发送完成后，读取测试UART中的接收字节，判断两者是否一致，从而可以测试出发送的正确性。

在Makefile进行编译时，定义参数的方式如下：

make TFIFO＝32

通过上述操作来实现对可配置测试用例集合的参数化配置和仿真使用。

步骤(三)、根据步骤(二)中的RTL设计进行逻辑综合，采用DesignCompiler来实现综合，配置相应的抗辐射数字标准单元库参数如下：

时序逻辑：选用TMR+DICE(TMR:三模冗余加固的电路设计技术，通过三模冗余和选举器输出，生成具有三选二特性的时序电路，DICE：双向互锁的电路设计技术，通过引入四个反馈环路来实现对存储节点的电荷保持，利用反馈电路的自校正来减少节点上电荷打翻的概率)的混合加固的单元；

组合逻辑：采用具有C单元的电路实现；

综合完成后，通过一致性比对确认网表与RTL代码的一致性。

步骤(四)、根据步骤(二)中的参数配置完成后的TIP进行测试场景的生成，本实例中采用System Verilog语言实现该场景的设定，将读写寄存器封装为函数，增加一个经过验证的异步串口通信模块，被测的多路串口与该陪测串口收发数据后利用这些函数读取相应的数据寄存器中的数值判断串口通信的收发功能是否正确。

步骤(五)、在前三个步骤的基础上搭建整个验证平台，对UART参数化测试用例集合中的每个测试向量进行测试，本例中对各种波特率、各种字节格式下的串口收发数据进行测试，并对FIFO清空和装满情况下的异常情况也进行测试，以覆盖该串口的所有功能项。

步骤(六)、使用VCS编译仿真软件进行第一次仿真验证，将不同的UART模块的仿真结果输出为不同的log文件，仿真验证遍历每个UART模块。

步骤(七)、对步骤(三)得到的综合网表进行电路级加固，采用三模冗余的策略进行加固，并对加固后的网表重新进行综合和一致性比对。

步骤(八)、对步骤(七)中加固的对象寄存器进行统计，生成对应的软错误模型，保证对这些加固寄存器的全覆盖。

步骤(九)、在步骤(五)的验证平台基础上，加入步骤(八)中生成的错误模型，生成新的仿真验证平台，具备软错误注入下的功能仿真的能力。

步骤(十)、统计各种测试的结果，并对功能覆盖率进行分析，本例的实际仿真验证表明，其功能覆盖率达到100％，语句覆盖率达到100％，条件覆盖率达到98％以上，满足设计应用对该芯片验证的需求。

最终，上述步骤完成了网表的设计阶段和验证阶段两个阶段的工作，最终生成了功能正确且具有抗辐射加固的综合网表，可用于后续的后端布局布线流程。

本发明说明书中未作详细描述的内容属本领域技术人员的公知技术。

Claims

1.一种可配置的抗辐射芯片前端网表自动生成方法，其特征在于包括如下步骤：

(2)将IP的接口与芯片上其余模块连接在一起构成整个芯片设计，并据此形成RTL代码；

(3)通过配置抗辐射数字标准单元库进行抗辐射参数的配置，并基于抗辐射的数字标准单元库采用综合工具对RTL代码进行综合，生成后端布局布线所需的抗辐射的门级网表；

2.根据权利要求1所述的一种可配置的抗辐射芯片前端网表自动生成方法，其特征在于：所述的IP的接口通过总线与芯片上其余模块连接。

3.根据权利要求1或2所述的一种可配置的抗辐射芯片前端网表自动生成方法，其特征在于：所述的综合工具为Design Compiler。