CN112305404A - 核分区电路与测试装置 - Google Patents

核分区电路与测试装置 Download PDF

Info

Publication number
CN112305404A
CN112305404A CN202011046827.8A CN202011046827A CN112305404A CN 112305404 A CN112305404 A CN 112305404A CN 202011046827 A CN202011046827 A CN 202011046827A CN 112305404 A CN112305404 A CN 112305404A
Authority
CN
China
Prior art keywords
circuit
compression
signal
decompression
core
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202011046827.8A
Other languages
English (en)
Other versions
CN112305404B (zh
Inventor
邢云皓
肖华峰
王鹏
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Zhaoxin Semiconductor Co Ltd
Original Assignee
Shanghai Zhaoxin Integrated Circuit Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Zhaoxin Integrated Circuit Co Ltd filed Critical Shanghai Zhaoxin Integrated Circuit Co Ltd
Priority to CN202011046827.8A priority Critical patent/CN112305404B/zh
Priority to US17/085,019 priority patent/US11624782B2/en
Publication of CN112305404A publication Critical patent/CN112305404A/zh
Application granted granted Critical
Publication of CN112305404B publication Critical patent/CN112305404B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3177—Testing of logic operation, e.g. by logic analysers
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851—Testing of integrated circuits [IC]
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/31704—Design for test; Design verification
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/31724—Test controller, e.g. BIST state machine
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/31727—Clock circuits aspects, e.g. test clock circuit details, timing aspects for signal generation, circuits for testing clocks
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3183—Generation of test inputs, e.g. test vectors, patterns or sequences
    • G01R31/318335—Test pattern compression or decompression
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318505—Test of Modular systems, e.g. Wafers, MCM's
    • G01R31/318508—Board Level Test, e.g. P1500 Standard
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
    • G01R31/318583—Design for test
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computing Systems (AREA)
  • Mathematical Physics (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

一种核分区电路，包括第一解压缩电路、第二解压缩电路、第一切换电路、隔离扫描电路、第一压缩电路与第二切换电路。第一解压缩电路接收并解压缩输入信号。第二解压缩电路接收并解压缩输入信号。第一切换电路依据第一控制信号输出第一解压缩电路或第二解压缩电路的输出信号。隔离扫描电路耦接第一切换电路，接收第一解压缩电路或第二解压缩电路的输出信号，以扫描核分区电路的内部或端口。第一压缩电路耦接隔离扫描电路，接收并压缩核分区电路的内部逻辑。第二压缩电路耦接隔离扫描电路，以接收并压缩核分区电路的端口逻辑。第二切换电路耦接第一压缩电路与第二压缩电路，依据第一控制信号输出压缩的核分区电路的内部逻辑或端口逻辑。

Description

核分区电路与测试装置
技术领域
本发明涉及系统芯片领域，尤其涉及一种核分区电路与测试装置。
背景技术
在传统可测试性设计(design for testability,DFT)装置(下文简称为测试装置)的设计上，测试装置中的每个核分区(core partition)电路的隔离链(wrapper chain)在外部测试模式(extest mode)下都需要连接到上一级分区(partition)电路的压缩电路上。因而，对测试装置的设计来说，上一级的分区电路的设计会与下一级的核分区电路的隔离链的结构相关，一旦核分区电路中的隔离链的结构发生变化，对应的上一级的分区电路的压缩电路结构的设计上也会受到影响。
由于上一级的分区电路的设计总是需要考虑下一级的核分区电路的隔离链的结构，且每个核扫描链的结构发生变化后，上一级的分区电路的压缩电路结构也必须跟随变化，如此会增加电路设计上的复杂度及不便性。因此，如何改善测试装置的设计仍是值得研究的课题。
发明内容
本发明提供一种核分区电路与测试装置，藉以减少电路设计上的复杂度及增加使用上的便利性。
本发明提供一种核分区电路，包括第一解压缩电路、第二解压缩电路、第一切换电路、隔离扫描电路、第一压缩电路与第二切换电路。第一解压缩电路接收并解压缩输入信号。第二解压缩电路接收并解压缩输入信号。第一切换电路依据第一控制信号输出第一解压缩电路或第二解压缩电路的输出信号。隔离扫描电路耦接第一切换电路，接收第一解压缩电路或第二解压缩电路的输出信号，扫描核分区电路的内部或端口，以产生第一内部逻辑或端口逻辑。第一压缩电路耦接隔离扫描电路，接收该第一内部逻辑，第一压缩电路依据第一内部逻辑产生并压缩核分区电路的内部逻辑。第二压缩电路耦接隔离扫描电路，以接收并压缩核分区电路的端口逻辑。第二切换电路耦接第一压缩电路与第二压缩电路，依据第一控制信号输出压缩的核分区电路的内部逻辑或端口逻辑。
本发明所公开的测试装置，包括压缩逻辑电路与第一核分区电路。其中第一核分区电路包括第一解压缩电路、第二解压缩电路、第一切换电路、隔离扫描电路、第一压缩电路与第二切换电路。第一解压缩电路接收并解压缩输入信号。第二解压缩电路接收并解压缩输入信号。第一切换电路依据第一控制信号输出第一解压缩电路或第二解压缩电路的输出信号。隔离扫描电路耦接第一切换电路，接收第一解压缩电路或第二解压缩电路的输出信号，扫描第一核分区电路的内部或端口，以产生第一内部逻辑或端口逻辑。第一压缩电路耦接隔离扫描电路，以接收该第一内部逻辑，第一压缩电路依据第一内部逻辑产生并压缩第一核分区电路的内部逻辑。第二压缩电路耦接隔离扫描电路，以接收并压缩第一核分区电路的端口逻辑。第二切换电路耦接第一压缩电路与第二压缩电路，依据第一控制信号输出压缩的第一核分区电路的内部逻辑或端口逻辑。当测试装置处于内部测试模式，第一核分区电路独立运作。当测试装置处于外部测试模式，第一核分区电路与压缩逻辑电路同时运作。
本发明所公开的核分区电路与测试装置，在第一解压缩电路和第一压缩电路之间以及第二解压缩电路和第二压缩电路之间设置隔离扫描电路。在内部测试模式中，通过第一切换电路将第一解压缩电路的输出信号输出至隔离扫描电路，通过第二切换电路输出第一压缩电路的输出信号。在外部测试模式中，通过第一切换电路将第二解压缩电路的输出信号输出至隔离扫描电路，通过第二切换电路输出第二压缩电路的输出信号。由于核分区电路的隔离扫描电路在外部测试模式中，无需连接至上一级电路的压缩逻辑电路，因此隔离扫描电路中的结构发生变化时，上一级电路的压缩逻辑电路的结构也不需要跟着变化。如此一来，可以有效地降低电路设计的复杂度并增加使用上的便利性。
附图说明
图1为本发明一实施例所述的核分区电路100的示意图。
图2A与图2B为本发明一实施例所述的测试装置200的电路图。
具体实施方式
在以下所列举的各实施例中，将以相同的标号代表相同或相似的组件。
图1为本发明一实施例所述的核分区电路100的示意图。在本实施例中，核分区电路100可以应用于测试装置。请参考图1，核分区电路100包括输入端IN、第一解压缩电路110、第二解压缩电路120、第一切换电路130、隔离扫描电路140、第一压缩电路150、第二压缩电路160、第二切换电路170、核扫描链电路180与输出端OUT。
输入端IN接收数据输入信号。第一解压缩电路110耦接输入端IN以接收数据输入信号，第一解压缩电路110还接收第一信号S1，以依据第一信号S1对数据输入信号进行解压缩。也就是说，第一解压缩电路110受控于第一信号S1。根据本发明一实施例，可以直接以时钟信号CLK为第一信号S1，同时以逻辑低电平为第二信号S2，但本发明实施例不限于此。
第二解压缩电路120耦接输入端IN以接收数据输入信号，第二解压缩电路120还接收第二信号S2，并依据第二信号S2对数据输入信号进行解压缩。也就是说，第二解压缩电路120受控于第二信号S2。根据本发明一实施例，也可以直接以时钟信号CLK为第二信号S2，同时以逻辑低电平为第一信号S1，但本发明实施例不限于此。
第一切换电路130耦接第一解压缩电路110与第二解压缩电路120以接收第一解压缩电路110或第二解压缩电路120的输出信号，第一切换电路130接收第一控制信号CS1，第一切换电路130依据第一控制信号CS1，选择输出第一解压缩电路110或第二解压缩电路120的输出信号。在本实施例中，第一控制信号CS1指示核分区电路100的工作模式。
举例来说，当第一控制信号CS1为逻辑低电平时，指示核分区电路100工作于内部测试模式，第一切换电路130输出第一解压缩电路110的输出信号。当第一控制信号CS1为逻辑高电平时，指示核分区电路100工作于外部测试模式，第一切换电路130输出第二解压缩电路120的输出信号。
隔离扫描电路140耦接第一切换电路130以接收第一切换电路130输出的第一解压缩电路110或第二解压缩电路120的输出信号。当核分区电路100工作于内部测试模式，隔离扫描电路140接收第一切换电路130输出的第一解压缩电路110的输出信号，以扫描(scan)核分区电路100的内部电路的一部分。当核分区电路100工作于外部测试模式，隔离扫描电路140接收第一切换电路130输出的第二解压缩电路120的输出信号，以扫描核分区电路100的端口电路。
第一压缩电路150耦接隔离扫描电路140以接收隔离扫描电路140输出的数据信号，第一压缩电路150还接收第一信号S1，并依据第一信号S1对隔离扫描电路140输出的数据信号进行压缩，以产生并输出第一内部压缩信号。根据本发明一实施例，第一解压缩电路110与第一压缩电路150都受控于第一信号S1，第一解压缩电路110与第一压缩电路150可以同时运作，因而，隔离扫描电路140输出的数据信号为隔离扫描电路140接收第一切换电路130输出的第一解压缩电路110的输出信号，而扫描核分区电路100的内部电路的一部分产生的部分内部逻辑，该第一内部压缩信号即压缩的该部分内部逻辑。其中，内部逻辑是扫描内部电路输出的结果，内部逻辑指示内部电路的性能是否与设计相符。
第二压缩电路160耦接隔离扫描电路140以接收隔离扫描电路140输出的数据信号，第二压缩电路160还接收第二信号S2，并依据第二信号S2对隔离扫描电路140输出的数据信号进行压缩，以产生并输出端口压缩信号。根据本发明一实施例，第二解压缩电路120与第二压缩电路160都受控于第二信号S2，第二解压缩电路120与第二压缩电路160可以同时运作，因此，隔离扫描电路140输出的数据信号为隔离扫描电路140接收第一切换电路130输出的第二解压缩电路120的输出信号，而扫描核分区电路100的端口电路产生的端口逻辑。该端口压缩信号即压缩的该端口逻辑。其中，端口逻辑是扫描端口电路输出的结果，端口逻辑指示端口电路的性能是否与设计相符。
第二切换电路170耦接第一压缩电路150与第二压缩电路160以接收第一内部压缩信号或端口压缩信号，第二切换电路170还接收第一控制信号CS1，以依据第一控制信号CS1，选择输出第一内部压缩信号或端口压缩信号。举例来说，当第一控制信号CS1为逻辑低电平时，第二切换电路170输出第一压缩电路150产生的第一内部压缩信号。当第一控制信号CS1为逻辑高电平时，第二切换电路170输出第二压缩电路160产生的端口压缩信号。
核扫描链电路180耦接于第一解压缩电路110与第一压缩电路160之间。另外，核扫描链电路180可以包括至少一条核扫描链，例如图1所示的核扫描链181、182、183，以依据第一解压缩电路110所产生的输出信号对核分区电路100内部电路的余下部分进行扫描，并将扫描结果输出到第一压缩电路150，第一压缩电路150依据该扫描结果产生第二内部压缩信号。根据本发明一实施例，隔离扫描电路140扫描核分区电路100的部分内部逻辑，核扫描链电路180扫描核分区电路100的余下的内部逻辑，第一压缩电路150接收该部分内部逻辑以及该余下的内部逻辑，同时压缩该部分内部逻辑以及该余下的内部逻辑，以产生并输出内部压缩信号，也就是说，该内部压缩信号包括第一内部压缩信号以及第二内部压缩信号。
第二切换电路170耦接输出端OUT，通过输出端OUT，第二切换电路170依据第一控制信号CS1输出内部压缩信号或端口压缩信号。
在核分区电路100的整体操作上，当第一控制信号CS1为逻辑低电平时，表示核分区电路100处于内部测试模式，第一解压缩电路110、核扫描链电路180、第一切换电路130、隔离扫描电路140、第一压缩电路150以及第二切换电路170运作，以对核分区电路100的内部电路进行扫描。
当第一控制信号CS1为逻辑高电平时，表示核分区电路100处于外部测试模式，第二解压缩电路120、第一切换电路130、隔离扫描电路140、第二压缩电路160以及第二切换电路170运作，以对核分区电路100的端口电路进行扫描。
由于核分区电路100的隔离扫描电路140在外部测试模式中，无需连接至上一级电路的压缩逻辑电路，亦即隔离扫描电路140与上一级电路的压缩逻辑电路是独立设置，因此当核分区电路100的端口电路发生变化，连带地使隔离扫描电路140发生变化时，将与上一级电路的压缩逻辑电路无关，上一级电路的压缩逻辑电路的结构不需要跟着变化。如此一来，可以有效地降低电路设计的复杂度并增加使用上的便利性。
在本实施例中，隔离扫描电路140包括输入隔离链141、输出隔离链142与时钟链(Clock Chain)143。
输入隔离链141耦接第一切换电路130、第一压缩电路150与第二压缩电路160。在本实施例中，输入隔离链141可以是隔离输入链(wrapper input chain)，用以在内部测试模式中将与输入接口(input interface)相关的数据信号与外界隔离。
输出隔离链142耦接第一切换电路130、第一压缩电路150与第二压缩电路160。在本实施例中，输出隔离链142可以是隔离输出链(wrapper output chain)，用以在外部测试模式中将与输出接口(output interface)相关的数据信号与外界隔离。
时钟链(clock bit chain)143耦接第一切换电路130、第一压缩电路150与第二压缩电路160，用以在内外部测试模式中对核分区电路100用到的所有时钟信号，例如时钟信号CLK进行控制。
另外，第一切换电路130可以包括第一切换器131、第二切换器132与第三切换器133。第一切换器131耦接输入隔离链141、第一解压缩电路110与第二解压缩电路120。第一切换器131依据第一控制信号CS1，选择将第一解压缩电路110或第二解压缩电路120的输出信号输出至输入隔离链141。举例来说，当第一控制信号CS1为逻辑低电平时，第一切换器131选择将第一解压缩电路110的输出信号输出至输入隔离链141。当第一控制信号CS1为逻辑高电平时，第一切换器131选择将第二解压缩电路120的输出信号输出至输入隔离链141。
第二切换器132耦接输出隔离链142、第一解压缩电路110与第二解压缩电路120。第二切换器132依据第一控制信号CS1，选择将第一解压缩电路110或第二解压缩电路120的输出信号输出至输出隔离链142。举例来说，当第一控制信号CS1为逻辑低电平时，第二切换器132选择将第一解压缩电路110的输出信号输出至输出隔离链142。当第一控制信号CS1为逻辑高电平时，第二切换器132选择将第二解压缩电路120的输出信号输出至输出隔离链142。
第三切换器133耦接时钟链143、第一解压缩电路110与第二解压缩电路120。第三切换器133依据第一控制信号CS1，选择将第一解压缩电路110或第二解压缩电路120的输出信号输出到时钟链143。举例来说，当第一控制信号CS1为逻辑低电平时，第三切换器133选择将第一解压缩电路110的输出信号输出到时钟链143。当第一控制信号CS1为逻辑高电平时，第三切换器133选择将第二解压缩电路120的输出信号输出到时钟链143。
此外，在本实施例中，第一信号S1与第二信号S2中的一者为时钟信号CLK,另一者为逻辑低电平。也就是说，当第一信号S1为时钟信号CLK时，第二信号S2为逻辑低电平，使得第一解压缩电路110与第一压缩电路150处于被驱动状态，而第二解压缩电路120与第二压缩电路160处于禁能状态，从而使核分区电路100处于内部测试模式。当第二信号S2为时钟信号CLK时，第一信号S1为逻辑低电平，使得第二解压缩电路120与第二压缩电路160处于被驱动状态，而第一解压缩电路110与第一压缩电路150处于禁能状态，从而使核分区电路100处于外部测试模式。如此一来，可以有效地降低核分区电路100的功耗。
根据本发明另一实施例，核分区电路100还可以包括第一与门190与第二与门192。第一与门190包括第一输入端、第二输入端与输出端。第一与门190的第一输入端接收第一控制信号CS1。第一与门190的第二输入端接收时钟信号CLK。第一与门190的输出端耦接第二解压缩电路120，并产生第二信号S2。举例来说，当第一控制信号CS1为逻辑高电平时，则第二信号S2为时钟信号CLK。当第一控制信号CS1为逻辑低电平时，第二信号S2为逻辑低电平。
第二与门192包括第一输入端、第二输入端与输出端。第二与门192的第一输入端接收第二控制信号CS2。第二与门192的第二输入端接收时钟信号CLK。第二与门192的输出端耦接第一解压缩电路110，并产生第一信号S1。举例来说，当第二控制信号CS2为逻辑高电平时，则第一信号S1为时钟信号CLK。当第二控制信号CS2为逻辑低电平时，第一信号S1为逻辑低电平。其中，第一控制信号CS1与第二控制信号CS2互为反相，以使第一信号S1与第二信号S2一者为时钟信号CLK,另一者为逻辑低电平。
举例来说，当第一控制信号CS1为逻辑高电平时，第二控制信号CS2为逻辑低电平，指示核分区电路100处于外部测试模式。当第二控制信号CS2为逻辑高电平时，第一控制信号CS1为逻辑低电平，指示核分区电路100处于内部测试模式。当需要核分区电路100处于内部测试模式，则令第二控制信号CS2为逻辑高电平，以使第一信号S1为时钟信号CLK，驱动第一解压缩电路110与第一压缩电路150，同时，第一控制信号CS1为逻辑低电平，以使第二信号S2为逻辑低电平，禁能第二解压缩电路120与第二压缩电路160。当需要核分区电路100处于外部测试模式，则令第二控制信号CS2为逻辑低电平，以使第一信号S1为逻辑低电平，禁能第一解压缩电路110与第一压缩电路150，以有效减少核分区电路100的功耗，同时，第一控制信号CS1为逻辑高电平，以使第二信号S2为时钟信号CLK，驱动第二解压缩电路120与第二压缩电路160。
图2A与图2B为本发明一实施例所述的测试装置200的示意图。参考图2A与图2B，测试装置200包括压缩逻辑电路210与多个核分区电路220、230。在本实施例中，核分区电路220、230及其组件与图1的核分区电路100及其组件相同或相似，可参考图1的实施例的说明，故在此不再赘述。
在本实施例中，压缩逻辑电路210例如设置于核分区电路220、230的上一级电路中。压缩逻辑电路210可以包括第三解压缩电路240、核扫描链电路250与第三压缩电路260。第三解压缩电路240耦接输入端IN以接收数据输入信号。核扫描链电路250耦接第三解压缩电路240。另外，核扫描链电路250可以包括核扫描链251、252、253。第三压缩电路260耦接核扫描链电路250以及输出端OUT。
当测试装置200处于内部测试模式时，核分区电路220与核分区电路230可以分别运作,也可以同时运作。也就是说，在一实施例中，当测试装置200处于内部测试模式时，可以只运作核分区电路220的第一解压缩电路110、核扫描链电路180、第一切换电路130、隔离扫描电路140、第一压缩电路150以及第二切换电路170，以对核分区电路220的内部电路进行扫描。在一实施例中，当测试装置200处于内部测试模式时，可以只运作核分区电路230的第一解压缩电路110、核扫描链电路180、第一切换电路130、隔离扫描电路140、第一压缩电路150以及第二切换电路170，以对核分区电路230的内部电路进行扫描。在一实施例中，当测试装置200处于内部测试模式时，同时运作核分区电路220与核分区电路230的第一解压缩电路110、核扫描链电路180、第一切换电路130、隔离扫描电路140、第一压缩电路150以及第二切换电路170，以对核分区电路220以及核分区电路230的内部电路进行扫描。
当测试装置200处于外部测试模式时，同时运作核分区电路220、核分区电路230与压缩逻辑电路210。具体地，当测试装置200处于外部测试模式时，核分区电路220和核分区电路230的第二解压缩电路120、第一切换电路130、隔离扫描电路140、第二压缩电路160以及第二切换电路170与压缩逻辑电路210的第三解压缩电路240、核扫描链电路250及第三压缩电路260同时运作，以对核分区电路220、核分区电路230及压缩逻辑电路210的端口电路进行扫描。
由于核分区电路220与核分区电路230的隔离扫描电路140在外部测试模式中无需连接至上一级电路的压缩逻辑电路210，亦即隔离扫描电路140与上一级电路的压缩逻辑电路210是独立设置，因此隔离扫描电路140中的结构发生变化时，上一级电路的压缩逻辑电路210的结构不需要跟着变化。如此一来，可以有效地降低电路设计的复杂度并增加使用上的便利性。
综上所述，本发明所公开的核分区电路与测试装置，于第一解压缩电路和第一压缩电路之间、第二解压缩电路和第二压缩电路之间设置一组隔离扫描电路，以在内部测试模式中，通过第一切换电路将第一解压缩电路的输出信号输出到隔离扫描电路，通过第二切换电路将第一压缩电路的输出信号作为输出信号，以及在外部测试模式中，通过第一切换电路将第二解压缩电路的输出信号输出到隔离扫描电路，通过第二切换电路将第二压缩电路的输出信号作为输出信号。由于核分区电路的隔离扫描电路在外部测试模式中，无需连接至上一级电路的压缩逻辑电路，亦即隔离扫描电路与上一级电路的压缩逻辑电路是独立设置，因此隔离扫描电路中的结构发生变化时，上一级电路的压缩逻辑电路的结构也不需要跟着变化。如此一来，可以有效地降低电路设计的复杂度并增加使用上的便利性。
本发明虽以实施例公开如上，然其并非用以限定本发明的范围，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可做些许的更动与润饰，因此本发明的保护范围当视后附的权利要求书所界定者为准。

Claims (13)

1.一种核分区电路，接收输入信号，该核分区电路包括：
第一解压缩电路，接收并解压缩该输入信号；
第二解压缩电路，接收并解压缩该输入信号；
第一切换电路，耦接该第一解压缩电路与该第二解压缩电路，依据第一控制信号，输出该第一解压缩电路的输出信号或该第二解压缩电路的输出信号；
隔离扫描电路，耦接该第一切换电路，接收该第一解压缩电路的输出信号或该第二解压缩电路的输出信号，扫描该核分区电路的内部或该核分区电路的端口,以输出该核分区电路的第一内部逻辑或端口逻辑；
第一压缩电路，耦接该隔离扫描电路，以接收该核分区电路的该第一内部逻辑，该第一压缩电路根据该第一内部逻辑压缩该核分区电路的内部逻辑；
第二压缩电路，耦接该隔离扫描电路，以接收并压缩该核分区电路的该端口逻辑；
第二切换电路，耦接该第一压缩电路与该第二压缩电路，依据该第一控制信号，输出压缩的该内部逻辑或压缩的该端口逻辑。
2.如权利要求1所述的核分区电路，其中该隔离扫描电路包括：
输入隔离链，耦接该第一切换电路、该第一压缩电路与该第二压缩电路；
输出隔离链，耦接该第一切换电路、该第一压缩电路与该第二压缩电路；以及
时钟链，耦接该第一切换电路、该第一压缩电路与该第二压缩电路。
3.如权利要求2所述的核分区电路，其中该第一切换电路包括：
第一切换器，耦接该输入隔离链、该第一压缩电路与该第二压缩电路，依据该第一控制信号，输出该第一解压缩电路的输出信号或该第二解压缩电路的输出信号；
第二切换器，耦接该输出隔离链、该第一压缩电路与该第二压缩电路，依据该第一控制信号，输出该第一解压缩电路的输出信号或该第二解压缩电路的输出信号；以及
第三切换器，耦接该时钟链、该第一压缩电路与该第二压缩电路，依据该第一控制信号，输出该第一解压缩电路的输出信号或该第二解压缩电路的输出信号。
4.如权利要求1所述的核分区电路，其中该第一控制信号与该第二控制信号反相。
5.如权利要求4所述的核分区电路，还包括：
第一与门，包括第一输入端、第二输入端与输出端，该第一与门的该第一输入端接收该第一控制信号，该第一与门的该第二输入端接收时钟信号，该第一与门的该输出端耦接该第二解压缩电路，并产生第二信号；以及
第二与门，包括第一输入端、第二输入端与输出端，该第二与门的该第一输入端接收第二控制信号，该第二与门的该第二输入端接收该时钟信号，该第二与门的该输出端耦接该第一解压缩电路，并产生第一信号，
其中，该第一解压缩电路依据该第一信号接收并解压缩该输入信号，该第二解压缩电路依据该第二信号接收并解压缩该输入信号。
6.如权利要求1所述的核分区电路，还包括：
核扫描链电路，耦接于该第一解压缩电路与该第一压缩电路之间，以扫描该核分区电路的该内部，输出该核分区电路的该第二内部逻辑，其中，该第一压缩电路压缩该第二内部逻辑以及该第一内部逻辑以产生该压缩的该内部逻辑。
7.一种测试装置，接收输入信号，包括：
压缩逻辑电路；以及
第一核分区电路，该第一核分区电路包括：
第一解压缩电路，接收并解压缩该输入信号；
第二解压缩电路，接收并解压缩该输入信号；
第一切换电路，耦接该第一解压缩电路与该第二解压缩电路，依据第一控制信号，输出该第一解压缩电路的输出信号或该第二解压缩电路的输出信号；
隔离扫描电路，耦接该第一切换电路，接收该第一解压缩电路的输出信号或该第二解压缩电路的输出信号，扫描该第一核分区电路的内部或该第一核分区电路的端口，以输出该核分区电路的第一内部逻辑或端口逻辑；
第一压缩电路，耦接该隔离扫描电路，以接收该第一核分区电路的该第一内部逻辑，该第一压缩电路根据该第一内部逻辑压缩该核分区电路的内部逻辑；
第二压缩电路，耦接该隔离扫描电路，以接收并压缩该第一核分区电路的该端口逻辑；
第二切换电路，耦接该第一压缩电路与该第二压缩电路，依据该第一控制信号，输出压缩的该内部逻辑或压缩的该端口逻辑；
其中，当该测试装置处于内部测试模式，该第一核分区电路独立运作；
其中，当该测试装置处于外部测试模式，该第一核分区电路与该压缩逻辑电路同时运作。
8.如权利要求7所述的测试装置，其中该隔离扫描电路包括：
输入隔离链，耦接该第一切换电路、该第一压缩电路与该第二压缩电路；
输出隔离链，耦接该第一切换电路、该第一压缩电路与该第二压缩电路；以及
时钟链，耦接该第一切换电路、该第一压缩电路与该第二压缩电路。
9.如权利要求8所述的测试装置，其中该第一切换电路包括：
第一切换器，耦接该输入隔离链、该第一压缩电路与该第二压缩电路，依据该第一控制信号，输出该第一解压缩电路的输出信号或该第二解压缩电路的输出信号；
第二切换器，耦接该输出隔离链、该第一压缩电路与该第二压缩电路，依据该第一控制信号，输出该第一解压缩电路的输出信号或该第二解压缩电路的输出信号；以及
第三切换器，耦接该时钟链、该第一压缩电路与该第二压缩电路，依据该第一控制信号，输出该第一解压缩电路的输出信号或该第二解压缩电路的输出信号。
10.如权利要求7所述的测试装置，其中该第一控制信号与该第二控制信号反相。
11.如权利要求10所述的测试装置，其中该第一核分区电路还包括：
第一与门，包括第一输入端、第二输入端与输出端，该第一与门的该第一输入端接收该第一控制信号，该第一与门的该第二输入端接收时钟信号，该第一与门的该输出端耦接该第二解压缩电路，并产生第二信号；以及
第二与门，包括第一输入端、第二输入端与输出端，该第二与门的该第一输入端接收第二控制信号，该第二与门的该第二输入端接收该时钟信号，该第二与门的该输出端耦接该第一解压缩电路，并产生第一信号，
其中，该第一解压缩电路依据该第一信号接收并解压缩该输入信号，该第二解压缩电路依据该第二信号接收并解压缩该输入信号。
12.如权利要求7所述的测试装置，其中该第一核分区电路还包括：
核扫描链电路，耦接于该第一解压缩电路与该第一压缩电路之间，扫描该核分区电路的该内部，以输出该核分区电路的该第二内部逻辑，其中，该第一压缩电路压缩该第二内部逻辑以及该第一内部逻辑以产生该压缩的该内部逻辑。
13.如权利要求7所述的测试装置，其中该压缩逻辑电路包括：
第三解压缩电路；
核扫描链电路，耦接该第三解压缩电路；以及
第三压缩电路，耦接该核扫描链电路。
CN202011046827.8A 2020-09-29 2020-09-29 核分区电路与测试装置 Active CN112305404B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN202011046827.8A CN112305404B (zh) 2020-09-29 2020-09-29 核分区电路与测试装置
US17/085,019 US11624782B2 (en) 2020-09-29 2020-10-30 Core partition circuit and testing device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202011046827.8A CN112305404B (zh) 2020-09-29 2020-09-29 核分区电路与测试装置

Publications (2)

Publication Number Publication Date
CN112305404A true CN112305404A (zh) 2021-02-02
CN112305404B CN112305404B (zh) 2022-11-08

Family

ID=74488205

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202011046827.8A Active CN112305404B (zh) 2020-09-29 2020-09-29 核分区电路与测试装置

Country Status (2)

Country Link
US (1) US11624782B2 (zh)
CN (1) CN112305404B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112305404B (zh) * 2020-09-29 2022-11-08 上海兆芯集成电路有限公司 核分区电路与测试装置

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW557637B (en) * 2001-09-04 2003-10-11 Richtek Techohnology Corp Data compression/decompression transmission circuit device having tri-state electrical characteristics
CN103250065A (zh) * 2010-11-11 2013-08-14 高通股份有限公司 反馈扫描隔离和扫描旁路架构
CN103913702A (zh) * 2012-12-28 2014-07-09 辉达公司 对基于扫描的测试减小扫描移位时局部级峰值功率的系统
US20160169971A1 (en) * 2014-12-15 2016-06-16 Genesys Testware, Inc. Design-for-Test Techniques for a Digital Electronic Circuit
CN105988080A (zh) * 2015-03-03 2016-10-05 联发科技（新加坡）私人有限公司 建立扫描测试架构的方法和集成电路与电子装置
CN107300666A (zh) * 2017-06-15 2017-10-27 西安微电子技术研究所 一种soc片上嵌入式ip硬核的测试访问隔离结构
CN107612540A (zh) * 2016-11-18 2018-01-19 上海兆芯集成电路有限公司 可扫描数据同步器
CN108347660A (zh) * 2017-12-29 2018-07-31 武汉船舶通信研究所（中国船舶重工集团公司第七二二研究所） 一种模拟中继接入装置
CN108957301A (zh) * 2017-05-27 2018-12-07 深圳市中兴微电子技术有限公司 测试方法、测试装置及可测试芯片内置电路
CN110514981A (zh) * 2018-05-22 2019-11-29 龙芯中科技术有限公司 集成电路的时钟控制方法、装置及集成电路
CN111103531A (zh) * 2018-10-26 2020-05-05 瑞昱半导体股份有限公司 芯片

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1852706B1 (en) * 2006-05-04 2009-10-28 STMicroelectronics S.r.l. Adaptive scan compression architecture
US7814444B2 (en) * 2007-04-13 2010-10-12 Synopsys, Inc. Scan compression circuit and method of design therefor
JP4802139B2 (ja) * 2007-05-15 2011-10-26 株式会社東芝 半導体集積回路モジュール
US7831876B2 (en) * 2007-10-23 2010-11-09 Lsi Corporation Testing a circuit with compressed scan chain subsets
US8856601B2 (en) * 2009-08-25 2014-10-07 Texas Instruments Incorporated Scan compression architecture with bypassable scan chains for low test mode power
KR101709071B1 (ko) * 2010-05-19 2017-02-22 삼성전자주식회사 컴프레션 모드 스캔 테스트를 위한 집적 회로
US8887018B2 (en) * 2010-06-11 2014-11-11 Texas Instruments Incorporated Masking circuit removing unknown bit from cell in scan chain
US8438437B2 (en) * 2010-07-27 2013-05-07 Texas Instruments Incorporated Structures and control processes for efficient generation of different test clocking sequences, controls and other test signals in scan designs with multiple partitions, and devices, systems and processes of making
US9081063B2 (en) * 2010-11-22 2015-07-14 Texas Instruments Incorporated On-chip IR drop detectors for functional and test mode scenarios, circuits, processes and systems
US9043665B2 (en) * 2011-03-09 2015-05-26 Intel Corporation Functional fabric based test wrapper for circuit testing of IP blocks
US8566658B2 (en) * 2011-03-25 2013-10-22 Lsi Corporation Low-power and area-efficient scan cell for integrated circuit testing
US8615693B2 (en) * 2011-08-31 2013-12-24 Lsi Corporation Scan test circuitry comprising scan cells with multiple scan inputs
US20140298123A1 (en) * 2013-03-27 2014-10-02 Lsi Corporation Scan Chain Reconfiguration and Repair
US9448284B2 (en) * 2014-05-08 2016-09-20 Texas Instruments Incorporated Method and apparatus for test time reduction using fractional data packing
US9535123B2 (en) * 2015-03-12 2017-01-03 Texas Instruments Incorporated Frequency scaled segmented scan chain for integrated circuits
US10338139B1 (en) * 2016-12-15 2019-07-02 Samsung Electronics Co., Ltd. Method and apparatus for scan chain reordering and optimization in physical implementation of digital integrated circuits with on-chip test compression
US10481205B2 (en) * 2017-07-27 2019-11-19 Seagate Technology Llc Robust secure testing of integrated circuits
US10775432B2 (en) * 2018-05-30 2020-09-15 Seagate Technology Llc Programmable scan compression
US10908213B1 (en) * 2018-09-28 2021-02-02 Synopsys, Inc. Reducing X-masking effect for linear time compactors
CN112305404B (zh) * 2020-09-29 2022-11-08 上海兆芯集成电路有限公司 核分区电路与测试装置

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW557637B (en) * 2001-09-04 2003-10-11 Richtek Techohnology Corp Data compression/decompression transmission circuit device having tri-state electrical characteristics
CN103250065A (zh) * 2010-11-11 2013-08-14 高通股份有限公司 反馈扫描隔离和扫描旁路架构
CN103913702A (zh) * 2012-12-28 2014-07-09 辉达公司 对基于扫描的测试减小扫描移位时局部级峰值功率的系统
US20160169971A1 (en) * 2014-12-15 2016-06-16 Genesys Testware, Inc. Design-for-Test Techniques for a Digital Electronic Circuit
CN105988080A (zh) * 2015-03-03 2016-10-05 联发科技（新加坡）私人有限公司 建立扫描测试架构的方法和集成电路与电子装置
CN107612540A (zh) * 2016-11-18 2018-01-19 上海兆芯集成电路有限公司 可扫描数据同步器
CN108957301A (zh) * 2017-05-27 2018-12-07 深圳市中兴微电子技术有限公司 测试方法、测试装置及可测试芯片内置电路
CN107300666A (zh) * 2017-06-15 2017-10-27 西安微电子技术研究所 一种soc片上嵌入式ip硬核的测试访问隔离结构
CN108347660A (zh) * 2017-12-29 2018-07-31 武汉船舶通信研究所（中国船舶重工集团公司第七二二研究所） 一种模拟中继接入装置
CN110514981A (zh) * 2018-05-22 2019-11-29 龙芯中科技术有限公司 集成电路的时钟控制方法、装置及集成电路
CN111103531A (zh) * 2018-10-26 2020-05-05 瑞昱半导体股份有限公司 芯片

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
李松等: "基于EDT的扫描测试压缩电路优化方法", 《北京航空航天大学学报》 *
车彬等: "SoC可测性技术研究", 《测控技术》 *

Also Published As

Publication number Publication date
US11624782B2 (en) 2023-04-11
CN112305404B (zh) 2022-11-08
US20220099735A1 (en) 2022-03-31

Similar Documents

Publication Publication Date Title
US6741961B2 (en) Low power audio processor that multiplexes component distribution signals
US8566658B2 (en) Low-power and area-efficient scan cell for integrated circuit testing
US10877093B2 (en) Non-interleaved scan operation for achieving higher scan throughput in presence of slower scan outputs
KR101709071B1 (ko) 컴프레션 모드 스캔 테스트를 위한 집적 회로
US6661270B2 (en) Data latch circuit and driving method thereof
Lee et al. $2^{n} $ pattern run-length for test data compression
US7890823B2 (en) Nonvolatile semiconductor memory system
CN112305404B (zh) 核分区电路与测试装置
US6301182B1 (en) Semiconductor memory device
US6094736A (en) Semiconductor integrated circuit device
US10324130B2 (en) Test decompressor and test method thereof
US20120139603A1 (en) Tunable delay cell apparatus
JP2000022072A (ja) マルチチップモジュール
US7253657B2 (en) Apparatus and methods for configuration of programmable logic devices
US6678188B2 (en) Quad state memory design methods, circuits, and systems
JPH0782070B2 (ja) 試験回路
JPH0358143A (ja) Ｌｓｉのスキャンイン／スキャンアウト論理回路
KR100569382B1 (ko) 데이터 선택 논리 회로
JPH1063533A (ja) データ圧縮機能付スキャンレジスタ回路
JPH1019998A (ja) 半導体集積回路
KR20080068364A (ko) 더블 에지 플립플롭
JP2001257312A (ja) 半導体集積回路装置
JPS62230040A (ja) 半導体集積回路
JPS62291579A (ja) テスト回路
US20030131275A1 (en) Microcontroller and system having a clock generator

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
CP03 Change of name, title or address

Address after: Room 301, 2537 Jinke Road, Zhangjiang High Tech Park, Pudong New Area, Shanghai 201203

Patentee after: Shanghai Zhaoxin Semiconductor Co.,Ltd.

Address before: Room 301, 2537 Jinke Road, Zhangjiang hi tech park, Shanghai 201203

Patentee before: VIA ALLIANCE SEMICONDUCTOR Co.,Ltd.

CP03 Change of name, title or address