CN110514981A - 集成电路的时钟控制方法、装置及集成电路 - Google Patents

Abstract

本发明实施例提供了一种集成电路的时钟控制方法、装置及集成电路，涉及集成电路技术领域。其中，集成电路包括时钟组，所述时钟组中的每个时钟配置有对应的时钟隔离逻辑模块，该方法包括：依据接收到的扫描使能信号，确定各时钟对应的时钟隔离逻辑模块的测试时钟状态；若所述时钟隔离逻辑模块的测试时钟状态为开启状态，则依据所述时钟隔离逻辑模块接收到的扫描测试时钟，生成测试时钟；依据所述测试时钟进行扫描测试，生成扫描测试向量。本发明实施例解决了扫描测试中跨时钟域潜在的扫描捕获违例问题。

Description

集成电路的时钟控制方法、装置及集成电路

技术领域

本发明涉及集成电路技术领域，特别是涉及一种集成电路的时钟控制方法，一种集成电路的时钟控制装置以及一种集成电路。

背景技术

随着集成电路制造工艺技术的快速发展，大规模集成电路诸如通用微处理器、片上系统(System-On-a-Chip，SOC)等向多个知识产权核(Intellectual Property，IP)核整合的方向发展。

这些大规模集成电路的多时钟设计通常会需要提供多个外部时钟源或需要多个锁相环(PhaseLockedLoop，PLL)提供不同的时钟源，芯片内部的时序逻辑也有可能由不同的时钟沿触发。诸如多个外部时钟源、多个锁相环时钟源、正沿触发器和负沿触发器等因素会增加多个异步时钟域大规模集成电路的设计、测试及时序困难，引发一些多时钟域问题。例如，在多时钟域大规模集成电路的扫描测试中，若两个时钟域之间存在数据迁移，即存在交叉时钟域逻辑，则在扫描捕获阶段同时激发两个时钟域的扫描捕获时钟脉冲，很可能会出现扫描捕获数据丢失或数据不一致等扫描捕获违例现象。

发明内容

本发明实施例提供了一种集成电路的时钟控制方法，以解决多时钟域大规模集成电路的扫描测试中跨时钟域潜在的扫描数据捕获违例问题。

相应的，本发明实施例还提供一种集成电路的时钟控制装置和一种集成电路，以证上述方法的实现和应用。

为了解决上述问题，本发明实施例公开了一种集成电路的时钟控制方法，所述集成电路包括时钟组，所述时钟组中的每个时钟配置有对应的时钟隔离逻辑模块，所述方法包括：依据接收到的扫描使能信号，确定各时钟对应的时钟隔离逻辑模块的测试时钟状态；若所述时钟隔离逻辑模块的测试时钟状态为开启状态，则依据所述时钟隔离逻辑模块接收到的扫描测试时钟，生成测试时钟；依据所述测试时钟进行扫描测试，生成扫描测试向量。

可选地，所述时钟组为依据所述集成电路中各时钟的数据路径进行时钟分组得到的，同一时钟组中的各时钟的数据路径互相独立。

可选地，所述时钟组中的每个时钟还配置有对应的时钟控制信号生成器，所述依据接收到的扫描使能信号，确定各时钟对应的时钟隔离逻辑模块的测试时钟状态，包括：当接收到的扫描使能信号是扫描捕获使能信号时，分别基于每个时钟对应的时钟控制信号生成器输出的时钟控制信号，确定每个时钟对应时钟隔离逻辑模块的测试时钟状态。

可选地，所述基于每个时钟对应的时钟控制信号生成器输出的时钟控制信号，确定每个时钟对应时钟隔离逻辑模块的测试时钟状态，包括：针对每个时钟，检测所述时钟控制信号的状态值是否为预设的使能状态值；当所述时钟控制信号的状态值为使能状态值，确定所述时钟隔离逻辑模块的测试时钟状态为开启状态；当所述时钟控制信号的状态值为非使能状态信值，确定所述时钟隔离逻辑模块的测试时钟状态为关闭状态。

可选地，所述确定每个时钟对应时钟隔离逻辑模块的测试时钟状态之前，还包括：对所述时钟控制信号生成器进行约束，确定各时钟组对应的时钟数据约束关系；在扫描捕获过程中，依据所述时钟数据约束关系，确定各时钟控制信号生成器输出的时钟控制信号的状态值。其中，依据所述测试时钟进行扫描测试，生成扫描测试向量，包括：依据所述测试时钟，控制时钟对应的扫描时序逻辑电路进行扫描捕获，得到扫描捕获结果；基于所述扫描捕获结果，生成扫描测试向量。

可选地，所述依据接收到的扫描使能信号，确定各时钟对应的时钟隔离逻辑模块的测试时钟状态，包括：当接收到的扫描使能信号是扫描移位使能信号时，确定各时钟对应的时钟隔离逻辑模块的测试时钟状态为开启状态。所述依据所述测试时钟进行扫描测试，生成扫描测试向量，包括：依据所述测试时钟，控制各时钟内部的扫描链进行扫描移位，得到扫描移位结果；基于所述扫描移位结果，生成扫描测试向量。

本发明实施例还公开了一种集成电路的时钟控制装置，包括：所述集成电路包括时钟组，所述时钟组中的每个时钟配置有对应的时钟隔离逻辑模块，所述时钟控制装置用于执行上述任一所述的集成电路的时钟控制方法。

本发明实施例还公开了一种集成电路，所述集成电路包含时钟组，所述时钟组中的每个时钟配置有对应的时钟隔离逻辑模块和扫描测试逻辑模块；所述集成电路依据接收的扫描使能信号，确定各时钟对应的时钟隔离逻辑模块的测试时钟状态；当所述时钟隔离逻辑模块的测试时钟状态为开启状态时，所述时钟隔离逻辑模块依据接收到扫描测试时钟生成测试时钟，并所述测试时钟传输给对应时钟的扫描测试逻辑模块；所述扫描测试逻辑模块依据所述测试时钟进行扫描测试，生成扫描测试向量。

可选地，所述时钟组为依据所述集成电路中各时钟的数据路径进行时钟分组得到的，同一时钟组中的各时钟的数据路径互相独立。

可选地，所述时钟组中的每个时钟还配置有对应的时钟控制信号生成器；在接收到的扫描使能信号是扫描捕获使能信号时，所述集成电路针对每一个时钟，将所述时钟控制信号生成器输出的时钟控制信号传输给对应时钟隔离逻辑模块，以确定出所述时钟隔离逻辑模块的测试时钟状态。

可选地，在扫描捕获过程中，所述时钟控制生成器依据预设的时钟数据约束关系生成时钟控制信号，将所述时钟控制信号传输给对应时钟隔离逻辑模块；所述扫描测试逻辑模块依据所述测试时钟，控制时钟对应的扫描时序逻辑电路进行扫描捕获，得到扫描捕获结果，以使所述集成电路基于所述扫描捕获结果生成扫描测试向量。

可选地，在接收到的扫描使能信号是扫描移位使能信号时，所述集成电路确定各时钟对应的时钟隔离逻辑模块的测试时钟状态为开启状态；所述扫描测试逻辑模块依据所述测试时钟，控制各时钟内部的扫描链进行扫描移位，得到扫描移位结果，以使所述集成电路基于所述扫描移位结果生成扫描测试向量。

本发明实施例包括以下优点：

本发明实施例在扫描测试捕获时可以采用分组捕获机制来捕获时钟，避免同时激发交叉时钟域的捕获时钟脉冲，从而能够防止出现扫描捕获违例现象，解决了扫描测试中跨时钟域潜在的扫描捕获违例问题。

附图说明

图1是本发明的一种集成电路的时钟控制方法实施例的步骤流程图；

图2是本发明一个示例中的一种时钟控制信号生成器的电路结构图；

图3是本发明一个示例中的一种多时钟域分组的示意图；

图4是本发明一个示例中集成电路的多时钟域扫描捕获时钟的控制结构示意图；

图5是本发明一个示例中的多时钟域扫描捕获时钟状态示意图；

图6是本发明的一种集成电路的时钟控制装置实施例的结构框图。

具体实施方式

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。

目前，扫描捕获违例的发生主要是因为时钟偏斜造成的，尤其是不同时钟域之间的时钟偏斜。例如，时钟域A的数据通过时钟域交叉逻辑传送到时钟域B，在扫描测试时，如果时钟域A和时钟域B同时进入扫描捕获周期，时钟域B就会根据时钟域A和时钟域B之间的时钟偏斜捕获到不同的结果。

具体而言，在多时钟域大规模集成电路设计中，如果不同的时钟域之间存在交叉逻辑，则位于不同时钟域的触发器的状态值就会具有依赖性，因不同时钟域之间的偏斜是不可预测的，则会因不合适的时钟偏斜引起时序违例而发生扫描测试数据捕获违例现象。例如，若触发器A和触发器B之间存在组合逻辑路径，则触发器B将要捕获的测试响应依赖于触发器A暂存的临界测试激励；若两个触发器分布于不同的时钟域，因时钟域之间存在较大的时钟偏斜，则这两个触发器的捕获时钟脉冲不能同时激发；若触发器A先于触发器B接受到捕获时钟脉冲，则触发器A为触发器B准备的临界测试激励就会被触发器A捕获到的测试响应覆盖掉，因此会出现捕获违例现象。

需要说明的是，多时钟域系统设计的电路逻辑可以分为时钟域内部逻辑和时钟域交叉逻辑，时钟域内部逻辑可以指由属于同一时钟域的时钟驱动的时序逻辑及其相关的组合逻辑；时钟域交叉逻辑可以指存在数据传送的时钟域之间的组合逻辑块。针对多时钟域大规模集成电路设计的扫描测试，需要解决因异步时钟域引起的扫描捕获违例问题。

本发明实施例的核心构思之一在于，提出了一种新的集成电路和相应的一种集成电路的时钟控制方法以及装置，以在扫描测试捕获时采用分组捕获机制来捕获时钟，避免同时激发交叉时钟域的捕获时钟脉冲，从而能够防止出现扫描捕获违例现象，即解决了扫描测试中跨时钟域潜在的扫描捕获违例问题。

本发明实施例中，集成电路可以包括一个或多个时钟组。该时钟组可以包括一个或多个时钟域的时钟，且时钟组中的每个时钟可以配置有对应的时钟隔离逻辑模块和扫描测试逻辑模块。在扫描测试过程中，集成电路可以基于各时钟域的时钟对应配置的时钟隔离逻辑模块的测试时钟状态，生成测试时钟，以依据生成测试时钟控制时钟对应的扫描测试逻辑模块进行扫描测试。具体而言，集成电路可以依据接收的扫描使能信号，确定各时钟对应的时钟隔离逻辑模块的测试时钟状态；当所述时钟隔离逻辑模块的测试时钟状态为开启状态时，所述时钟隔离逻辑模块可以依据接收到扫描测试时钟生成测试时钟，并所述测试时钟传输给对应时钟的扫描测试逻辑模块。扫描测试逻辑模块可以依据所述测试时钟进行扫描测试，生成扫描测试向量。

在具体实现中，可以对集成电路中的不同时钟域的时钟进行分组，使得集成电路可以包括分组后得到的时钟组。在本发明的一个可选实施例中，时钟组可以为依据所述集成电路中各时钟的数据路径进行时钟分组得到的，同一时钟组中的各时钟的数据路径互相独立。

具体而言，本发明实施例可以基于时钟的数据路径对集成电路中的时钟进行分组，使得集成电路可以包括至少一个时钟组。若不同时钟域的时钟的数据路径互相独立，如多时钟域的时钟为同步时钟域的时钟，和/或，多时钟域中的时钟域之间不存在交叉时钟域逻辑关系时，则可以将这些时钟划分到同一个时钟组中。若不同时钟域的时钟的数据路径存在交叉时钟逻辑关系，如多时钟域的时钟为异步时钟域的时钟，和/或，多时钟域的时钟之间设置假路径(False Path)，则可以将这些存在交叉时钟逻辑关系的时钟划分到不同的时钟组中。随后，可以分别为集成电路中各时钟组的每一个时钟配置对应的时钟隔离模块，如可在每个时钟域的测试时钟路径上插入时钟隔离逻辑模块，以为每个时钟域的时钟配置对应的时钟隔离逻辑模块，从而可以通过该时钟隔离逻辑模块实现多时钟域的时钟隔离，避免了同时激发交叉时钟域的捕获时钟脉冲，防止扫描捕获违例。

需要说明的是，False Path可以是指电路中假的路径，可以包括：电路正常工作时用不到的路径、电路时序分析是不需要考虑的路径等，本发明实施例对此不作具体限制。

参照图1，示出了本发明的一种集成电路的时钟控制方法实施例的步骤流程图，具体可以包括如下步骤：

步骤101，依据接收到的扫描使能信号，确定各时钟对应的时钟隔离逻辑模块的测试时钟状态。

在扫描测试过程中，集成电路在接收到扫描使能信号后，可以依据该扫描使能信号确定当前的扫描测试阶段。其中，扫描测试阶段可以包括扫描移位阶段和扫描捕获阶段等。在扫描移位阶段，可以打开各时钟对应的时钟隔离逻辑模块，以通过各时钟对应的时钟隔离逻辑模块生成各时钟域对应的测试时钟，从而使得集成电路可以依据各时钟隔离逻辑模块输出的测试时钟控制各时钟内部的扫描链进行扫描移位，实现对扫描移位的控制。在扫描捕获阶段，可以开启当前需要捕获的时钟对应的时钟隔离逻辑模块，以通过开启的时钟隔离逻辑模块生成测试时钟，从而可以依据该测试时钟对当前需要捕获的时钟进行扫描捕获；同时，可以关闭当前不需要捕获的其他时钟对应的时钟隔离逻辑模块，避免其他时钟对应的时钟隔离逻辑模块生成测试时钟，从而控制其他时钟对应的扫描时序逻辑电路不执行扫描捕获，降低了扫描测试的捕获功耗。

作为本发明的一个示例，在集成电路接收到的扫描使能信号scan_enable为高电平信号时，可以确定该集成电路处于扫描移位阶段，进而可以确定该集成电路中各时钟对应的时钟隔离逻辑模块的测试时钟状态为开启状态，以依据开启的时钟隔离逻辑模块输出的测试时钟test_clock_cg控制各内部的扫描链进行扫描移位；在集成电路接收到的扫描使能信号scan_enable为低电平信号时，可以确定该集成电路处于扫描捕获阶段，并且可以将当前需要捕获的时钟对应的时钟隔离逻辑模块的测试时钟状态确定为开启状态，以该时钟隔离逻辑模块输出的测试时钟test_clock_cg对需要捕获的时钟执行扫描捕获操作，即执行步骤102。

步骤102，若所述时钟隔离逻辑模块的测试时钟状态为开启状态，则依据所述时钟隔离逻辑模块接收到的扫描测试时钟，生成测试时钟。

本发明实施例中，当时钟隔离逻辑模块的测试时钟状态为开启状态时，该时钟隔离逻辑模块可以依据接收到的扫描测试时钟，生成测试时钟，随后可将生成的测试时钟传输给对应时钟的扫描时序逻辑电路，以触发对应时钟的扫描时序逻辑电路依据该测试时钟进行扫描测试，即执行步骤103。

步骤103，依据所述测试时钟进行扫描测试，生成扫描测试向量。

本发明实施例中，集成电路可以依据时钟隔离逻辑模块输出的测试信号，对当前需要捕获的时钟执行扫描捕获操作，得到扫描捕获结果，以依据得到的扫描捕获结果生成扫描测试向量，完成自动测试向量生成(Automatic Test Pattern Genaration，ATPG)。

在本发明实施例中，可选的，时钟隔离逻辑模块的使能信号可以包括扫描移位使能信号和时钟控制信号。集成电路可以基于扫描移位使能信号和/或时钟控制信号，来开启时钟隔离逻辑模块，以触发开启的时钟隔离逻辑模块依据接收到的扫描测试时钟生成测试时钟。例如，在时钟隔离逻辑模块是通过高电平信号使能时，若接收到的扫描移位使能信号或时钟控制信号为高电平信号，则可以依据该高电平信号打开时钟隔离逻辑模块；若接收到的扫描移位使能信号和时钟控制信号都为低电平信号，则可以关闭时钟隔离逻辑模块。

在本发明的一个可选实施例中，时钟组中的每个时钟还可以配置有对应的时钟控制信号生成器。在接收到扫描使能信号是扫描捕获使能信号时，集成电路可以针对每一个时钟，将时钟控制信号生成器输出的时钟控制信号传输给对应时钟隔离逻辑模块，以确定出所述时钟隔离逻辑模块的测试时钟状态。其中，时钟控制信号生成器可以布置在集成电路的扫描链上，以在扫描捕获阶段依据接收到的测试时钟信号testclk生成时钟控制信号，并可将生成的时钟控制信号传输给对应时钟的时钟隔离逻辑模块，以基于该时钟控制信号控制时钟隔离逻辑模块的测试时钟状态。需要说明的是，时钟控制信号生成器在扫描捕获阶段，可以保持扫描移位最终状态的值，即可以保持时钟生成器自己捕获的值。

例如，如图2所示，时钟控制信号生成器可以包括第一级二选一电路201、第二级二选一电路202和触发器电路203。在扫描捕获阶段，第一级二选一电路201接收到扫描测试模式信号scan_mode可以是一个高电平信号，如在接收到扫描测试模式信号scan_mode的状态值为“1”时，可以选择将接收到的触发器电路的输出数据Q传输给第一级二选一电路201，作为第二级二选一电路202的输入。当第二级二选一电路202接收到扫描使能信号scan_enable为低电平信号时，如在接收到扫描使能信号scan_enable的状态值为数“0”时，第二级二选一电路202可以选择将从第一级二选一电路传过来的数据传递到触发器电路203的输入据端D，作为触发器电路203的输入数据。可见，触发器电路的输入数据的来源是此触发器电路的输出数据Q，即在扫描捕获阶段，该触发器电路的值可以保持不变的。

在扫描移位阶段，第二级二选一电路202接收到扫描使能信号scan_enable可以为高电平信号时，如在接收到扫描使能信号scan_enable的状态值为数“1”时，可以选择将扫描输入数据的输入端SI接收到的扫描输入数据传输给触发器电路203，使得触发器电路203可以依据该扫描输入数据和时钟输入端CK接收到的输入时钟Clock，输出数据Q。

需要说明的是，在第一级二选一电路201接收到扫描测试模式信号scan_mode是一个低电平信号时，如在接收到扫描测试模式信号scan_mode的状态值为“0”时，第一级二选一电路201可以选择将接收到的正常输入数据Date传输给第一级二选一电路202，作为第二级二选一电路202的输入。

本发明实施例中的时钟信号生成器可以是集成电路中已存在的可扫描触发器，也可以是专门增加的冗余可扫描触发器，如可以是针对扫描测试专门增加的冗余可扫描触发器等，本发明实施例对此不作具体限制。

本发明实施例中，可选地，上述依据接收到的扫描使能信号，确定各时钟对应的时钟隔离逻辑模块的测试时钟状态，可以包括：当接收到的扫描使能信号是扫描捕获使能信号时，分别基于每个时钟对应的时钟控制信号生成器输出的时钟控制信号，确定每个时钟对应时钟隔离逻辑模块的测试时钟状态。

在具体实现中，集成电路的扫描测试可以分为扫描移位阶段和扫描捕获阶段。在扫描捕获阶段，集成电路接收到的扫描使能信号可以为扫描捕获使能信号；在扫描移位阶段，集成电路接收到的扫描使能信号可以为扫描移位使能信号。例如，在接收到的扫描使能信号scan_enable的状态值为低电平信号的状态值时，可以确定接收到的扫描使能信号scan_enable为扫描捕获使能信号；如在接收到的扫描使能信号scan_enable的状态值为高电平信号的状态值时，可以确定接收到的扫描使能信号scan_enable为扫描移位使能信号。

在接收到的扫描使能信号是扫描捕获使能信号时，集成电路可以针对每一个时钟，将所述时钟控制信号生成器输出的时钟控制信号传输给对应时钟隔离逻辑模块，以确定出所述时钟隔离逻辑模块的测试时钟状态。可选地，所述基于每个时钟对应的时钟控制信号生成器输出的时钟控制信号，确定每个时钟对应时钟隔离逻辑模块的测试时钟状态，包括：针对每个时钟，检测所述时钟控制信号的状态值是否为预设的使能状态值；当所述时钟控制信号的状态值为使能状态值，确定所述时钟隔离逻辑模块的测试时钟状态为开启状态；当所述时钟控制信号的状态值为非使能状态信值，确定所述时钟隔离逻辑模块的测试时钟状态为关闭状态。

具体而言，在扫描捕获阶段，集成电路接收到的扫描使能信号可以是扫描移位使能信号。此时，各时钟对应的时钟隔离逻辑模块的状态可以取决于对应时钟控制信号生成器输出的时钟控制信号testclk_cfg的状态值，以基于时钟控制信号的状态值实现时钟扫描捕获的控制。

例如，在时钟隔离逻辑模块预设的使能状态值为高电平信号的状态值的情况下，若集成电路中某一时钟域的时钟对应配置的时钟控制信号生成器输出的时钟控制信号为高电平信号，即在时钟控制信号的状态值为为高电平信号的状态值时，则可以依据输出的时钟控制信号打开该时钟域的时钟对应的时钟隔离逻辑模块，从而可以确定该时钟对应的时钟隔离逻辑模块的测试时钟状态为开启状态，使得该时钟隔离逻辑可以允许接收到扫描测试时钟test_clock通过，并可输出测试时钟test_clock_cg给时钟对应的扫描时序逻辑电路，以由该测试时钟test_clock_cg控制扫描时序逻辑电路正常进行扫描捕获。若集成电路中某一时钟域的时钟对应配置的时钟控制信号生成器输出的时钟控制信号为低电平信号，即在时钟控制信号的状态值为为低电平信号的状态值时，则可以该时钟控制信号关闭该时钟域的时钟对应的时钟隔离逻辑模块，从而可以确定该时钟对应的时钟隔离逻辑模块的测试时钟状态为关闭状态，使得该时钟隔离逻辑可以阻塞接收到的扫描测试时钟test_clock，如可以不输出测试时钟test_clock_cg给时钟对应的扫描时序逻辑电路，以控制扫描时序逻辑电路不进行扫描捕获操作。

需要说明的是，扫描测试时钟test_clock可以是集成电路中的所有时钟域的源扫描时钟；测试时钟test_clock_cg可以是传到某时钟域逻辑的扫描时钟，该测试时钟test_clock_cg的源头可以是扫描测试时钟test_clock。

在扫描移位阶段，时钟隔离逻辑模块接收到的扫描测试时钟test_clock和输出的测试时钟test_clock_cg都可以有时钟脉冲，进而可以依据时钟脉冲进行扫描移位操作。在扫描捕获阶段，时钟隔离逻辑模块接收到的扫描测试时钟test_clock可以有时钟脉冲；但时钟隔离逻辑模块输出的测试时钟test_clock_cg不一定有时钟脉冲，可以取决于其对应的时钟控制信号。

本发明实施例中，可选地，在扫描捕获过程中，时钟控制生成器可以依据预设的时钟数据约束关系生成时钟控制信号，将所述时钟控制信号传输给对应时钟隔离逻辑模块，从而使得时钟隔离逻辑模块可以接收到时钟控制信号。在接收时钟控制信号后，时钟隔离逻辑模块可以依据接收到扫描测试时钟生成测试时钟，并所述测试时钟传输给对应时钟的扫描测试逻辑模块，以触发扫描测试逻辑模块依据测试时钟控制进行扫描捕获。其中，扫描测试逻辑模块可以依据所述测试时钟，控制时钟对应的扫描时序逻辑电路进行扫描捕获，得到扫描捕获结果，以使所述集成电路基于所述扫描捕获结果生成扫描测试向量。

在本发明的一个可选实施例中，所述确定每个时钟对应时钟隔离逻辑模块的测试时钟状态之前，时钟控制方法还可以包括：对所述时钟控制信号生成器进行约束，确定各时钟组对应的时钟数据约束关系；在扫描捕获过程中，依据所述时钟数据约束关系，确定各时钟控制信号生成器输出的时钟控制信号的状态值。其中，依据所述测试时钟进行扫描测试，生成扫描测试向量，可以包括：依据所述测试时钟，控制时钟对应的扫描时序逻辑电路进行扫描捕获，得到扫描捕获结果；基于所述扫描捕获结果，生成扫描测试向量。

在接收到的扫描使能信号是扫描移位使能信号时，集成电路可以确定各时钟对应的时钟隔离逻辑模块的测试时钟状态为开启状态，从而使得接收到的扫描测试时钟可以通过各时钟对应的时钟隔离逻辑模块，生成对应的测试时钟。其中，扫描测试逻辑模块依据所述测试时钟，控制各时钟内部的扫描链进行扫描移位，得到扫描移位结果，以使所述集成电路基于所述扫描移位结果生成扫描测试向量。可选地，上述依据接收到的扫描使能信号，确定各时钟对应的时钟隔离逻辑模块的测试时钟状态，可以包括：当接收到的扫描使能信号是扫描移位使能信号时，确定各时钟对应的时钟隔离逻辑模块的测试时钟状态为开启状态。上述依据所述测试时钟进行扫描测试，生成扫描测试向量，可以包括：依据所述测试时钟，控制各时钟内部的扫描链进行扫描移位，得到扫描移位结果；基于所述扫描移位结果，生成扫描测试向量。

具体的，在扫描移位阶段，集成电路接收到的扫描使能信号scan_enable可以是扫描移位使能信号，可以不关心时钟控制信号生成器输出的时钟控制信号testclk_cfg的状态值，打开时钟隔离逻辑模块，使得打开的时钟隔离逻辑模块可以依据接收到的扫描测试时钟test_clock生成测试时钟test_clock_cg，从而可以有由该测试时钟test_clock_cg控制集成电路中的扫描链正常扫描移位，实现扫描移位的控制。

作为本发的一个示例，在可测性设计(Design For Testability，DFT)规划中，可以通过统计集成电路中异步时钟域的关系，将互相独立的没有数据迁移的时钟域分组，即可以将不存在交叉时钟域逻辑关系的时钟域的时钟划分为一个时钟组。同一个时钟组内时钟域的扫描捕获时钟可以同时开启。

具体而言，若多时钟域为同步时钟域或时钟域之间相互独立没有数据传送，即不存在交叉时钟域逻辑关系，则这种关系的时钟域的测试时钟隔离逻辑模块在扫描测试的扫描捕获阶段可以同时开启，同时激发扫描捕获脉冲不会产生扫描捕获违例问题，因此，可以将这些时钟域的时钟划分为同一个时钟组。若多时钟域为异步时钟域或时钟域之间设置了False Path，即存在交叉时钟域逻辑关系，则此种关系的时钟域的测试时钟隔离逻辑在扫描测试的扫描捕获阶段不能同时开启，以避免同时激发有此种关系的时钟域的扫描捕获时钟脉冲。因此，需要将存在交叉时钟域逻辑关系的异步时钟域的时钟划分到不同的时钟组中，防止出现扫描捕获违例问题。

例如，当时钟域的数据路径不存在交叉时钟域逻辑关系，在扫描测试的扫描捕获阶段可以将这些时钟域归为一组，如图3所示，将时钟域1逻辑模块CD1对应的时钟和时钟域2逻辑模块CD2对应的时钟划分为第一测试时钟gCK1对应的时钟域组1；将时钟域3逻辑模块CD3对应的时钟、时钟域4逻辑模块CD4对应的时钟以及时钟域5逻辑模块CD5对应的时钟划分为第二测试时钟gCK2对应的时钟域组2；将时钟域6逻辑模块CD6对应的时钟、时钟域7逻辑模块CD7对应的时钟、时钟域8逻辑模块CD8对应的时钟及时钟域9逻辑模块CD9对应的时钟划分为第三测试时钟gCK3对应的时钟域组3，从而实现了将集成电路中的9个时钟域的时钟划分到3个时钟组中。其中，交叉时钟域逻辑模块CCD1可以表征时钟域3和时钟域4，与时钟域1存在时钟域交互的交叉时钟域逻辑关系；交叉时钟域逻辑模块CCD2可以表征时钟域2与时钟域5存在时钟域交互的交叉时钟域逻辑关系；交叉时钟域逻辑模块CCD3可以表征时钟域6和时钟域7，与时钟域3存在时钟域交互的交叉时钟域逻辑关系；交叉时钟域逻辑模块CCD4可以表征时钟域7、时钟域8及时钟域9，分别与时钟域4、时钟域5，存在时钟域交互的交叉时钟域逻辑关系；交叉时钟域逻辑模块CCD3可以表征时钟域8和时钟域9，分别与时钟域2存在时钟域交互的交叉时钟域逻辑关系。

在分组后，可以为各时钟组中的每个时钟域的时钟配置对应的时钟控制信号生成器，如可以从集成电路中，选定作为时钟控制信号生成器的可扫描触发器，以通过选定的可扫描触发器生成时钟控制信号。若集成电路中只有两个异步时钟域的时钟，则选定一个可扫描触发器作为时钟控制信号生成器；若集成电路中的异步时钟域多于两个时钟域，则选定的可扫描触发器的数量可以与异步时钟域的数量一致，即在划分的时钟组的时钟数量多于两个时，可以按照集成电路中所有时钟组所包含的时钟的数量，选定用于时钟控制信号生成器的可扫描触发器，使得选定的可扫描触发器的数量与时钟域的时钟的数量一致，以为时钟组中的每个时钟域的时钟配置对应的时钟控制信号生成器。

随后，可以在每个时钟域的测试时钟路径上插入时钟隔离逻辑模块，即可针对每个时钟域的时钟路径增加时钟隔离逻辑模块。时钟隔离逻辑模块的第一输入端CLK可以用于接收扫描测试时钟test_clock，如图4所示。时钟隔离逻辑模块的第二输入端SE可以连接到集成电路的扫描使能信号scan_enable的接收端，从而使得时钟隔离逻辑模块可以通过第二输入端SE接收扫描使能信号scan_enable。

此外，可以在将属于同一时钟组的时钟域的时钟隔离逻辑模块的第三输入端TE，连接对应时钟的时钟控制信号生成器，使得时钟隔离逻辑模块可以通过第三输入端TE接收时钟控制信号生成器输出的时钟控制信号testclk_cfg。如图4所示，时钟域1对应的时钟隔离逻辑模块的第三输入端TE，可以接收时钟域1对应时钟控制信号生成器SDFF1所输出的时钟控制信号testclk_cfg1，以基于该时钟控制信号testclk_cfg1，依据第一输入端CLK接收到的扫描测试时钟test_clock输出对应的测试时钟test_clock_cg1；时钟域2对应的时钟隔离逻辑模块的第三输入端TE，可以接收时钟域2对应时钟控制信号生成器SDFF2所输出的时钟控制信号testclk_cfg2，以基于该时钟控制信号testclk_cfg2，依据第一输入端CLK接收到的扫描测试时钟test_clock输出对应的测试时钟test_clock_cg2；时钟域3对应的时钟隔离逻辑模块的第三输入端TE，可以接收时钟域3对应时钟控制信号生成器SDFF3所输出的时钟控制信号testclk_cfg3以基于该时钟控制信号testclk_cfg3，依据第一输入端CLK接收到的扫描测试时钟test_clock输出对应的测试时钟test_clock_cg3……如此类推，时钟域i对应的时钟隔离逻辑模块的第三输入端TE，可以接收时钟域i对应时钟控制信号生成器SDFFi所输出的时钟控制信号testclk_cfgi以基于该时钟控制信号testclk_cfgi，依据第一输入端CLK接收到的扫描测试时钟test_clock输出对应的测试时钟test_clock_cgi。其中，i可以为整数，可以依据集成电路中的时钟域的数量确定，本发明实施例对此不作限制。需要说明的是，各时钟域对应的钟控制信号生成器SDFF可以串联连接，可以组成集成电路中的多时钟域扫描链逻辑模块，并且可以将控制信号生成器SDFF接收到的扫描输入数据shift_in作为多时钟域扫描链逻辑模块的输入，以及可将控制信号生成器SDFF生成的时钟控制信号testclk_cfg作为多时钟域扫描链逻辑模块输出的扫描输出数据shift_out。

在扫描链设计时，可以时钟控制信号生成器布置在扫描链上，即可以将选定作为时钟控制信号生成器的可扫描触发器布置在集成电路的扫描链上，使得选定的可扫描触发器可依据输入端SI接收到的扫描输入数据shift_in输出时钟控制信号testclk_cfg；并可在ATPG的过程，对时钟控制信号生成器进行约束，即对集成电路中选作时钟控制信号生成器的可扫描触发器进行约束，确定各时钟组对应的时钟数据约束关系。

具体而言，针对集成电路中的时钟组，可以采用命令，将所有时钟组中的时钟对应的时钟控制信号生成器中添加时钟数据约束关系，如可以使用ATPG工具TetraMAX，在集成电路的脚本中添加对可扫描触发器的约束。具体的，通过命令“add_atpg_primitive”，可以将各时钟组对应的时钟数据约束关系设置为约束关系“SEL01”，随后可以通过命令“add_atpg_constraints”，将具有约束关系“SEL01”的各时钟组中的时钟的数据关系约束为one-hot关系，以在不同的时钟域组之间保证时钟控制信号生成器状态值的one-hot关系，实现了约束集成电路最多只有一个时钟组的时钟对应的时钟控制信号生成器为开启状态。在扫描测试时，可以基于各时钟组对应的时钟数据约束关系，确定各时钟域组之间扫描捕获时钟的开启关系，以依据扫描捕获时钟的开启关系进行自动测试向量生成，得到扫描测试向量。

例如，扫描测试向量的扫描捕获时钟时序可以如图5所示。其中，时钟链扫描触发器的值为时钟控制信号生成器输出的时钟控制信号的状态值。第一测试时钟gCK1可以表示时钟域1逻辑模块接收到的测试时钟；第二测试时钟gCK2可以表示时钟域2逻辑模块接收到的测试时钟；第三测试时钟gCK3可以表示时钟域3逻辑模块接收到的测试时钟；第四测试时钟gCK4可以表示时钟域4逻辑模块接收到的测试时钟；第五测试时钟gCK5可以表示时钟域5逻辑模块接收到的测试时钟。图4中的时钟域1逻辑模块、时钟域2逻辑模块和时钟域4逻辑模块之间不存在交互的情况，即时钟域1的时钟、时钟域2的时钟以及时钟域4的时钟的数据路径互相独立，因此其对应的时钟可以同时开启，如图5所示，第一测试时钟gCK1、第二测试时钟gCK2以及第四测试时钟gCK4的状态值可以同时为高电平信号的状态值“1”，并且可以同时为低电平信号的状态值“0”。同理，时钟域3逻辑模块和时钟域5逻辑模块不存在交互关系，因此第三测试时钟gClk3和第五测试时钟gClk5也可以同时开启。

当接收到扫描使能信号为低电平信号时，即在接收到的是扫描捕获使能信号时，可以依据各时钟域的时钟对应的时钟隔离逻辑模块输出的测试时钟，控制时钟的扫描时序逻辑电路进行扫描捕获。扫描时序逻辑电路可以包括时钟域逻辑模块Clock_domain、交叉时钟域逻辑模块CCD等。时钟域逻辑模块Clock_domain可以通过时钟切换逻辑模块与时钟隔离逻辑模块相连接。时钟切换逻辑模块可以用于切换功能时钟func_clock和测试时钟test_clock_cg。其中，func_clock_i可以指代时钟域i的功能时钟输入，如func_clock_1可以指代时钟域1的功能时钟输入func_clock_2可以指代时钟域2的功能时钟输入，func_clock_3可以指代时钟域3的功能时钟输入等；test_clock_cg_i可以指代时钟域i的测试时钟输入，如test_clock_cg_1可以指代时钟域1的测试时钟输入，test_clock_cg_2可以指代时钟域2的测试时钟输入，test_clock_cg_3可以指代时钟域3的测试时钟输入等；test_ctrl可以指代测试模式控制信号；clock_mux_i可以指代经过时钟选择后给到时钟域i的最终时钟，如clock_mux_1可以指代经过时钟选择后给到时钟域1的最终时钟，clock_mux_2可以指代经过时钟选择后给到时钟域2的最终时钟，clock_mux_3可以指代经过时钟选择后给到时钟域3的最终时钟等。

可见，本示例可以根据集成电路中多时钟域之间的关系，对时钟域中的时钟进行分组，并可以在脚本中约束各时钟域组之间扫描捕获时钟的开启关系，使得集成电路的扫描测试捕获时钟机制可以采用分组捕获机制，避免同时激发交叉时钟域的捕获时钟脉冲防止扫描捕获违例，同时可以抑制部分时钟域的扫描捕获脉冲，降低扫描测试的捕获功耗。

综上，本发明实施例可以利用可扫描触发器对多时钟域的扫描捕获时钟进行控制，时序干净；并且可以结合ATPG过程中施加的one-hot约束，实现多时钟域集成电路的扫描测试自动测试向量的生成，电路结构简单，扫描测试工程实现容易；以及可以探测到交叉时钟域逻辑的固定型(stuck-at)故障。

需要说明的是，对于方法实施例，为了简单描述，故将其都表述为一系列的动作组合，但是本领域技术人员应该知悉，本发明实施例并不受所描述的动作顺序的限制，因为依据本发明实施例，某些步骤可以采用其他顺序或者同时进行。其次，本领域技术人员也应该知悉，说明书中所描述的实施例均属于优选实施例，所涉及的动作并不一定是本发明实施例所必须的。

本发明实施例还提供一种集成电路的时钟控制装置，用于执行上述的集成电路的时钟控制方法。其中，所述集成电路可以包括时钟组，所述时钟组中的每个时钟配置有对应的时钟隔离逻辑模块。

参照图6，示出了本发明的一种集成电路的时钟控制装置实施例的结构框图，具体可以包括如下模块：

测试时钟状态确定模块601，用于依据接收到的扫描使能信号，确定各时钟对应的时钟隔离逻辑模块的测试时钟状态；

测试时钟生成模块602，用于在所述时钟隔离逻辑模块的测试时钟状态为开启状态时，依据所述时钟隔离逻辑模块接收到的扫描测试时钟，生成测试时钟；

扫描测试模块603，用于依据所述测试时钟进行扫描测试，生成扫描测试向量。

在本发明实施例中，可选地，所述时钟组为依据所述集成电路中各时钟的数据路径进行时钟分组得到的，同一时钟组中的各时钟的数据路径互相独立。

在本发明的一个优选实施例中，所述时钟组中的每个时钟还配置有对应的时钟控制信号生成器，所述测试时钟状态确定模块可以包括如下子模块：

第一确定子模块，用于当接收到的扫描使能信号是扫描捕获使能信号时，分别基于每个时钟对应的时钟控制信号生成器输出的时钟控制信号，确定每个时钟对应时钟隔离逻辑模块的测试时钟状态。

在本发明的一个优选实施例中，集成电路的时钟控制装置还包括如下模块：

生成器约束模块，用于对所述时钟控制信号生成器进行约束，确定各时钟组对应的时钟数据约束关系；

状态值确定模块，用于在扫描捕获过程中，依据所述时钟数据约束关系，确定各时钟控制信号生成器输出的时钟控制信号的状态值。

其中，所述扫描测试模块可以包括：扫描捕获子模块和测试向量生成子模块；所述扫描捕获子模块，用于依据所述测试时钟，控制时钟对应的扫描时序逻辑电路进行扫描捕获，得到扫描捕获结果；所述测试向量生成子模块，用于基于所述扫描捕获结果，生成扫描测试向量。

在本发明的一个优选实施例中，所述测试时钟状态确定模块可以包括第二确定子模块，所述扫描测试模块包括扫描移位子模块和测试向量生成子模块。所述第二确定子模块，用于当接收到的扫描使能信号是扫描移位使能信号时，确定各时钟对应的时钟隔离逻辑模块的测试时钟状态为开启状态；所述扫描移位子模块，用于依据所述测试时钟，控制各时钟内部的扫描链进行扫描移位，得到扫描移位结果；所述测试向量生成子模块，用于基于所述扫描移位结果，生成扫描测试向量。

对于装置实施例而言，由于其与方法实施例基本相似，所以描述的比较简单，相关之处参见方法实施例的部分说明即可。

本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。

本领域内的技术人员应明白，本发明实施例的实施例可提供为方法、装置、或计算机程序产品。因此，本发明实施例可采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例的形式。而且，本发明实施例可采用在一个或多个其中包括有计算机可用程序代码的计算机可用存储介质(包括但不限于磁盘存储器、CD-ROM、光学存储器等)上实施的计算机程序产品的形式。

本发明实施例是参照根据本发明实施例的方法、终端设备(系统)、和计算机程序产品的流程图和/或方框图来描述的。应理解可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理终端设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理终端设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的装置。

这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理终端设备以预测方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。

这些计算机程序指令也可装载到计算机或其他可编程数据处理终端设备上，使得在计算机或其他可编程终端设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程终端设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。

尽管已描述了本发明实施例的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例做出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本发明实施例范围的所有变更和修改。

最后，还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包括”或者其任何其他变体意在涵盖非排他性的包括，从而使得包括一系列要素的过程、方法、物品或者终端设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者终端设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者终端设备中还存在另外的相同要素。

以上对本发明所提供的一种集成电路的时钟控制方法和装置，以及一种集成电路，进行了详细介绍，本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制。

Claims (12)

1.一种集成电路的时钟控制方法，其特征在于，所述集成电路包括时钟组，所述时钟组中的每个时钟配置有对应的时钟隔离逻辑模块，所述方法包括：

依据接收到的扫描使能信号，确定各时钟对应的时钟隔离逻辑模块的测试时钟状态；

若所述时钟隔离逻辑模块的测试时钟状态为开启状态，则依据所述时钟隔离逻辑模块接收到的扫描测试时钟，生成测试时钟；

依据所述测试时钟进行扫描测试，生成扫描测试向量。

2.根据权利要求1所述的方法，其特征在于，所述时钟组为依据所述集成电路中各时钟的数据路径进行时钟分组得到的，同一时钟组中的各时钟的数据路径互相独立。

3.根据权利要求1或2所述的方法，其特征在于，所述时钟组中的每个时钟还配置有对应的时钟控制信号生成器，所述依据接收到的扫描使能信号，确定各时钟对应的时钟隔离逻辑模块的测试时钟状态，包括：

当接收到的扫描使能信号是扫描捕获使能信号时，分别基于每个时钟对应的时钟控制信号生成器输出的时钟控制信号，确定每个时钟对应时钟隔离逻辑模块的测试时钟状态。

4.根据权利要求3所述的方法，其特征在于，所述基于每个时钟对应的时钟控制信号生成器输出的时钟控制信号，确定每个时钟对应时钟隔离逻辑模块的测试时钟状态，包括：

针对每个时钟，检测所述时钟控制信号的状态值是否为预设的使能状态值；

当所述时钟控制信号的状态值为使能状态值，确定所述时钟隔离逻辑模块的测试时钟状态为开启状态；

当所述时钟控制信号的状态值为非使能状态信值，确定所述时钟隔离逻辑模块的测试时钟状态为关闭状态。

5.根据权利要求4所述的方法，其特征在于，所述确定每个时钟对应时钟隔离逻辑模块的测试时钟状态之前，还包括：

对所述时钟控制信号生成器进行约束，确定各时钟组对应的时钟数据约束关系；

在扫描捕获过程中，依据所述时钟数据约束关系，确定各时钟控制信号生成器输出的时钟控制信号的状态值；

其中，依据所述测试时钟进行扫描测试，生成扫描测试向量，包括：依据所述测试时钟，控制时钟对应的扫描时序逻辑电路进行扫描捕获，得到扫描捕获结果；基于所述扫描捕获结果，生成扫描测试向量。

6.根据权利要求1或2所述的方法，其特征在于，

所述依据接收到的扫描使能信号，确定各时钟对应的时钟隔离逻辑模块的测试时钟状态，包括：当接收到的扫描使能信号是扫描移位使能信号时，确定各时钟对应的时钟隔离逻辑模块的测试时钟状态为开启状态；

所述依据所述测试时钟进行扫描测试，生成扫描测试向量，包括：依据所述测试时钟，控制各时钟内部的扫描链进行扫描移位，得到扫描移位结果；基于所述扫描移位结果，生成扫描测试向量。

7.一种集成电路的时钟控制装置，其特征在于，所述集成电路包括时钟组，所述时钟组中的每个时钟配置有对应的时钟隔离逻辑模块，所述时钟控制装置用于执行如方法权利要求1-6任一所述的集成电路的时钟控制方法。

8.一种集成电路，其特征在于，所述集成电路包含时钟组，所述时钟组中的每个时钟配置有对应的时钟隔离逻辑模块和扫描测试逻辑模块；

所述集成电路依据接收的扫描使能信号，确定各时钟对应的时钟隔离逻辑模块的测试时钟状态；

当所述时钟隔离逻辑模块的测试时钟状态为开启状态时，所述时钟隔离逻辑模块依据接收到扫描测试时钟生成测试时钟，并所述测试时钟传输给对应时钟的扫描测试逻辑模块；

所述扫描测试逻辑模块依据所述测试时钟进行扫描测试，生成扫描测试向量。

9.根据权利要求8所述的集成电路，其特征在于，所述时钟组为依据所述集成电路中各时钟的数据路径进行时钟分组得到的，同一时钟组中的各时钟的数据路径互相独立。

10.根据权利要求9或8所述的集成电路，其特征在于，所述时钟组中的每个时钟还配置有对应的时钟控制信号生成器；

在接收到的扫描使能信号是扫描捕获使能信号时，所述集成电路针对每一个时钟，将所述时钟控制信号生成器输出的时钟控制信号传输给对应时钟隔离逻辑模块，以确定出所述时钟隔离逻辑模块的测试时钟状态。

11.根据权利要求10所述的集成电路，其特征在于，

在扫描捕获过程中，所述时钟控制生成器依据预设的时钟数据约束关系生成时钟控制信号，将所述时钟控制信号传输给对应时钟隔离逻辑模块；

所述扫描测试逻辑模块依据所述测试时钟，控制时钟对应的扫描时序逻辑电路进行扫描捕获，得到扫描捕获结果，以使所述集成电路基于所述扫描捕获结果生成扫描测试向量。

12.根据权利要求8或9所述的集成电路，其特征在于，

在接收到的扫描使能信号是扫描移位使能信号时，所述集成电路确定各时钟对应的时钟隔离逻辑模块的测试时钟状态为开启状态；

所述扫描测试逻辑模块依据所述测试时钟，控制各时钟内部的扫描链进行扫描移位，得到扫描移位结果，以使所述集成电路基于所述扫描移位结果生成扫描测试向量。