CN108463734A - 用于具有锁存器及触发器的电路设计的扫描逻辑 - Google Patents

用于具有锁存器及触发器的电路设计的扫描逻辑 Download PDF

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CN108463734A CN201680077824.6A CN201680077824A CN108463734A CN 108463734 A CN108463734 A CN 108463734A CN 201680077824 A CN201680077824 A CN 201680077824A CN 108463734 A CN108463734 A CN 108463734A
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Abstract

本发明揭示一种用于扫描包含触发器及锁存器的电路的系统，其包含用于将触发器的输出与锁存器的输入耦合的多路复用器。所述多路复用器具有接收所述锁存器的输入信号的输入端及与所述触发器的输出耦合的另一输入端。所述系统进一步包含用于将所述第一多路复用器的输出与另一触发器的输入耦合的另一多路复用器。所述系统还包含用于控制多路复用器将测试数据加载到所述触发器中及从所述触发器加载到所述锁存器中的扫描逻辑。所述系统还包含用于将所述触发器及所述锁存器的输出传入到待测试的所述电路的部分中的扫描逻辑。

Description

用于具有锁存器及触发器的电路设计的扫描逻辑
相关专利申请案
本申请案主张2015年11月24日申请的共同拥有的第62/259,408号美国临时专利申请案的优先权，所述申请案出于所有目的特此以引用的方式并入本文中。
技术领域
本发明涉及用于设计具有锁存器及/或触发器的电路的方法及系统。
背景技术
尽管锁存器及触发器是类似元件，但其并不相同。锁存器一般是电平敏感的，而触发器是边缘敏感的。即，当启用锁存器时，其变得透明，而触发器的输出仅在可为正或负的时钟边缘的单个类型上改变。
发明内容
在一个实施例中，一种用于扫描包含触发器及锁存器的电路的方法包含：提供用于将触发器的输出与锁存器的输入耦合的多路复用器。所述多路复用器具有接收所述锁存器的输入信号的输入端及与所述触发器的输出耦合的另一输入端。所述方法进一步包含：提供用于将所述第一多路复用器的输出与另一触发器的输入耦合的另一多路复用器。所述方法还包含：控制多路复用器将测试数据加载到所述触发器中及从所述触发器加载到所述锁存器中。所述方法还包含：将所述触发器及所述锁存器的输出传入到待测试的所述电路的部分中。
在另一实施例中，一种用于扫描包含触发器及锁存器的电路的系统包含用于将触发器的输出与锁存器的输入耦合的多路复用器。所述多路复用器具有接收所述锁存器的输入信号的输入端及与所述触发器的输出耦合的另一输入端。所述系统进一步包含用于将所述第一多路复用器的输出与另一触发器的输入耦合的另一多路复用器。所述系统还包含用于控制多路复用器将测试数据加载到所述触发器中及从所述触发器加载到所述锁存器中的扫描逻辑。所述系统还包含用于将所述触发器及所述锁存器的输出传入到待测试的所述电路的部分中的扫描逻辑。
附图说明
图1是根据本发明的实施例的用于扫描电路的实例系统的说明图；
图2说明根据本发明的实施例的可受测试的电路的部分的实例；
图3说明根据本发明的实施例的可受测试的电路的其它部分的实例；
图4说明根据本发明的实施例的可受测试的电路的另外部分的实例；
图5说明根据本发明的实施例的可受测试的电路的另外部分的实例；
图6说明根据本发明的实施例的可受测试的电路(其包含触发器、锁存器及其它电路)的部分的实例；
图7A、7B及7C说明根据本发明的实施例的用于测试电路的实例时序图；及
图8说明根据本发明的实施例的用于测试电路的实例方法。
具体实施方式
图1是用于扫描电路的实例系统100的说明图。电路可包含锁存器及触发器。锁存器及触发器可用于将信息传入到电路中及将信息从电路传出，其中信息将用于测试电路。系统100可包含任何合适数目个组件及任何合适种类的组件。举例来说，系统100可包含扫描逻辑102。扫描逻辑102可指定将通过电路接口104施加到待测电路106的一系列输入。扫描逻辑102可由(例如)模拟电路、数字电路、由处理器执行的指令或任何其它合适机构实施。举例来说，电路接口104可包含用于连接到待测电路106的引脚的测试导线、引线、互连件或其它合适机构。电路106可包含包含于(例如)裸片、芯片、封装、衬底或适合于容置电路106的任何其它机构内或包含于其上的电路。
在一个实施例中，电路106可包含锁存器及触发器。锁存器及触发器可经串联连接以形成例如移位寄存器、微处理器、执行、单元等等的任何合适电路构造。此外，锁存器及触发器可介接待测试的电路106的其它部分。每一此类锁存器或触发器可以任何合适方式实施。在另一实施例中，具有与电路106相同的功能输出的电路106的先前版本经修改以用一或多个锁存器替换一或多个触发器。然而，如下文将论述，即使触发器或锁存器的功能可由触发器或锁存器中的另一者反向执行，但测试具有触发器及锁存器的设计需要有不同考虑。
执行电路106的扫描或测试可包含：通过电路接口104将指定输入施加到电路106的部分中；及评估起因于此类输入及电路106的操作的通过电路106接收的输出。输入可由扫描逻辑102指定。可将扫描或测试的结果存储于计算机可读媒体中以供合适实体稍后评估或由扫描逻辑102评估。结果与预期结果的比较可提供对电路106是否包含任何缺陷的理解。待施加到电路106的输入及来自电路106的预期结果可取决于电路106的特定模型或构造。因此，可将一组适当测试向量应用于电路106的给定实例。
在一个实施例中，测试及扫描包含锁存器的电路106的实例会比测试及扫描仅包含触发器的电路106的实例困难。此会发生的原因是：当锁存器在其操作的“启用”时期期间保持切断时，不会形成到多个锁存器的数据馈通。此问题的一种临时解决方案是使锁存器保持透明，其中锁存器的门保持于逻辑1处或被不断激活。然而，使用可用于具有相对较少锁存器的设计的此方法会引起设计对大多数应用的显著较差覆盖能力。举例来说，8位微控制器可具有大量锁存器。实际上，在扫描期间不会测试此装置中的锁存器。此外，如果相控时钟用于使到锁存器的数据移位，那么基于相位的数目，多个锁存器可载有相同数据。举例来说，具有相同数据的锁存器的数目可等于时钟的相位的数目。这可使得难以控制测试向量。另外，在输出数据的捕获期间使用相控时钟可引起不同相位的连续捕获根据先前捕获来改变，从而使除错变困难。在一个实施例中，系统100可通过减少裸片上的面积及时间开销来解决这些问题中的一或多者同时实现接近于具有所有触发器的电路的可测试性的可测试性。
在一个实施例中，系统100可用于测试包含相对等量的触发器及锁存器的电路106的设计，其中触发器及锁存器的总组合是触发器及锁存器中的每一者的约50％。举例来说，与52％或55％锁存器相比，电路106的各种实例可包含48％或45％触发器。在另一实施例中，电路106的设计可经修改以将过量锁存器(或触发器)转换成触发器(或锁存器)而实现锁存器及触发器的相等数目。电路106的设计可考虑锁存器及触发器的大小。举例来说，表面裸片上的锁存器可小于触发器。因此，锁存器可比触发器受偏好。然而，完全由触发器组成的电路的测试可比锁存器的测试容易，如上文所描述。在另一实施例中，系统100可经配置以与全部由触发器组成的电路样高效或几乎样高效地(与全部由锁存器组成相反)测试包含相等数目或大致相等数目的触发器及锁存器的电路106的设计。
在一个实施例中，系统100可通过将移入向量用于循序元件(触发器或锁存器)来对触发器或锁存器执行扫描，其中将数据填充到受测测实体。在另一实施例中，系统100可通过将移入向量扇出到其它元件来对触发器或锁存器执行扫描。在又一实施例中，系统100可通过捕获数据的快照来对触发器或锁存器执行扫描，或执行任务模式。在另一实施例中，系统100可通过使捕获数据移出来对触发器或锁存器执行扫描。电路106可经设计为受测试，使得元件布局避免将锁存器用于除扇出值之外的这些步骤中的任何者。根据各种实施例，提出利用可用触发器来充当锁存器的锁定锁存器。根据各种实施例，可使用触发器的一半数目来实现现实生活的实际设计以有助于解决使用锁存器的各种问题。
锁存器无法高效地移入数据、捕获数据或移出数据。只要锁存器以某种方式接收向量，那么锁存器能够将向量扇出到整个电路。触发器及锁存器可布置于电路106中，使得设计中的触发器可促进锁存器以最少时间及面积开销及最小覆盖范围损失实现剩余3个功能(移入/移出及捕获)。
图2说明根据本发明的实施例的可由系统100测试的电路的部分的实例实施例。图2可说明用于测试及扫描的布线，且可反映电路106的先前实例的一些修改。举例来说，对于可由电路106中的触发器或锁存器实施的一系列给定元件，触发器及锁存器可经1:1交错，如图2中所展示。触发器204、210可位于锁存器208、214的相应者的前一级中。可通过总扫描信号来控制触发器204、210及锁存器208、214：扫描时钟用于触发器，扫描时钟用于锁存器，复位信号用于锁存器，且复位信号用于触发器。总扫描信号可施加到每一元件的相应多路复用器202、206、209、212。扫描信号可通过相应多路复用器来启用元件之间的数据传送。
在一个实施例中，触发器204、210可从scan_in信号接收其扫描数据。然而，锁存器208、214可从相应触发器204、210接收经处理的scan_in信息。锁存器可仅从触发器接收其scan_in信息。锁存器无法捕获，因此，其输出无法用于扫描连接中。触发器204、210现可充当到相应锁存器208、214的锁定锁存器，借此停止馈通且无需新增额外锁定锁存器。锁存器208、214现可基于单相时钟来操作且锁存器时钟之间无需时滞平衡(skew balancing)。
图3说明根据本发明的实施例的可由系统100测试的电路的其它部分的实例实施例。图3可说明用于测试及扫描的布线，且可反映电路106的先前实例的一些修改。图3可说明对图2的电路所作的改变。
在图3中，触发器204、210可与另一类似配置的输出触发器218衔接在一起。触发器204、210、218可通过使给定触发器的输出路由到下一触发器(以及对应锁存器)来一起衔接成直链。移位扫描或测试位仅由触发器执行，因此触发器之间形成链式连接。可通过下一触发器的多路复用器(例如多路复用器209、216)来使给定触发器的输出路由到下一触发器。
图4说明根据本发明的实施例的可由系统100测试的电路的其它部分的实例实施例。图3可说明用于测试及扫描的布线，且可反映电路106的先前实例的一些修改。图4可说明对图3的电路所作的改变。
尽管锁存器无法用于以与触发器相同的方式捕获数据，但应相对于传入到锁存器中的扫描或测试位及预期输出来评估此类锁存器的输出。因此，可使用3:1多路复用器来代替用于每一触发器的2:1多路复用器。用于触发器的多路复用器的第三输入可用于捕获锁存器原本无法捕获的锁存器输入数据。此可通过使锁存器多路复用器206、212的输出路由到下一触发器多路复用器209、216的输入端中的一者来完成。可再次加载相同向量且可在第二反复中捕获锁存器数据。因此，触发器可经启用以执行移入数据、捕获数据及移出数据。
3:1多路复用器可包含用于function_in(从电路106(未展示)的其它部分输入)的输入端，从而保存施加到触发器且取决于扫描控制信号的值，也如2:1多路复用器中所执行。3:1多路复用器可包含用于捕获锁存器数据的额外多路复用控制输入端。3:1多路复用器可包含在也启用扫描信号时由锁存捕获信号控制的两个输入端。当不启用锁存捕获且启用扫描捕获时，多路复用器将使先前触发器数据路由到触发器。当启用锁存捕获且启用扫描捕获时，多路复用器将使先前锁存器多路复用器输出路由到触发器。
图5说明根据本发明的实施例的可由系统100测试的电路的另外部分的实例实施例。图5可说明用于测试及扫描的布线，且可反映电路106的先前实例的一些修改。图5可说明对先前图中所呈现的电路所作的改变。
在图5中，给定锁存器多路复用器上的两个输入也是到下一触发器多路复用器的两个输入。此可通过使用锁存器多路复用器的输出且使触发器多路复用器缩减到2:1多路复用器来优化。多路复用器选择信号及扫描时钟经协调以根据期望来控制数据流。
图6说明根据本发明的实施例的可由系统100测试的电路(其包含触发器、锁存器及其它电路)的部分的实例实施例。
特定来说，图6说明可如何在将锁存器及触发器集成到电路106的其它部分中时测试此类锁存器及触发器。举例来说，触发器204、214及锁存器208、214可与电路106的各种其它数字或模拟电路互连。触发器204、214及锁存器208、214可消耗或产生可从此电路导入或导出到此电路的值。此电路在图6中可由逻辑块620、622、624、626、628表示。尽管图中相对于触发器204、214及锁存器208、214而展示逻辑块620、622、624、626、628的特定布置，但图6的说明图仅供例示且不应被视为限制。可使用与触发器204、214及锁存器208、214介接的任何合适数目个逻辑块或任何种类的逻辑块，正如可使用任何合适数目个触发器及锁存器。此外，可使用逻辑块、触发器及锁存器的任何合适布置。特定逻辑块620、622、624、626、628表示电路106将执行的功能。系统100可相对于触发器204、214及锁存器208、214与此类逻辑块的交互而测试触发器204、214及锁存器208、214。举例来说，逻辑块620可将数据位提供到触发器204。可相对于扫描数据输入而多路复用传输此数据位。在另一实例中，触发器214可将数据位导出到逻辑块626，逻辑块626可又将数据位导出到锁存器214。
与触发器相关联的每一多路复用器202、209、216可具有指定触发信号scan_flop。同样地，与锁存器相关联的每一多路复用器206、212可具有指定触发信号scan_latch。
图7A、7B及7C说明根据本发明的实施例的实例时序图。这些图的时序图可说明如由系统100所执行的测试图6中所展示的电路106的操作。
展示scan_ff_mux_sel信号，其可说明来自图6的select_flop的操作。
展示scan_lat_mux_sel信号，其可说明来自图6的select_latch的操作。
展示scan_clk_flop信号，其可说明路由到触发器中的每一者中的scan_clock_flop的操作。图2中展示此信号的连接。
展示scan_clk_lat信号，其可说明路由到触发器中的每一者中的scan_clock_latch的操作。图2中展示此信号的连接。
展示scan_data_in信号，其可说明用于使触发器填充有测试或扫描位的scan_data_in的操作。
展示L1信号及L2信号，其可说明锁存器208、214的输出。展示F3/scan_out信号，其可说明触发器218的输出。展示F1信号及F2信号，其可说明触发器204、214的输出。
在操作中，在测试电路106的第一阶段期间，将数据加载到触发器中。触发器可串行地移入及移出数据。在第一阶段中，触发器吸收测试数据。触发器首先载有希望用于锁存器的向量数据。触发器204、214吸收分别供锁存器208、214使用的数据。将SCAN_FF_MUX_SEL设置成逻辑1信号，使得多路复用器选择scan_data_in引脚。所有删除部分如同串行移位寄存器那样串行连接。SCAN_CLK_FLOP可时控触发器以将向量数据(希望用于锁存器)串行地加载到触发器中。在此阶段期间，SCAN_CLK_LAT可不在作用中、未使用或不相关。SCAN_DATA_IN是供应有来自电路106外的扫描逻辑102的向量数据的输入引脚。
在测试电路106的第二阶段期间，将触发器204、214中的数据分别并行加载到锁存器208、214中。这可发生于单个时钟周期中。SCAN_DATA_IN、SCAN_FF_MUX_SEL及SCAN_CLK_FLOP的值可不相关，这是因为触发器在此阶段期间可不受时控。可将SCAN_LAT_MUX_SEL的值设置成逻辑1，其中锁存器多路复用器206、212可选择select_in引脚，从而允许触发器中的数据成为输入到锁存器的数据，因此将数据从触发器加载到锁存器。SCAN_CLK_LAT可一次性受时控以同时加载所有锁存器。
在测试电路106的第三阶段期间，触发器可载有其自身信息。这可发生在已使用触发器来将数据填充到锁存器之后。控制信号类似于第一阶段，但将SCAN_DATA_IN输入引脚移入希望加载触发器204、214中的一组新向量数据。
可将SCAN_FF_MUX_SEL设置成逻辑高值。因此，触发器多路复用器可选择scan_in引脚。可将SCAN_LAT_MUX_SEL设置成逻辑高值，其中锁存器多路复用器可选择scan_in引脚。这两个信号可确保所有触发器如同串行移位寄存器那样串行连接。SCAN_CLK_FLOP可时控触发器以将向量数据(希望用于触发器)串行地加载到触发器中。SCAN_CLK_LAT可不在作用中。SCAN_DATA_IN可包含待用于测试的向量数据。
在测试电路106的第四阶段期间，可从触发器捕获所得数据。可将结果加载到触发器中。触发器可载有时钟图的上升边缘处的捕获。
可使SCAN_FF_MUX_SEL保持为逻辑0，使得触发器多路复用器选择用于路由的功能数据。SCAN_LAT_MUX_SEL、SCAN_CLK_LAT及SCAN_DATA_IN的值可不相关，这是因为锁存器在所述阶段中不受时控，触发器多路复用器选择功能数据，且触发器不输入来自SCAN_DATA_IN的数据。SCAN_CLK_FLOP可一次性时控触发器以将功能数据输入捕获到触发器中。
在测试电路106的第五阶段期间，可串行地移出由触发器捕获的数据，同时再次移入原始触发器向量数据。因此，可输出待评估的捕获数据且重新加载触发器数据。在第五阶段结束时，可使所有触发器及锁存器返回到捕获触发器数据之前的类似于第三阶段的状态。捕获数据出现于输出触发器218的输出端处，同时触发器204、214再次载有向量。向量经再次加载以完成对锁存器数据的捕获。锁存器从第一次加载起不受时控，因此其无需再次加载。
可将SCAN_FF_MUX_SEL设置成逻辑1值，使得触发器多路复用器选择scan_in引脚。可将SCAN_LAT_MUX_SEL设置成逻辑1值，使得锁存器多路复用器选择scan_in引脚。这两个信号使所有触发器以如同串行移位寄存器的方式连接。SCAN_CLK_FLOP可时控触发器以将向量数据再次串行地加载到触发器中，同时从链的另一端移出捕获的数据。SCAN_CLK_LAT在此阶段期间可不在作用中。
在测试电路106的第六阶段期间，可将锁存器的输入端处的功能数据捕获到触发器中。触发器可载有时钟时序图的上升边缘处的捕获数据。锁存器的输入端处的功能数据随后可被输出且与预期值比较。
可将SCAN_FF_MUX_SEL设置成逻辑1值，使得触发器多路复用器选择scan_in引脚。可将SCAN_LAT_MUX_SEL设置成逻辑0，使得多路复用器的组合选择到触发器的输入端中的功能数据。SCAN_CLK_FLOP可一次性时控触发器以将锁存器的功能数据捕获到触发器中。SCAN_CLK_LAT在此阶段期间可不在作用中。
在测试电路106的第七阶段中，可串行地移出由触发器捕获的数据(来自锁存器)，同时加载测试数据的下一向量。从输出触发器218输出捕获数据，同时触发器204、214载有数据的下一向量。
可将SCAN_FF_MUX_SEL设置成逻辑1，使得触发器多路复用器选择scan_in引脚。可将SCAN_LAT_MUX_SEL设置成逻辑1，使得锁存器多路复用器选择scan_in引脚。SCAN_CLK_FLOP时控触发器以再次将新向量数据串行地加载到触发器中，同时从链的另一端移出捕获数据。SCAN_CLK_LAT在此阶段期间不在作用中。
图8说明根据本发明的实施例的用于测试电路的实例方法800。
在805中，可识别待测试的电路。所述电路需要在其内的电路的各种逻辑块或部分中执行一组特定测试数据。在810中，可基于电路的类型来检索或识别用于测试所述电路的适当测试数据及控制信号。
在815中，可使所述电路中的触发器载有测试向量数据。所述测试向量数据可对应于将受测试的锁存器。可通过串行地移入数据来将所述测试数据加载测试向量中。
在820中，可使锁存器载有测试数据。可从所述触发器传送所述测试数据。可并行地发出所述测试数据。
在825中，可使所述电路中的触发器载有其自身测试数据。
在测试位已从所述触发器及锁存器行进到所述待测电路的各种部分之后，可在830中采集用于与预期值比较的所得数据。可在所述触发器处捕获所产生的功能数据。可将结果本身存储于所述触发器中。在835中，可使所述结果移出，同时可将原始触发器向量数据移入到所述触发器中。在840中，可在所述锁存器处捕获功能数据且将所述功能数据存储于所述触发器中。在845中，可从所述触发器移出此捕获数据。如果将要处理额外测试数据，那么可将所述测试数据加载到所述触发器中。
在850中，如果存在待测试的额外数据，那么方法800可进行到820。否则，可在855中根据需要存储、写入或分析扫描及测试过程期间所检索的数据。方法800可终止。
方法800可由任何合适机构实施，举例来说，由系统100及图1到7中的一或多者的元件实施。方法800可任选地重复或终止于任何合适点处。此外，尽管图中已说明特定数目个步骤来实施方法800，但方法800的步骤可任选地被重复，被并行或彼此递归地执行，被省略，或根据需要以其它方式被修改。方法800可开始于任何合适点处，举例来说，开始于805处。
尽管上文已描述实例实施例，但可在不背离这些实施例的精神及范围的情况下从本发明产生各种变化及实施例。

Claims (20)

1.一种用于扫描电路的方法，所述电路包括多个触发器及锁存器，所述方法包括：
提供用于将第一触发器的输出与第一锁存器的输入耦合的第一多路复用器，其中所述第一多路复用器具有接收所述第一锁存器的输入信号的第一输入端及与所述第一触发器的输出耦合的第二输入端；
提供用于将所述第一多路复用器的输出与第二触发器的输入耦合的第二多路复用器；
控制所述第一多路复用器及所述第二多路复用器以将测试数据加载到所述第一触发器中及从所述第一触发器加载到所述第一锁存器中；及
将所述第一触发器及所述第一锁存器的输出传入到待测试的所述电路的部分中。
2.根据权利要求1所述的方法，其中所述第一触发器充当所述第一锁存器的锁定锁存器。
3.根据权利要求1或权利要求2所述的方法，其中所述第一触发器及所述第一锁存器接收单独扫描时钟信号。
4.根据前述权利要求中任一权利要求所述的方法，其中所述第一多路复用器及所述第二多路复用器接收单独启用信号。
5.根据前述权利要求中任一权利要求所述的方法，其进一步包括：使第一电路逻辑路由到所述第一多路复用器的输入端，其中所述第一电路逻辑经配置以在非扫描操作期间将信号提供到所述锁存器。
6.根据前述权利要求中任一权利要求所述的方法，其进一步包括：从所述第一触发器及所述第一锁存器加载结果数据，所述结果数据用于指示由所述第一电路逻辑处理测试数据。
7.根据前述权利要求中任一权利要求所述的方法，其进一步包括：从所述第一触发器捕获反映待测试的所述电路的性能的第一结果数据。
8.根据权利要求7所述的方法，其进一步包括：在从所述第一触发器捕获所述第一结果数据之后，将所述相同测试数据载回到所述第一触发器中。
9.根据权利要求8所述的方法，其进一步包括：在将所述相同测试数据载回到所述第一触发器中之后，从所述第一锁存器捕获反映待测试的所述电路的性能的第二结果数据且将所述第二结果数据存储到所述第一触发器中。
10.根据权利要求9所述的方法，其进一步包括：在将所述第二结果数据存储到所述第一触发器中之后，同时使所述第二结果数据移出及将新测试数据移入到所述第一触发器中。
11.一种用于扫描电路的系统，所述电路包括多个触发器及锁存器，所述系统包括：
第一多路复用器，其经配置以将第一触发器的输出与第一锁存器的输入耦合，其中所述第一多路复用器具有用于接收所述第一锁存器的输入信号的第一输入端及与所述第一触发器的输出耦合的第二输入端；
第二多路复用器，其经配置以将所述第一多路复用器的输出与第二触发器的输入耦合；及
扫描逻辑，其经配置以：
控制所述第一多路复用器及所述第二多路复用器以将测试数据加载到所述第一触发器中及从所述第一触发器加载到所述第一锁存器中；及
将所述第一触发器及所述第一锁存器的输出传入到待测试的所述电路的部分中。
12.根据权利要求11所述的系统，其中所述第一触发器经配置以执行为所述第一锁存器的锁定锁存器。
13.根据权利要求11或权利要求12所述的系统，其中所述第一触发器及所述第一锁存器经配置以接收单独扫描时钟信号。
14.根据权利要求11到13中任一权利要求所述的系统，其中所述第一多路复用器及所述第二多路复用器经配置以接收单独启用信号。
15.根据权利要求11到14中任一权利要求所述的系统，其中所述扫描逻辑进一步经配置以使耦合到所述第一多路复用器的输入端的第一电路逻辑路由，其中所述第一电路逻辑经配置以在非扫描操作期间将信号提供到所述锁存器。
16.根据权利要求11到15中任一权利要求所述的系统，其中所述扫描逻辑进一步经配置以引起从所述第一触发器及所述第一锁存器加载结果数据，所述结果数据用于指示由所述第一电路逻辑处理测试数据。
17.根据权利要求11到16中任一权利要求所述的系统，其中所述扫描逻辑经进一步配置以路由从所述第一触发器捕获反映待测试的所述电路的性能的第一结果数据。
18.根据权利要求11到17中任一权利要求所述的系统，其中所述扫描逻辑进一步经配置以引起在从所述第一触发器捕获所述第一结果数据之后将所述相同测试数据载回到所述第一触发器中。
19.根据权利要求11到18中任一权利要求所述的系统，其中所述扫描逻辑进一步经配置以引起在将所述相同测试数据载回到所述第一触发器中之后从所述第一锁存器捕获反映待测试的所述电路的性能的第二结果数据且将所述第二结果数据存储到所述第一触发器中。
20.根据权利要求11到19中任一权利要求所述的系统，其中所述扫描逻辑进一步经配置以引起在将所述第二结果数据存储到所述第一触发器中之后，同时使所述第二结果数据移出及将新测试数据移入到所述第一触发器中。
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