KR101545209B1 - 재설정가능한 테스터에서의 테스트 방법 - Google Patents

재설정가능한 테스터에서의 테스트 방법 Download PDF

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Abstract

일부 구현에서, 테스터로 제 1 유형의 피시험 디바이스를 위한 기능 동작 환경을 시뮬레이션하는 단계를 포함하는 테스트 방법이 제공된다. 이는 미리정해진 프로토콜을 구비한 비결정적 응답 신호를 인식하는 단계, 제 1 유형의 피시험 디바이스로부터 비결정적 응답 신호를 수신하는 단계, 제 1 유형의 피시험 디바이스로 전송될 예측된 자극 신호를 미리정해진 프로토콜에 기초하여 비결정적 응답 신호로부터 확인하는 단계, 및 상기 예측된 자극 신호를 상기 제 1 유형의 피시험 디바이스로 전송하는 것을 시작하는 단계를 포함한다. 상기 방법은 제 1 유형의 피시험 디바이스를 테스트한 후에 테스터로 제 2 유형의 피시험 디바이스에 대한 기능 동작 환경을 시뮬레이션하는 단계를 더 포함한다.

Description

재설정가능한 테스터에서의 테스트 방법{A METHOD FOR TESTING IN A RECONFIGURABLE TESTER}
본 발명은 테스트 방법에 관한 것으로, 특히, 재설정가능한 테스터에서의 테스트에 관한 것이다.
자동 저장 패턴 기능의 테스트는 디바이스의 파라미터 특성 및 동작 특성을 제공하기 위한 집적 회로(IC) 디바이스의 생산에서의 중요한 스텝을 제공한다. 자동 테스트 장비 시스템은 제어 컴퓨터에 연결된 테스트 회로를 포함한다. 제어 컴퓨터는 피시험 디바이스로 자극신호를 제공하고 상기 피시험 디바이스로부터 응답 신호를 수신하기 위해 테스트 회로를 활성화시키기 위한 기능 테스트 패턴 데이터를 수용하고 저장하는 사용자 인터페이스를 제공한다. 응답 신호는 집적 회로 디바이스의 파라미터 특성과 동작 특성을 판정하기 위해 평가된다.
피시험 디바이스(DUT)는 디바이스 인터페이스 보드 또는 DIB에 장착되며, 이는 핀 일렉트로닉스로부터/핀 일렉트로닉스로의 물리적 인터페이스를 제공한다. 핀 일렉트로닉스 회로는 DIB를 통해 피시험 디바이스로/피시험 디바이스로부터 전기 테스트 자극/응답 신호를 제공/수신하는 전기 인터페이스이다. 테스트 회로로부터의 테스트 자극 신호는 DIB에 의해 피시험 디바이스로 핀 일렉트로닉스를 통해 제공된다. 피시험 디바이스로부터의 테스트 응답 신호는 DIB를 통해 핀 전자장치로 그리고 테스트 회로 상으로 전송된다. 테스트 자극 신호와 테스트 응답 신호는 피시험 디바이스가 테스트를 통과했는지 또는 실패했는지를 판정하기 위해 테스트 회로에 의해 서로 연관된다.
테스트 회로에 의해 생성된 자극 신호는 자극 입력을 동기화하기 위한 데이터 신호와 클록 신호를 포함한다. 테스트의 유효성은 서로에 대한 이러한 신호들의 정확한 배치에 의존한다. 의미있는 데이터가 테스트 프로세스 동안 획득되는 것을 보장하기 위해 예를 들면, 데이터, 클록, 이네이블 신호와 같은, 다수의 상이한 신호가 적절한 시간에 조정되고 트리거된다. 클록 및 데이터 신호 에지 위치의 부정확성은 잘못된 테스트 결과를 가져온다. 테스트될 디바이스의 동작 속도가 증가하기 때문에, 에지 위치 정확성에 대한 오류의 마진은 감소한다.
시스템 온 칩(SOC)은 동일한 반도체 기판에 통합된 다중 디지털 및 아날로그 집적회로 기능을 제공한다. SOC의 예로는 휴대전화기의 수신, 처리, 및 전송 기능 뿐아니라, 사진촬영 및 비디오 처리 기능, 오디오 디지털 신호 처리 및 반도체 메모리 회로를 통합한 휴대 전화기가 있다. 현재, 대부분의 SOC테스트에서, SOC의 개별 기능이 SCAN 테스트, 빌트인 자가검사(BIST: Built-In-Self-Test), 및 기능 테스트와 같은 다수의 테스트 방법으로 개별적으로 테스트된다. 시스템 레벨 테스트는 일반적으로 커스텀 회로를 채용하고, 일반적으로 마이크로프로세서와 같은 고평균판매가의 저 믹스 디바이스에 대해서만 사용된다. 최종 시스템 레벨 테스트는 마이크로프로세서와 같은 특정 SOC 디바이스의 테스트에 대해 특정하여 생성된 커스터마이징된 테스트 장치 상에서 구현될 수 있다. 다른 SOC 디바이스에 대해 시스템 레벨 테스트를 수행하는 것이 바람직할지라도, 저 평균 판매 가격의 SOC에 대한 커스텀 기능 테스트 장치를 구축하는 것은 비용효율이 높지 않다.
자동 테스트 회로로 SOC를 테스트하는 데에서의 난제는 자동 테스트 회로로의 파라미터 및 개별 기능 테스트가 결정적 테스트 동작이라는 것이다. 테스트 자극 신호는 특정한 타이밍 및 구조를 가지고 적용되고, 테스트 응답 신호는 특정한 타이밍 및 구조를 가질 것으로 예측된다. 테스트 응답 신호가 주어진 파라미터에 대해 예측된 타이밍 및 구조와 매칭하지 않으면, SOC 피시험 디바이스는 실패한 것으로 판정된다. SOC 디바이스의 기능은 상이한 타이밍 및 클록킹 규격으로 동작할 수 있고, 실제로는 비동기식으로 동작할 수 있다. SOC 디바이스는 응답 테스트 신호가 지시할때 동작하고, 그렇지 않으면 통신 기능의 비동기성이 테스트 응답 신호를 부정확하게 나타나도록 할 때 동작할 수 있다.
현재 자동 테스트 장비 시스템내에서는 SOC 피시험 디바이스의 동작 조건을 시뮬레이션하기 위한 시도가 있다. 회로 기능 사이의 비동기 통신의 비결정적 기능 때문에, 상기 기능들의 일반적인 동작 환경이 SOC 피시험 디바이스에 대해 정확하게 재생성될 수 없다. 현재 자동 테스트 장비 환경은 SOC 피시험 디바이스의 정상 동작 환경의 비결정적 전기 및 타이밍 조건을 용이하고 정확하게 제공하는 기능이 없다. 이는 자동 테스트 장비 시스템내에서의 비결정적 전기 및 타이밍 조건이 없고, 또한 자신의 정상 동작 환경에서 나타날 수 있는 변화하는 동작 조건하에서의 자신의 허용오차에 대해 SOC 피시험 디바이스에 대한 오차의 마진을 측정하지 못한다.
따라서, 결정적 및 비결정적 테스트 자극 신호를 제공할 수 있는 자동 테스트 장비 시스템이 요구된다. 비결정적 테스트 자극 신호는 피시험 디바이스의 정상 동작 환경의 전기 및 타이밍 프로토콜을 제공하여, 자동 테스트 장비 시스템이 피시험 디바이스가 자신의 정상 환경에서 동작하는 것처럼 피시험 디바이스의 테스트 응답 신호에 응답한다.
일부 구현에서, 테스트 방법이 제공된다. 상기 방법은 테스터로 제 1 유형의 피시험 디바이스를 위한 기능 동작 환경을 시뮬레이션하는 단계를 포함한다. 이는 미리정해진 프로토콜을 구비한 비결정적 응답 신호를 인식하는 단계, 제 1 유형의 피시험 디바이스로부터 비결정적 응답 신호를 수신하는 단계, 제 1 유형의 피시험 디바이스로 전송될 예측된 자극 신호를 미리정해진 프로토콜에 기초하여 비결정적 응답 신호로부터 확인하는 단계, 및 상기 예측된 자극 신호를 상기 제 1 유형의 피시험 디바이스로 전송하는 것을 시작하는 단계를 포함한다. 상기 방법은 제 1 유형의 피시험 디바이스를 테스트한 후에 테스터로 제 2 유형의 피시험 디바이스에 대한 기능 동작 환경을 시뮬레이션하는 단계를 더 포함한다.
일부 구현에서, 재설정가능한 자동 테스터에서 기능 동작 환경을 시뮬레이션하는 방법이 제공된다. 이는 제 1 유형의 SOC 피시험 디바이스에 대해 미리정해진 프로토콜에 기초한 비결정적 응답 신호로부터 제 1 유형의 SOC 피시험 디바이스로 전송하기 위한 예측된 자극 신호를 확인할 수 있도록 재설정가능한 자동 테스터를 설정하는 단계, 및 제 2 유형의 SOC 피시험 디바이스에 대해 미리정해진 프로토콜에 기초한 비결정적 응답 신호로부터 제 2 유형의 SOC 피시험 디바이스로 전송하기 위한 예측된 자극 신호를 확인할 수 있도록 재설정가능한 자동 테스터를 재설정하는 단계를 포함한다.
본 발명에 따르면, 재설정가능한 테스터에서의 테스트 방법이 제공되고, 재설정가능한 자동 테스터에서 기능 동작 환경을 시뮬레이션하는 방법이 제공된다.
도 1은 비결정적 동작을 가지는 집적 회로 디바이스 구조의 블록도이다.
도 2는 자동 테스트 장비 시스템 내에서의 프로토콜 특정 회로의 실시예의 블록도이다.
도 3은 프로토콜 특정 회로의 하나의 실시예에 자동 테스트 장비 시스템을 통합한 또다른 실시예의 블록도이다.
도 4는 프로토콜 특정 회로의 실시예 중 하나의 다수의 인스턴스에 자동 테스트 장비 시스템을 통합한 블록도이다.
도 5a 및 5b는 피시험 디바이스가 기능 테스트를 위해 배치된 기능적 동작 환경을 자동 테스트 시스템 내에서 시뮬레이션하기 위한 방법의 흐름도이다.
도 6은 프로토콜 특정 회로의 일부 실시예가 시뮬레이션할 수 있는, 더블 데이터 레이트 랜덤 액세스 메모리 컨트롤러 프로토콜을 도시하는 블록도이다.
도 7은 도 6의 더블 데이터 레이트 랜덤 액세스 메모리 컨트롤러 프로토콜을 시뮬레이션하기 위해 구성된 자동 테스트 장비 시스템 내에서의 프로토콜 특정 회로의 하나의 실시예의 블록도이다.
도 8 및 9는 도 5의 자동 테스트 장비 시스템 내에서의 프로토콜 특정 회로의 실시예들 중 하나에 의해 생성된 더블 데이터 레이트 랜덤 액세스 메모리 컨트롤러 프로토콜의 판독 및 기록 타이밍의 각각의 플롯이다.
상술한 바와 같이, 근래에, 결정적으로 동작하지 않는 디바이스로 인해 저장된 패턴 기능 테스트의 어려움이 증가되어왔다. 현재, 반도체 처리의 집적도 및 복잡도의 레벨은 집적회로 칩으로 하여금 유효하게 완전한 "시스템 온 칩"(SOC)이 되도록한다. 시스템-온-칩은 컴퓨터 또는 기타 전자 시스템의 모든 기능 회로 엘리먼트를 단일한 집적회로(칩)로 집적한다. 이러한 집적된 회로 소자는 디지털 회로, 아날로그 회로, 랜덤 액세스 메모리, 믹싱된 아날로그 및 디지털 신호 회로의 임의의 조합이 될 수 있고, 대개 무선 주파수 기능을 포함한다. 도 1을 참조하면, SOC 디바이스는 다수 지적 재산(IP) 집적회로 소자 블록(105a 및 105b)을 구비한다. 본 예시에서, 설명의 용이를 위해 IP 블록(105a 및 105b) 중 2개만 도시되었지만, 다수의 복잡한 IP 블록들이 SOC 디바이스(100) 상에 집적된다는 것이 당업자에게는 명확할 것이다. 본 예시에서, 2개의 IP 블록은 비동기 인터페이스(110)를 통해 통신한다.
파라미터 및 기능 동작을 판정하기 위해 SOC 디바이스(100)가 테스트될 때, SOC 디바이스(100)는 피시험 디바이스 픽스처(125)에 배치되고, 핀 일렉트로닉스를 통해 자동 테스트 장비 시스템(120)에 연결된다. 핀 일렉트로닉스는 피시험 디바이스와 자동 테스트 장비 시스템(120) 사이에 전기 인터페이스를 제공한다. 자동 테스트 장비 시스템(120)은 SOC 디바이스(100)의 파라미터 및 기능 동작을 판정하기 위해 테스트 패턴(130 및 135)의 세트를 생성, 전송, 수신 및 평가한다.
IP 블록(105a 및 105b) 각각은 일반적으로 동기되지 않은 자신의 클록 및 타이밍 도메인(115a 및 115b)을 구비한다. 테스트 자극 신호(132)는 IP 블록(105a)으로 하여금 IP 블록(105b)과 통신하도록 하고, 이는 IP 블록(105b)의 테스트 응답 신호(139)가 정확하지 않게 한다. 유사하게, 테스트 자극 신호(137)는 IP 블록(105b)으로 하여금 IP 블록(105a)과 통신하도록 하고, 이는 IP 블록(105a)의 테스트 응답 신호(134)가 정확하지 않게 한다. 이러한 비결정적 통신은 SOC 디바이스(100) 사이에서, 그리고 상이한 전압 및 온도에서의 동일한 SOC 디바이스 내에서 변한다.
현세대의 자동 테스트 장비 시스템(120)은 테스트 자극 신호(132)를 IP 블록(105a)으로 제공하고, 테스트 자극 신호(137)를 IP 블록(105b)으로 제공하고, IP 블록(105a)으로부터의 테스트 응답 신호(134)와 IP 블록(105b)으로부터의 테스트 응답 신호(139)를 수신할 수 있다. 이러한 경우, 테스트 응답 신호(134 및 139)가 유효하게 될 특정한 구조 및 타이밍과 매칭한다는 점에서 테스트는 결정적이다. IP 블록(105a 및 105b) 사이의 통신은 감소되고 상호작용은 검증되지 못한다.
현세대의 자동 테스트 장비 시스템(120)은 특정한 대기시간(latency) 팩터를 제공하는 것이 아닌 비결정적 SOC 디바이스(100)를 처리하기 위한 매우 제한된 특성을 가진다. 이는, 가능한 것 이상으로, 테스트 자극 신호(132 및 137)가 설계 검증에 사용되는 시뮬레이션 벡터일 때 제 1 프로토타입 디바이스가 작동하지 않는다는 점에서 테스트 엔지니어에게 현저한 문제를 일으킨다. 일련의 시행착오의 루프는 테스트 엔지니어가 합격인 배치를 발견할 때까지 벡터들을 이리저리 옮기는 것을 시도하는 데에 따라서 발생한다. 포함된 대용량의 데이터와 매번 시도를 다시 시뮬레이션하는 필요성에 기인하여, 각각의 루프는 며칠이 걸릴 수 있고, 전체 결과는 새로운 SOC 디바이스의 테스트 및 평가 단계에 수개월이 추가된다.
아마도, 테스트 엔지니어는 모든 디바이스에 대해 작동하고 다수의 세트의 테스트 자극 신호(132 및 137)를 지원할 수 있는 단일 세트의 테스트 자극 신호(132 및 137)를 결코 발견할 수 없을 것이다. 이러한 상황에서, 어떠한 것이 통과된다면, 상기 디바이스는 양호한 것으로 간주된다. 이것은 다수의 패턴을 지원해야만하는 테스트 시간의 페널티를 가져오고, 모든 가능한 양호한 패턴이 발견되지 못하고, 따라서 역의 수율 효과를 생성하게 되는 매우 현실적인 가능성이 있다.
이러한 상황에서, 시장에 대한 시간에 수개월이 추가되고, 디바이스 수율은 감소될 수 있다. 일부 기관은 구조 테스트의 일부 양식을 전체적으로 이용하여 자동 테스트 장비 시스템(120)에 대한 기능 테스트를 중지함으로써 SOC 디바이스(100) 내에서의 IP 블록(105a 및 105b)의 비결정적 기능을 다루지 못하는 것을 처리하도록 선택한다. 구조적 테스트는 성공적인 테스트 계획의 필수적인 구성요소이지만, 그것은 현재 지오메트리로 반도체 처리하는 현시점에서는 불충분한다.
자동 테스트 장비 시스템(120)의 사용을 허용하기 위한 디바이스 비결정론(non-determinism)의 문제를 해결하기 위해, 자동 테스트 장비 시스템(120)의 하나의 실시예는 테스트될 SOC 디바이스(100)가 기능 테스트를 위해 배치되는 기능 동작 환경을 시뮬레이션하기 위한 프로토콜 특정 회로를 포함한다. 프로토콜 특정 회로는 IP 블록(105a 및 105b)이 통신하는 프로토콜을 인식한다. 비결정론에 의해 야기되는 근본적인 문제는, SOC 디바이스(100)가 매번 동일한 것을 수행하는 것을 끝내지만, 매번 동일한 방식으로 그것을 수행할 필요는 없다는 것이다. 그것은 그실행한 마지막 시간보다 더 이른 또는 더 늦은 사이클을 제공하는 데이터를 원할 수 있다. 이러한 동작에 대한 명확한 해결안은, SOC 디바이스(100)에 단순히 데이터를 배출하는 것이 아니라, 디바이스가 그를 위해 준비할 때까지 대기하는 것이다. 그러나, SOC 디바이스(100)가 준비될 때까지 대기하기 위해, 어떤 의미에서는, 자동 테스트 장비 시스템(120)은 SOC 디바이스(100)로부터의 테스트 응답 신호(134 및 139)의 기능을 이해한다.
SOC 디바이스(100) 속도의 증가를 따라잡기 위해, 현재 자동 테스트 장비 시스템(120)은 패턴 생성기의 파이프라인 깊이를 증가시켰다. 이는 자동 테스트 장비 시스템(120) 채널에서의 거의 마지막 몇개의 트랜지스터에 대해 저비용 CMOS 기술의 사용을 허용하는 반면, 기가비트 깊이에 달하는 패턴으로, 6.4Gbps를 초과하는 속도가 달성되도록 허용한다. 이러한 트렌드의 부수적인 효과는 자동 테스트 장비 시스템(120)의 패턴 흐름이 상기 디바이스에 응답하기 위해 변경될 필요가 있을 경우, 파이프라인을 클리어하기 위해 수마이크로초의 대기시간이 있을 수 있다는 것이다.
프로토콜 인식 회로는 피시험 디바이스 픽스처(125)에 가능한 근접하게 배치되어, 피시험 디바이스 픽스처(125)를 통해 SOC 디바이스(100)에 의해 통신되는 비결정적 테스트 응답 신호(134 및 139)를 수신하게 위해 SOC 디바이스(100)에 가능한 근접하게 배치된다. 프로토콜 인식 회로는 비결정적 테스트 자극 신호(132 및 137)에 응답하여 SOC 디바이스(100)로의 테스트 자극 신호(132 및 137)의 전송을 제어한다.
자동 테스트 장비 시스템(200)의 실시예 내에서의 프로토콜 특정 회로(205)의 상세한 설명에 대해서는 도 2를 참조한다. 데이터 생성기(225)는 동적 랜덤 액세스 메모리(DRAM)(220)에 저장된 테스트 패턴 명령어로부터 테스트 자극 신호를 생성한다. 테스트 자극 신호는 테스트 자극 신호를 SOC 피시험 디바이스(215)의 규격에 대해 속도 매칭 기능을 하는 프로토콜 특정 회로(205)의 소스 메모리(230)로 전송된다.
이상적으로, 소스 메모리(230)는 테스트 자극 신호의 랜덤 액세스를 허용하는 랜덤 액세스 메모리(RAM)이다. 트루 RAM 모드에서, 동작을 위해 테스트 벡터를 제공할 필요가 없고, DUT는 데이터를 기록하고, 요청시 데이터를 판독할 수 있다. RAM은 일반적으로 현재 기술에서 약 1GHz 이하의 속도로 작동하고 포트 핀은 128 핀에 달한다. 그러나, 보다 빠른 속도 또는 보다 넓은 버스를 가진 SOC 피시험 디바이스(215)의 성능 요구조건 때문에, 소스 메모리(230)는 테스트 자극 신호가 순서가 매겨지고 요구된 속도로 전송되는 선입-선출(FIFO) 메모리가 될 수 있다. FIFO 및 트루 RAM 모드(다른 프로토콜에 추가하여) 중 어느 하나/그 둘 모두는 다양한 실시예에서 뒷받침된다는 것에 유의해야한다.
소스 메모리(230)의 출력은 핀 일렉트로닉스(210a 및 210b)에 대한 물리적 상호접속(237 및 239)을 통해 전송을 위해 테스트 자극 신호를 증폭 및 조정하는 전송 버퍼 회로(235)로 전송된다. 핀 일렉트로닉스(210a 및 210b)는 SOC 피시험 디바이스(215)와 자동 테스트 장비 시스템(200) 사이에 전기 인터페이스(202 및 204)를 제공한다. 정상적 결정적 동작에서, 테스트 자극 신호는 결정된 시간에 그리고 DRAM(220)에 저장된 테스트 벡터에 기초하여 결정된 구조로 전송된다. 테스트 자극 신호는 SOC 피시험 디바이스(215)에 배치된 IP 블록(217a, 217b, ..., 217i, ...및 217n) 중 원하는 IP 블록(217i)에 적용된다.
결정적 동작 모드에서, IP 블록(217i)은 인터페이스(204)를 통해 테스트 응답 신호로 핀 일렉트로닉스(210a 및 210b)에 대해 응답한다. 핀 일렉트로닉스(210a 및 210b)는 그런다음 인터페이스(252)를 통해 테스트 응답 신호를 수신기(250)로 전송한다. 수신기(250)는 테스트 응답 신호를 증폭 및 조정하여 그것들을 캡처 메모리(255)로 전송한다. 캡처 메모리(255)는 프로토콜 특정 회로(205)로부터 장애 프로세서(260)로의 전송을 위해 테스트 응답 신호를 버퍼링하는 기능을 한다. 캡처 메모리(255)는 일반적으로 순서가 매겨진 테스트 응답 신호가 요구되는 속도로 전송되는 FIFO 메모리이다.
장애 프로세서(260)는 비교를 위해 캡처 메모리(255)로부터의 테스트 응답 신호와 데이터 생성기(225)로부터의 테스트 자극 신호를 수신한다. 부정확한 임의의 테스트 응답 신호는 추가적인 분석을 위해 DRAM(220)으로 로깅된다.
상술한 바와 같이 자동 테스트 장비 시스템(200)의 결정적 동작 모드는 종래 기술의 자동 테스트 장비 시스템에서와 같은 결정적 동작을 제공한다. 프로토콜 특정 회로(205)는 프로토콜 인식 선택 신호(245)의 상태에 기초하여 결정적 동작 모드로부터 비결정적 동작 모드로 스위칭하는 모드 선택 회로(240 및 265)를 구비한다. 결정적 동작 모드에 대해, 상술한 바와 같이, 프로토콜 인식 선택 신호(245)는 상기 모드 선택 회로(240)가 데이터 생성기(225)로부터의 소스 메모리의 제어를 가지고 모드 선택 회로(265)가 장애 프로세서(260)로부터의 캡처 메모리(255)의 제어를 가지도록 하기 위해 설정된다. 비결정적 동작 모드에서, 프로토콜 인식 선택 신호(245)는 프로토콜 인식 엔진(270)으로부터의 소스 메모리(230) 및 캡처 메모리(255)의 제어가 존재하도록 설정된다.
프로토콜 인식 엔진(270)은 예를 들면 SOC 피시험 디바이스(215)로부터의 프로토콜을 수용하고, 명령어, 어드레스, 및/또는 데이터로 프로토콜을 디코딩하도록 재설정되는 필드 프로그래밍 가능한 게이트 어레이(FPGA)와 같은, 재설정가능한 집적회로가 될 수 있다. 수신된 명령어, 어드레스, 타이밍, 및/또는 데이터로부터, 프로토콜 인식 엔진(270)은 송신기(235)와 핀 일렉트로닉스(210a 및 210b)를 통해 소스 메모리(230)로부터 IP 블록(217i)으로 전송되는 테스트 자극 신호의 구조와 타이밍을 판정한다. 예를 들면, 자동 테스트 장비 시스템(200)은 랜덤 액세스 메모리(RAM)를 시뮬레이션하고 SOC 피시험 디바이스(215)의 IP 블록(217i)은 메모리 컨트롤러이며, 메모리 컨트롤러(217i)는 디코딩되었을 때 RAM에 대한 어드레스, 명령어, 제어, 타이밍 및 데이터가 되는 테스트 응답 신호를 전송한다. 프로토콜 인식 엔진(270)은 테스트 응답 신호를 수신하고 상기 테스트 응답 신호를 어드레스, 명령어, 제어, 타이밍 및 데이터로 디코딩한다. 프로토콜 인식 엔진(270)은 SOC 피시험 디바이스(215)의 IP 블록(217i)으로 공급될 테스트 자극 신호의 구조 및 타이밍을 판정한다. RAM 판독 명령의 경우에, 프로토콜 인식 엔진(270)은 전송될 데이터의 판독 대기 타이밍과 구조를 판정하여 그에 따라서 소스 메모리(230)에게 테스트 자극 신호를 전송하도록 명령한다. 기록의 경우에, 프로토콜 인식 엔진(270)은 기록된 데이터를 저장하기 위해 캡처 메모리(255)로부터의 어드레스와 명령어를 디코딩한다. 프로토콜 인식 엔진(270)은 또한 IP 블록(217i)으로의 테스트 자극 신호와 같은 기록을 확인하는 임의의 응답을 시작한다. 이러한 액션시, 테스트되고 있는 IP 블록(217a, 217b, ..., 및 217n) 중 임의의 것이 SOC 피시험 디바이스(215)가 자신의 표준 동작 환경에 있는 것처럼 기능적으로 정확한 방식으로 IP 블록(217i)과 상호작용한다.
소스 메모리(230)와 캡처 메모리(255)는 정적 RAM 또는 동적 RAM과 같은 랜덤 액세스 메모리가 될 수 있다는 것에 유의해야한다. 그러나, 고성능 SOC 피시험 디바이스(215)의 동작환경 시뮬레이션시, 소스 메모리(230)와 캡처 메모리(255)는 선입 선출(FIFO) 메모리가 될 수 있다. FIFO 메모리는 자신들의 속성에 의해 정적 및 동적 RAM에 비해 보다 고속의 테스트 자극 신호의 송수신을 허용한다.
테스트 응답 신호의 전송의 적절한 동시발생성을 보장하기 위해, 프로토콜 인식 엔진(270)은 선택적으로 비결정적 동작 모드 동안에는 피시험 디바이스 클록(280)에 의해 클록킹되고, 결정적 동작 동안에는 자동 테스트 장비 시스템(200) 클록(285)에 의해 클록킹 될 수 있다. 자동 테스트 장비 시스템(200) 클록(285)은 자동 테스트 장비 시스템(200)이 비결정적 동작을 개시할 때 선택적으로 마스터로서 선택되고, 그에 따라 클록의 소스가 된다. 선택적인 멀티 플렉서(275)는 결정적 모드와 비결정적 모드 사이에서 프로토콜 인식 엔진(270)의 동작 모드를 제어하기 위해 상기 인식 선택 신호(245)에 의해 제어된다.
시뮬레이션하기 위해 자동 테스트 장비 시스템(200)의 다양한 실시예가 필요한 프로토콜은 일반적으로 2개의 커다란 카테고리로 나누어진다. 제 1 예시에서, SOC 피시험 디바이스(215)는 자동 테스트 장비 시스템(200)과 SOC 피시험 디바이스(215) 사이의 인터페이스를 제어한다. 제 2 예시에서, 자동 테스트 장비 시스템(200)은 SOC 피시험 디바이스(215)와 자동 테스트 장비 시스템(200) 사이의 인터페이스를 제어한다. 제 1 예시에서, SOC 피시험 디바이스(215)는 비결정적 신호를 통신하고 자동 테스트 장비 시스템(200)이 응답한다. 제 2 예시에서, 자동 테스트 장비 시스템(200)은 적절한 프로토콜 구조와 타이밍을 가진 테스트 자극 신호를 SOC 피시험 디바이스(215)로 전송하고 SOC 피시험 디바이스(215)는 상술한 바와 같이 디코딩된 비결정적 테스트 응답 신호로 응답한다. 어느 하나의 예시에서, 자동 테스트 장비는 SOC 피시험 디바이스로부터의 비결정적 응답 신호를 인식하고 응답한다.
자동 테스트 장비 시스템(300) 내에서의 프로토콜 특정 회로(305)의 또다른 실시예의 상세한 설명을 위해서는 도 3을 참조하라. 프로토콜 특정 회로(305)는 다이나믹 랜덤 액세스 메모리(DRAM)(320)에 저장된 테스트 패턴 명령어로부터 테스트 자극 신호를 생성하는 채널 기능 생성기(325)를 구비한다. 채널 기능 생성기(325)는 DRAM(320)으로부터의 테스트 패턴 명령어를 검색하기 위해 메모리 컨트롤러(360)와 통신한다. 메모리 컨트롤러(360)는 DRAM(320)으로부터의 테스트 패턴 명려어를 액세스하기 위해 필요한 어드레스, 타이밍, 및 명령어 신호를 생성한다. 메모리 컨트롤러(360)는 테스트 패턴 명령어를 수신하여 그것들을 채널기능 생성기(325)로 전송한다. 테스트 패턴 명령어는 그런다음 디코딩되어 테스트 자극 신호를 형성한다. 테스트 자극 신호는 그런다음 모드 선택 회로(340 및 365)를 통해 전송 버퍼 회로(335)로 전송된다. 전송 버퍼 회로(335)는 핀 일렉트로닉스(310a 및 310b)로의 물리적 상호접속(337 및 339)을 통해 전송을 위해 테스트 자극 신호를 증폭 및 조정한다. 핀 일렉트로닉스(310a 및 310b)는 SOC 피시험 디바이스(315)와 자동 테스트 장비 시스템(300) 사이에 전기 인터페이스(302 및 304)를 제공한다. 정상적 결정적 동작시, 테스트 자극 신호는 결정된 시간에 DRAM(320)에 저장된 테스트 벡터에 기초하여 결정된 구조로 전송된다. 테스트 자극 신호는 SOC 피시험 디바이스(315)에 배치된 IP 블록(317a, 317b, ..., 317i, ...및 317n) 중 원하는 IP 블록(317i)에 적용된다.
결정적 동작 모드에서, IP 블록(317i)은 인터페이스(304)를 통해 테스트 응답 신호로 핀 일렉트로닉스(310a 및 310b)에 대해 응답한다. 핀 일렉트로닉스(310a 및 310b)는 그런다음 인터페이스(352)를 통해 테스트 응답 신호를 수신기(350)로 전송한다. 수신기(350)는 테스트 응답 신호를 증폭시키고 조정하여 그것들을 캡처 메모리(355)로 전송한다. 캡처 메모리(355)는 메모리 컨트롤러(360)와 채널 기능 생성기로의 전송을 위해 테스트 응답 신호를 버퍼링하는 기능을 한다. 캡처 메모리(355)는 일반적으로 순서가 매겨진 테스트 응답 신호가 IP 블록(317i)의 규격에 의해 정해지는 속도로 전송되는 FIFO 메모리이다.
채널 기능 생성기(325)는 테스트 응답 신호와 테스트 자극 신호를 수신하고 비교한다. 부정확한 임의의 테스트 응답 신호는 추가적인 분석을 위해 메모리 컨트롤러(360)를 통해 DRAM(320)으로 로깅된다.
상술한 바와 같이 자동 테스트 장비 시스템(300)의 결정적 동작 모드는 종래 기술의 자동 테스트 장비 시스템에서와 같은 결정적 동작을 제공한다. 모드 선택 회로(340 및 365)는 프로토콜 인식 선택 신호(345)의 상태에 기초하여 결정적 동작 모드로부터 비결정적 동작 모드로 스위칭한다. 결정적 동작 모드에 대해, 상술한 바와 같이, 프로토콜 인식 선택 신호(345)는 상기 채널 기능 생성기(325)가 상기 채널 기능 생성기(325)로부터의 테스트 자극 신호의 전송을 제어하도록 설정된다. 비결정적 동작 모드에서, 프로토콜 디코드 회로(370)로부터 소스 메모리(330) 및 캡처 메모리(355)의 제어가 이루어진다. 테스트 자극 신호의 전송은 채널 기능 생성기(325)로부터 프로토콜 디코드 회로(370)로 전송된다.
프로토콜 디코드 회로(370)는 예를 들면 SOC 피시험 디바이스(315)로부터의 프로토콜을 수용하고, 명령어, 어드레스, 및 데이터로 프로토콜을 디코딩하도록 설정되는 필드 프로그래밍 가능한 게이트 어레이(FPGA)와 같은, 재설정가능한 집적회로가 될 수 있다. 수신된 명령어, 어드레스, 타이밍, 및/또는 데이터로부터, 프로토콜 디코드 회로(370)는 IP 블록(317i)의 규격에 의해 정의되는 테스트 자극 신호의 구조와 타이밍을 판정한다. 프로토콜 디코드 회로(370)는 메모리 컨트롤러(360)를 통해 DRAM(320)으로부터 필요한 테스트 자극 신호를 추출하는 소스 메모리(330)와 통신한다. 테스트 자극 신호는 소스 메모리(330)로부터 모드 선택 회로(340)를 통해 전송되며, IP 블록(317i)에 대한 명령어 응답을 나타내는 상기 테스트 자극 신호는 모드 선택 회로(365)를 통해 전송된다. 테스트 자극 신호는 핀 일렉트로닉스(310a 및 310b)에 대한 상호접속(337 및 339)을 통해 SOC 피시험 디바이스(315)의 IP 블록(317i)으로 전송된다. 예를 들면, 자동 테스트 장비 시스템(300)은 랜덤 액세스 메모리(RAM)를 시뮬레이션하고 SOC 피시험 디바이스(315)의 IP 블록(317i)은 메모리 컨트롤러이며, 메모리 컨트롤러는, 디코딩되었을 때 RAM에 대한 어드레스, 명령어, 제어, 타이밍 및 데이터가 되는 테스트 응답 신호를 전송한다. 프로토콜 디코드 회로(370)는 테스트 응답 신호를 수신하고 상기 테스트 응답 신호를 어드레스, 명령어, 제어, 타이밍 및 데이터로 디코딩한다. 프로토콜 디코드 회로(370)는 SOC 피시험 디바이스(315)의 IP 블록(317i)으로 공급될 테스트 자극 신호의 구조 및 타이밍을 판정한다. RAM 판독 명령의 경우에, 프로토콜 디코드 회로(370)는 전송될 데이터의 판독 대기 타이밍과 구조를 판정하여 그에 따라서 소스 메모리(330)에게 상기 IP 블록(317i)의 메모리 컨트롤러에 대한 지정된 명령 및 타이밍 응답 신호 중 임의의 것을 제공하는 테스트 자극 신호를 프로토콜 디코드 회로(370)로 전송하도록 명령한다.
기록의 경우에, 프로토콜 디코드 회로(370)는 기록된 데이터를 저장하기 위해 캡처 메모리로부터의 어드레스와 명령어를 디코딩한다. 프로토콜 디코드 회로(370)는 또한 모드 선택 회로(365), 전송 회로(335) 및 핀 일렉트로닉스(310a 및 310b)를 통해 IP 블록(317i)으로의 테스트 자극 신호와 같은 기록을 확인하는 응답을 시작한다. 이러한 액션시, 테스트되고 있는 IP 블록(317a, 317b, ..., 및 317n) 중 임의의 것이 SOC 피시험 디바이스(315)가 자신의 표준 동작 환경에 있는 것처럼 기능적으로 정확한 방식으로 IP 블록(317i)과 상호작용한다.
소스 메모리(330)와 캡처 메모리(355)는 이상적으로 정적 RAM 또는 동적 RAM과 같은 랜덤 액세스 메모리가 될 수 있다는 것에 유의해야한다. 그러나, 고성능 SOC 피시험 디바이스(315)의 동작환경 시뮬레이션시, 소스 메모리(330)와 캡처 메모리(355)는 선입 선출(FIFO) 메모리가 될 수 있다. FIFO 메모리는 자신들의 속성에 의해 정적 및 동적 RAM에 비해 보다 고속의 테스트 자극 신호의 송수신을 허용한다. 추가로, 본 실시예에서, 소스 메모리(330), 캡처 메모리(355), 및 모드 선택 회로(340 및 365)는 또한 FPGA 내에서의 재설정가능한 회로가 될 수 있다.
본 실시예가 프로토콜 특정 회로(305)에 대해 단일한 ATE 클록(385)으로 도시되었지만, 테스트 응답 신호 전송의 적절한 동시발생성을 보장하기 위해, 프로토콜 특정 회로(305)는 선택적으로 비결정적 동작 모드 동안에는 피시험 디바이스 클록에 의해 클록킹되고, 결정적 모드 동안에는 자동 테스트 장비 시스템 클록(385)에 의해 클록킹 될 수 있다. 도 2에 도시된 바와 같은, 선택적 멀티 플렉서(275)와 유사한 선택적 멀티 플렉서(도시되지 않음)가 피시험 디바이스 클록과 자동 테스트 장비 시스템 클록(385) 사이에서 스위칭하기 위해 제공될 수 있다. 선택적인 멀티 플렉서는 결정적 모드와 비결정적 모드 사이에서 프로토콜 특정 회로(305)의 동작 모드를 제어하기 위해 상기 프로토콜 인식 선택 신호(345)에 의해 제어된다.
자동 테스트 장비 시스템의 도 2 및 3의 실시예는 프로토콜 특정 회로를 포함하는 단일 프로토콜 인식 채널을 도시한다. 종래 자동 테스트 장비 시스템에서, 각각의 채널이 SOC 피시험 디바이스의 특정한 수의 핀(즉, 8 핀)에 대한 자극 및 응답을 제어하는 다수의 채널이 있다. 일부 실시예의 자동 테스트 장비 시스템의 다중 프로토콜 인식 채널은 SOC 피시험 디바이스로부터의 프로토콜 명령어를 디코딩하고 그런다음 상기 SOC 피시험 디바이스에 의해 예측되는 정확하게 구조화되고 타이밍된 응답인 테스트 자극 신호를 생성하고 동기화하기 위해 다른 프로토콜 인식 채널들과 통신한다.
본 실시예의 자동 테스트 장비 시스템(400)의 설명을 위해 도 4를 참조하라. 자동 테스트 장비 시스템(400)은 다수의 핀 일렉트로닉스(410a, 410b, ..., 410n)에 연결되는 프로토콜 특정 회로(405a, ..., 405n)의 다수의 채널을 구비한다. 상술한 다수의 핀 일렉트로닉스(410a, ..., 410n) 각각은 로드 어댑터의 물리적 상호 접속을 통해 SOC 피시험 디바이스(440)와 자동 테스트 장비 시스템(400) 사이에 전기 인터페이스(402a, ..., 402n 및 404a,..., 404n)를 제공한다. 프로토콜 특정 회로(405a, ..., 405n) 각각은 SOC 피시험 디바이스로 테스트 자극 신호를 제공하고 상기 SOC 피시험 디바이스(440)로부터 테스트 응답 신호를 수신하기 위해 다수의 핀 일렉트로닉스 유닛(410a, ..., 410n) 중 적어도 하나에 연결된다.
프로토콜 특정 회로(405a, ... 405n) 각각은 도 2의 프로토콜 특정 회로(205) 또는 도 3의 프로토콜 특정 회로(305)의 나머지 회로와 함께 도 2의 프로토콜 인식 엔진(270) 또는 도 3의 프로토콜 디코드 회로(370)와 같은 기능을 하는 프로토콜 인식 컨트롤러(415)를 구비한다. 프로토콜 특정 회로(405a, ..., 405n)의 각각의 프로토콜 인식 컨트롤러(415)는 SOC 피시험 디바이스(440)로 필요한 테스트 명령어를 제공하고 상기 SOC 피시험 디바이스(440)의 실행의 테스트 결과를 로깅하기위해 자신의 지정된 DRAM(420a, ..., 420n)과 통신한다.
다수의 핀을 가진 프로토콜에서, 프로토콜 특정 회로(405a, ..., 405n)는 동기하여 예측된 응답을 시뮬레이션하는 테스트 응답 신호를 생성하고 명령어의 디코딩을 조정한다. 예측된 응답을 동기하여 시뮬레이션하기 위해, 프로토콜 특정 회로(405a, ..., 405n)는 협력하는 프로토콜 특정 회로(405a, ..., 405n)들 사이의 동기 통신 인터페이스(425)를 통해 통신한다. 이러한 협력은 동작의 대기를 실행하고 따라서 프로토콜 특정 회로(405a, ..., 405n) 사이의 크로스 통신의 효과를 최소화하도록 통신이 구축된다. 예를 들면, 프로토콜 인식 컨트롤러(415) 중 하나가 마스터로서 기능하고, 디코딩을 위해 인접한 프로토콜 특정 회로(405a, ..., 405n)로부터 직접 테스트 자극 신호를 수신한다. 마스터 프로토콜 인식 컨트롤러(415)는 그런다음 프로토콜에 의해 지정된 테스트 응답 신호의 구조와 타이밍을 구축하기 위해 적절한 명령들을 디스패치하는 반면, 동작을 위한 대기의 효과는 최소화한다. 대기 동기 신호 라인(ISL)(435)이 다수의 프로토콜 특정 회로(405a, ..., 405n) 전체에서의 특정한 프로토콜 액션의 시작을 디스패치하기 위해 마스터 프로토콜 인식 컨트롤러(415)에 의해 사용된다.
자동 테스트 장비 시스템(400)은 프로토콜 특정 회로(405a, ..., 405n)에 의해 결정된 상이한 타이밍을 생성하기 위해 다수의 마스터 오실레이터(430a 및 430b)를 구비한다. 이는 특히 자동 테스트 장비 시스템(400)의 결정적 동작에 대해 트루이다. 자동 테스트 장비 시스템(400)의 비결정적 동작에서, 마스터 오실레이터(430a 및 430b)는 결정적 동작을 포함하는 테스트의 그 일부에 대해 사용될 수 있는 반면, SOC 피시험 디바이스(440)으로부터의 외부 타이밍이 비결정적 동작에서 프로토콜 인식 컨트롤러(415)에 대해 사용될 수 있다.
피시험 디바이스가 기능 테스트를 위해 배치되는 기능 동작 환경을 자동 테스트 시스템 내에서 시뮬레이션하는 방법에 대한 설명을 위해서는 도 5a 및 5b를 참조하라. 피시험 디바이스는 어댑터(또는 로드) 보드, 즉, DIB에 배치된 SOC 집적 회로이다. 핀 일렉트로닉스는 피시험 디바이스와 자동 테스트 시스템의 테스트 회로 사이에서, DIB를 통해, 전기 인터페이스를 제공한다. 상기 방법은 자동 테스트 시스템의 동작 모드를 선택함으로써(상자(500)) 시작한다. 결정적 동작 모드가 결정되면(상자(505)), SOC DUT의 정상 동작 테스트가 수행된다(상자(510)). 비결정적 모드가 선택되는 것으로 선택되면(상자(505)), 비결정적 응답 신호가 SOC 피시험 디바이스로부터 수신된다(상자(515)). 미리 정해진 프로토콜에 기초하여, SOC DUT로 전송될 예측된 자극 신호가 비결정적 응답 신호로부터 확인된다(상자(520)). 자동 테스트 시스템으로부터 피시험 디바이스로의 예측된 자극 신호의 전송이 시작된다(상자(525)). 비결정적 응답 신호는 응답 캡처 저장 디바이스 내에 저장된다(상자(530)). 비결정적 응답 신호는 비결정적 응답 신호가 SOC DUT의 동작 조건을 판정하기 위해 SOC DUT로부터 정확하게 전송되었는지를 판정하기 위해 평가된다(상자(540)).
예측된 자극 신호는 인코딩된 자극 데이터로부터 생성되고(상자(545)) 예측된 자극 신호 저장 디바이스에 저장된다(상자(550)). 예측된 자극 신호 중 적어도 하나가 선택된다(상자(560)). 디코딩된 비결정적 응답 신호로부터, 예측된 자극 신호의 타이밍 및 대기 지연이 SOC DUT로의 전송을 위해 동기된다(상자(565)).
비결정적 응답 신호 및 예측된 자극 신호의 미리정해진 프로토콜은 랜덤 액세스 메모리 인터페이스 프로토콜, 통신 인터페이스 프로토콜, 또는 컴퓨팅 디바이스 인터페이스 프로토콜이 될 수 있다.
비결정적 응답 신호의 디코딩은 자동 테스트 시스템으로 하여금 SOC DUT의 정상 동작 환경에서 예측되는 적절한 타이밍 및 대기 지연을 가지는 예측된 자극 신호에 의해 예측된 응답을 SOC DUT로 전송하도록 한다.
2007년 6월, 버지니아 알링턴 소재, JEDEC Solid State Technology Association, "JEDEC Standard JESD79-3 - DDR3 SDRAM Standard"는 특징, 기능, AC 및 DC 특성, 패키지, 및 볼/신호 할당을 포함하는 더블 데이터 레이트(DDR3) 동기 동적 랜덤 액세스 메모리(SDRAM) 규격을 정의한다. 상술한 바와 같이, SOC DUT의 IP 블럭 중 하나는 DDR3 SDRAM을 포함하는 메모리 시스템용 컨트롤러 회로가 될 수 있다. SOC DUT의 IP 블록의 기능 평가에서, 다른 IP 블록이 컨트롤러 회로 IP 블록과 메모리 시스템 사이에서의 데이터 전송을 요청할 수 있다. 테스트 환경에서, 이러한 유형의 액세스는 결정적이지 않지만, IP 블록 사이의 상호작용의 타이밍에 기초한다. 컨트롤러 IP 블록은 DDR3 SDRAM과 SOC DUT 사이에서 데이터 전송을 위해 타이밍, 명령어, 제어, 및 데이터 신호를 활성화시킨다. 다양한 실시예의 자동 테스트 장비 시스템은 SOC DUT의 나머지 IP 블록과 정확하게 상호작용하기 위해 컨트롤러 IP 블록에 대해 지정된 타이밍과 구조에서 적절한 신호로 응답한다. 상술한 바와 같이, 이러한 상호작용의 타이밍은 비결정적이고 프로토콜의 규격에 따라 달성된다. 도 6을 참조하면, 컨트롤러 IP 블록(600)은 DDR3 SDRAM 규격에서 정의된 바와 같은 데이터 신호(605a 및 605b), 명령어 신호(RAS#, CAS#, 및 WE#)(610), 선택 및 이네이블 신호(615 및 620), 클록킹 신호(CK 및 CK#)(625), 어드레스 신호(630), 및 스트로브 및 동기 신호(635a 및 635b)를 생성한다.
다양한 실시예의 프로토콜 인식 컨트롤러는 신호를 수신하여, 액션을 디코딩하고, 요청된 액션을 수행하기 위해 명령어를 실행한다. 프로토콜 컨트롤러는 그런다음 DDR3 SDRAM 응답을 시뮬레이션하는 테스트 자극 신호를 시간조정하고 동기하여 그것들이 일치하는 클록 대기(CL)로 SOC DUT에 도달하도록 한다. 비동작(NOP) 사이클은 캡처되고 비교될 필요가 있다. NOP 사이클을 제거하는 것은 다양한 실시예의 자동 테스트 장비 시스템에 의해 사용되는 데이터 세트 크기를 감소시키고, 이는 다양한 실시예의 자동 테스트 장비 시스템 내에서의 프로토콜 인식 컨트롤러의 직접적인 효익 중 하나이다.
본 예시로부터 이해될 수 있는 바와 같이, DDR3 SDRAM 프로토콜은 총 26개의 어드레스/명령어/클록킹 핀(610, 615, 620, 및 630)과 관측될 수 있는 다른 22개의 데이터/마스크/스트로브 핀(605a, 605b, 635a 및 635b)을 포함한다. 총 48개의 채널이 DDR3 SDRAM 기능을 시뮬레이션하기 위해 본 실시예의 자동 테스트 장비 시스템 내에 채용된다. 각각의 프로토콜 인식 컨트롤러가 총 8개의 채널을 제어한다면, 컨트롤러 IP 블록(600)의 기능 동작을 테스트하기 위해 DDR3 SDRAM을 시뮬레이션하도록 적어도 6개의 프로토콜 인식 컨트롤러가 함께 링크된다.
자동 테스트 장비 시스템(700)의 채널 구조의 설명에 대해서는, 도 7을 참조하라. 자동 테스트 장비 시스템(700)은 다수의 채널 보드(705a 및 705b)(본 예시에서는 2개)를 구비한다. 각각의 채널 보드(705a 및 705b)는 다수(본 예시에서는 5개)의 프로토콜 특정 회로(710a, ..., 710e 및 710f, ..., 710j)를 구비한다. 프로토콜 특정 회로(710a, ..., 710e 및 710f, ..., 710j) 각각은 다수의 입출력 신호(본 예시에서는 8개)를 디코딩, 제어, 및 동기화할 수 있다. 자동 테스트 장비 시스템(700)에 대한 채널 레이아웃은 DDR3 SDRAM 컨트롤러 IP 블록(600)으로부터의 DDR3 SDRAM의 프로토콜을 수용하도록 설계된다. 프로토콜에 대한 일정한 제한이 트랙킹에 연관된 프로토콜 특정 회로(710a, ..., 710e 및 710f, ..., 710j)의 이러한 채널들에 대해 관찰된다. DDR3 SDRAM 타이밍은 타이밍 클록(CK) 또는 데이터 스트로브(DQS) 중 어느 하나에 대해 지정되고, 프로토콜 특정 회로(710a, ..., 710e 및 710f, ..., 710j)의 트랙킹 기능이 적절한 타이밍과 동기 기준을 만족하도록 보장하기 위해 채용된다. 어드레스/명령어 채널(740, 745, 750, 및 755)은 클록킹 채널(740)을 따라 흐르고, 데이터 및 마스크 채널(725, 730, 및 735)은 자신들 각각의 데이터 스트로브 핀(725 및 730)을 따라 흐른다.
프로토콜의 디코딩된 어드레스, 명령어, 제어, 타이밍 및 데이터 신호의 결과가 프로토콜 특정 회로(710a, ..., 710e 및 710f, ..., 710j) 사이에서 통신되기 때문에, 트랙킹 신호(720)와 명령 신호(715)는 프로토콜 특정 회로(710a, ..., 710e 및 710f, ..., 710j) 사이에서 필요한 트랙킹 신호를 전송하기 위해 연결된다. DDR3 SDRAM 프로토콜의 경우에, 클록킹 타이밍과 명령 신호(740), 및 데이터 스트로브(DQS)(725 및 730)가 트랙킹되고 다른 프로토콜 특정 회로(710a, ..., 710e 및 710f, ..., 710j)로 전송된다.
대부분의 경우, 프로토콜 특정 회로(710a, ..., 710e 및 710f, ..., 710j)의 채널(8) 모두 또는 대다수가 사용되지만, 상기 케이스 중 2개의 경우에는, 채널들이 부분적으로만(7) 사용된다는 것에 유의해야한다. 이는 트랙킹 기능이 모두 상이한 신호인 클록킹 타이밍(CK) 및 데이터 스트로브(DQS) 신호와 같은 차동 신호를 트랙킹하는 경우에 대해 균등한 채널 바운드리에 대해 분배되기 때문이다. 각각의 경우, 채널 보드(705a 및 705b)는 트랙킹된 신호가 종속적인 신호에 의해 후속되는 트랙킹 체인에서 첫번째가 되도록 설계된다.
DDR3 SDRAM 프로토콜은 채널 보드(705a 및 705b)에 배치된 프로토콜 특정 회로(710a, ..., 710e 및 710f, ..., 710j)의 수 이상의 범위라는 것에 유의해야한다. 트랙킹 및 명령 신호는 하나의 채널 보드(705a 및 705b)에서 다른 채널 보드(705a 및 705b)로 진행한다. 백플레인 인터페이스 보드 신호가 이러한 진행을 허용하도록 자동 테스트 장비 시스템(700)에 나타난다.
프로토콜 특정 회로(710a, ..., 710e 및 710f, ..., 710j) 중 하나가 제어 프로토콜 특정 회로(710d)로서 정해진다. 제어 프로토콜 특정 회로(710d)는 DDR3 SDRAM 프로토콜에 대한 다양한 타이밍 및 명령 신호(CK, CS, CAS, RAS, WE)(740)를 수신한다. 적절하게 그리고 신속하게 타이밍 및 명령 신호(CK, CS, CAS, RAS, WE)(740)를 디코딩할 필요성 때문에, 임의의 프로토콜에 대한 타이밍 및 명령 신호(CK, CS, CAS, RAS, WE)(740)는 프로토콜 특정 회로(710a, ..., 710e 및 710f, ..., 710j) 사이에서 분배되지 않는다.
3개의 프로토콜 특정회로(710f, 710g, 및 710h)는 DDR3 SDRAM 프로토콜의 이러한 구현에 사용되지 않는다. 3개의 프로토콜 특정회로(710f, 710g, 및 710h)는 선택적으로 16비트의 예시와는 반대로 32비트로 DDR3 SDRAM의 데이터 버스를 확대하기 위해 사용된다. 3개의 프로토콜 특정회로(710f, 710g, 및 710h)는 대안으로 정규적인 채널로서 사용되거나 또는 SOC DUT의 또다른 IP 블록에 대해 완전히 상이한 프로토콜에 대해 사용된다.
DDR3 SDRAM 프로토콜의 타이밍 특성의 예에 대해서는 도 8 및 9를 참조하라. 도 8에서, 클록킹 신호(CK)의 증가하는 에지(800)가 자신들의 신호가 안정적이고 유효할 때 명령/어드레스 신호의 중간에 발생한다. 대안으로, 데이터 스트로브 신호(DQS)의 증가하는 에지(805)가 데이터 신호(DQ) 전송 시간의 시작시 발송된다. 클록 신호(CK/CK#)를 모니터링하는 트랙커 또는 전송 검출기(도시되지 않음)는 클록 신호가 전송중에 있지 않을 때 데이터 스트로부(DQS)의 레벨 전송을 클록 신호(CK)의 중간에 배치하도록 90°까지의 상기 트랙커로부터의 데이터 스트로브(DQS)의 오프셋을 허용한다. 추가로, 어드레스/명령 제어 프로토콜 특정 회로에 대해, 데이터 스트로브가 트랙커 시간에 활성화되거나, 또는 대안으로, 데이터 신호(DQ)의 시야의 중심에 데이터 스트로브(DQS)를 중심에 위치시키도록 하나의 완전한 클록 신호(CK) 사이클을 추후에 오프셋시킨다. 이는 통과 영역을 발견하기 위한 시야 폭을 판정하기 위해 데이터 스트로브(DQS)의 조건 및 입력을 "쉬무잉(shmooing)" 또는 변화시키는 것을 허용한다.
도 9의 기록 사이클에서, 컨트롤러 IP 블록이 데이터를 소싱할 때, 데이터 스트로브(DQS)의 위치는 데이터 유효 시간(810)의 중심으로 이동한다. 데이터 스트로브(DQS)의 트랙킹은 데이터 신호(DQ)의 적절한 시간(810)에 데이터 스트로브(DQS)의 위치를 배치시키는 것을 허용한다.
프로토콜 특정 회로(710a, ..., 710e 및 710f, ..., 710j)는 컨트롤러 IP 블록(600) 클록 단계를 테스터 클록 단계(트랙커로)로 변환한다. 프로토콜 특정 회로(710a, ..., 710e 및 710f, ..., 710j) 클록 사이에서 어느 정도 드리프트하고, 컨트롤러 IP 블록(600)의 데이터 스트로브 신호(CK 및 DQS)를 클록킹한다. 이는 직접 DDR3 SDRAM 컨트롤러 IP 블록(600) 클록을 사용하도록 시도하지 않고도 채널 보드(705a 및 705b)에 대한 클록을 생성하도록 한다. 프로토콜 특정 회로(710a, ..., 710e 및 710f, ..., 710j)는, 적어도 DDR3 SDRAM 인터페이스에 대해, 프로토콜 특정 회로(710a, ..., 710e 및 710f, ..., 710j) 클록이 클록 신호(CK)(최대 200MHz)의 1/4 속도가 될 수 있도록, 더 낮은 속도(1/4의 DDR3 SDRAM 컨트롤러 IP 블록(600) 클록 속도)로 프로토콜 특정 회로(710a, ..., 710e 및 710f, ..., 710j)로의 데이터 입/출력을 클록킹한다. DDR3 SDRAM 표준 속도를 만족시키기 위해, 프로토콜 특정 회로(710a, ..., 710e 및 710f, ..., 710j)의 캡처 메모리 및 소스 메모리가 자동 테스트 장비 시스템의 더 낮은 속도에서 판독 및 기록되는 FIFO 메모리에 병렬로 되지만, 자신의 동작 속도에서의 SOC DUT의 컨트롤러 IP 블록(600)으로의 데이터 전송을 허용한다.
프로토콜 특정 회로(710a, ..., 710e 및 710f, ..., 710j)의 내부 클록킹은 2개의 대안을 가진다. 하나는 프로토콜 특정 회로(710a, ..., 710e 및 710f, ..., 710j)를 클록킹하기 위해 자동 테스트 장비 시스템 클록을 이용하는 것이다. 대안으로, SOC DUT의 클록킹은 프로토콜 특정 회로(710a, ..., 710e 및 710f, ..., 710j)를 클록킹하는 데에 이용될 수 있다.
모든 DDR3 SDRAM 표준 명령어는 클록 신호(CK)의 증가하는 에지에서의 명령 신호(CS#, RAS#, CAS#, WE#, 및 CKE)의 상태에 의해 정의된다. 각각의 고유한 명령어가 임의의 클록 신호(CK) 바운드리(800)에서 나타난다. 그러나, 허용가능한 명령어 시퀀스에 대해서는 제한이 있다. 예를 들면, 버스트 길이(Burst Length) 4를 가진 판독 또는 기록은 연속적인 판독/기록 명령 사이에서 적어도 하나의 NOP 또는 선택해제가 있도록 완전해질 때까지 인터럽트 될 수 없다. 이러한 제한에 대한 완전한 표는 DDR3 SDRAM 표준에서 볼 수 있다. 이러한 제한의 위반은 플래그되지만, 프로토콜 특정 회로(710a, ..., 710e 및 710f, ..., 710j)로 하여금 부적절하게 동작하도록(예를 들면 다른 판독에 의해 직접적으로 후속하는 판독)하는 위반의 서브셋이 있는 것이 선택적이다. 이는 오류 플래그를 설정하고 SOC DUC의 컨트롤러 IP 블록(600)에서 고장으로서 로깅된다.
프로토콜 특정 회로(710a, ..., 710e 및 710f, ..., 710j)가 주어진 사이클에 대해서만 수행할 수 있는 제한된 수의 액션이 있다:
1. 캡처 메모리로 어드레스/명령/WR 데이터 저장(또는 예측된 응답과 비교);
2. 소스 메모리로부터의 판독 데이터 소싱(FIFO 판독); 또는
3. 아무것도 하지 않음.
명령 신호 입력(CS#, RAS#, CAS#, WE# 및 CKE)을 가능한 액션으로 변환시키기 위해 프로토콜 특정 회로(710a, ..., 710e 및 710f, ..., 710j)의 DRAM에 검색 표가 상주한다.
자동 테스트 장비 시스템의 다양한 실시예는 상이한 SOC DUT에 대해 다수의 상이한 프로토콜을 지원한다. SOC DUT의 테스트가 시작될 때, 정확한 프로토콜이 3개의 프로토콜 특정 회로(710a, ..., 710e 및 710f, ..., 710j)에서 설정된다. 프로토콜은 일반적으로 랜덤 액세스 메모리 인터페이스 프로토콜, 통신 인터페이스 프로토콜, 컴퓨팅 디바이스 인터페이스 프로토콜, 및 진단 테스트 프로토콜로 구성되지만, 다른 프로토콜이 가능하다. 이러한 프로토콜은 2개의 커다란 카테고리로 나누어질 수 있다. 제 1 예시에서, SOC DUT는 버스를 제어한다(버스 마스터). 제 2 예시에서, 자동 테스트 장비 시스템이 버스를 제어한다. DDR3 SDRAM 프로토콜은, 상기 예시에서, SOC DUT가 버스를 제어하고 자동 테스트 장비 시스템이 응답하는 예이다.
다수의 프로토콜 엔진이 SOC DUT의 지적 프로토콜 블록에서 구현될 수 있다는 것에 유의해야한다. 따라서, 다수의 프로토콜 엔진은 자동 테스트 장비 상에서 동시에 실행한다. 예를 들면, 자동 테스트 장비에서 동시에 실행하는 DRAM 포트, JTAG 포트, 및 MDIO 포트 프로토콜 엔진이 있을 수 있다.
상술한 바와 같이, 제 1 예시에서, SOC DUT는 자동 테스트 장비 시스템과 SOC DUT 사이에서의 인터페이스를 제어한다. 제 2 예시에서, 자동 테스트 장비 시스템은 SOC DUT와 자동 테스트 장비 시스템 사이에서의 인터페이스를 제어한다. 제 1 예시에서, SOC DUT는 비결정적 신호를 통신하고 자동화된 테스트 장비 시스템이 응답한다. 제 2 예시에서, 자동 테스트 장비 시스템은 적절한 프로토콜 구조와 타이밍을 가진 테스트 자극 신호를 SOC DUT로 전송하고, SOC DUT는 디코딩된 비결정적 테스트 응답 신호로 응답한다. 이들 중 어느 하나의 예시에서, 자동 테스트 장비는 SOC DUT로부터의 비결정적 응답 신호를 인식하고 응답한다.
상기 방법과 장치는 SOC를 구비하는, 컴포넌트, 보드, 또는 소비자 전자 제품과 같은 디바이스 제조에서 활용된다는 것을 이해해야한다. 따라서, SOC 제조후에, 상술한 바와 같이, SOC가 테스트될 수 있다. 상기 테스트는 상기 디바이스에서의 SOC를 설치하기 전에 또는 그 후에 수행될 수 있다.
본 발명이 상기 실시예들을 참조하여 특히 도시되고 기술되었지만, 당업자는 본 발명의 취지와 범위를 벗어나지 않고서도 형태와 상세한 사항에서의 변경이 있을 수 있다는 것이 이해될 것이다.

Claims (25)

  1. 재설정가능한 테스터에서의 테스트 방법에 있어서, 상기 방법은,
    테스터로 제 1 유형의 피시험 디바이스를 위한 기능 동작 환경을 시뮬레이션하는 단계로서,
    미리정해진 프로토콜을 구비한 비결정적 응답 신호를 인식하는 단계,
    제 1 유형의 피시험 디바이스로부터 상기 비결정적 응답 신호를 수신하는 단계,
    상기 미리정해진 프로토콜에 기초한 상기 비결정적 응답 신호로부터 상기 제 1 유형의 피시험 디바이스로 전송될 예측된 자극 신호를 확인하는 단계, 및
    상기 예측된 자극 신호를 상기 제 1 유형의 피시험 디바이스로 전송하는 것을 시작하는 단계,
    를 구비하는 단계; 및
    상기 제 1 유형의 피시험 디바이스를 테스트한 후에 상기 테스터로 제 2 유형의 피시험 디바이스에 대한 기능 동작 환경을 시뮬레이션하는 단계;를 포함하는 것을 특징으로 하는 테스트 방법.
  2. 제 1 항에 있어서, 상기 비결정적 응답 신호를 응답 캡처 저장 디바이스 내에 저장하는 단계를 더 포함하는 것을 특징으로 하는 테스트 방법.
  3. 제 2 항에 있어서, 상기 저장은 1) FIFO 메모리; 또는 2) 랜덤 액세스 메모리 중 적어도 하나에 상기 비결정적 응답 신호를 저장하는 단계를 포함하는 것을 특징으로 하는 테스트 방법.
  4. 제 2 항에 있어서, 상기 비결정적 응답 신호가 상기 제 1 유형의 피시험 디바이스의 동작 조건을 판정하기 위해 상기 제1 유형의 피시험 디바이스로부터 정확하게 전송되는 지를 판정하도록 상기 비결정적 응답 신호를 평가하는 단계를 더 포함하는 것을 특징으로 하는 테스트 방법.
  5. 제 4 항에 있어서,
    예측된 자극 신호 저장 디바이스에 적어도 하나의 예측된 자극 신호를 수용하는 단계; 및
    상기 적어도 하나의 예측된 자극 신호의 선택을 시작하는 단계; 및
    상기 예측된 자극 신호가 상기 제 1 유형의 피시험 디바이스로 전송되는 동기 타이밍 및 대기 지연을 결정하는 단계;를 더 포함하는 것을 특징으로 하는 테스트 방법.
  6. 제 5 항에 있어서, 상기 적어도 하나의 예측된 자극 신호를 수용하는 단계는 a) FIFO 메모리; 또는 b) 랜덤 액세스 메모리 중 적어도 하나에 상기 적어도 하나의 예측된 자극 신호를 수용하는 단계를 포함하는 것을 특징으로 하는 테스트 방법.
  7. 제 5 항에 있어서, 상기 예측된 자극 신호 저장 디바이스에 저장하기 위해 인코딩된 자극 데이터로부터 상기 예측된 자극 신호를 생성하는 단계를 더 포함하는 것을 특징으로 하는 테스트 방법.
  8. 제 7 항에 있어서,
    비결정적 응답 신호를 수신할 때 상기 비결정적 응답신호에 기초한 상기 응답 캡처 저장 디바이스로부터의 상기 비결정적 응답 신호의 전송을 관리하는 단계; 및
    결정적 응답 신호를 수신할 때 상기 제 1 유형의 피시험 디바이스가 상기 결정적 응답 신호로부터 정확하게 동작하는지를 판정하기 위해 상기 응답 캡처 저장 디바이스로부터의 상기 결정적 응답 신호의 전송을 관리하는 단계;를 더 포함하는 것을 특징으로 하는 테스트 방법.
  9. 제 8 항에 있어서,
    비결정적 응답 신호를 수신할 때 상기 비결정적 응답 신호에 기초하여 상기 예측된 자극 신호 저장 디바이스로 상기 예측된 자극 신호를 전송하는 것을 관리하는 단계; 및
    결정적 자극 신호의 전송 제어가 상기 제 1 유형의 피시험 디바이스로부터의 동작 신호에 독립적일 때 상기 결정적 자극 신호를 전송하는 단계;를 더 포함하는 것을 특징으로 하는 테스트 방법.
  10. 제 9 항에 있어서, 상기 제 1 유형의 피시험 디바이스로 전송될 예측된 자극 신호를 미리정해진 프로토콜에 기초한 상기 비결정적 응답 신호로부터 확인하는 단계는, a) 랜덤 액세스 메모리 인터페이스 프로토콜; b) 통신 인터페이스 프로토콜; 또는 c) 컴퓨팅 디바이스 인터페이스 프로토콜 중 적어도 하나로부터 상기 미리정해진 프로토콜을 선택하는 단계를 포함하는 것을 특징으로 하는 테스트 방법.
  11. 제 1 항에 있어서, 상기 제 1 유형의 피시험 디바이스에 대한 기능 동작 환경을 시뮬레이션하는 단계는 복수의 미리정해진 프로토콜을 구비하는 비결정적 응답 신호를 인식하도록 상기 테스터를 설정하는 단계를 포함하는 것을 특징으로 하는 테스트 방법.
  12. 제 1 항에 있어서,
    상기 제 1 유형의 피시험 디바이스로부터 응답 신호를 수신하는 단계;
    상기 응답 신호가 결정적 응답 신호인지를 확인하는 단계; 및
    상기 제 1 유형의 피시험 디바이스가 정확하게 기능하는지를 판정하도록 예측된 응답과 비교를 위한 결정적 응답 신호를 통과시키는 단계;를 더 포함하는 것을 특징으로 하는 테스트 방법.
  13. 제 1 항에 있어서, 제 2 유형의 피시험 디바이스에 대한 기능 동작 환경을 시뮬레이션하는 단계는 미리정해진 프로토콜을 구비하는 상기 제 2 피시험 디바이스로부터의 비결정적 응답 신호를 인식하고 그에 응답하기 위해 상기 테스터를 재프로그래밍하는 단계를 포함하는 것을 특징으로 하는 테스트 방법.
  14. 재설정가능한 자동화된 테스터에서의 기능 동작 환경을 시뮬레이션하는 방법에 있어서,
    제 1 유형의 SOC 피시험 디바이스부터의 비결정적 응답 신호를 인식하고, 상기 비결정적 응답 신호를 수신하고, 상기 제 1 유형의 SOC 피시험 디바이스에 대해 미리정해진 프로토콜에 기초한 상기 비결정적 응답 신호로부터 상기 제 1 유형의 SOC 피시험 디바이스로 전송될 예측된 자극 신호를 확인할 수 있도록 재설정가능한 자동 테스터를 설정하는 단계; 및
    제 2 유형의 SOC 피시험 디바이스부터의 비결정적 응답 신호를 인식하고, 상기 비결정적 응답 신호를 수신하고, 상기 제 2 유형의 SOC 피시험 디바이스에 대해 미리정해진 프로토콜에 기초한 상기 비결정적 응답 신호로부터 상기 제 2 유형의 SOC 피시험 디바이스로 전송될 예측된 자극 신호를 확인할 수 있도록 재설정가능한 자동 테스터를 재설정하는 단계;를 포함하는 것을 특징으로 하는 방법.
  15. 제 14 항에 있어서, 설정하는 단계는 상기 제 1 유형의 SOC 피시험 디바이스의 미리정해진 프로토콜에 응답하기 위해 프로그래밍가능한 회로를 프로그래밍하는 단계를 포함하는 것을 특징으로 하는 방법.
  16. 제 15 항에 있어서, 설정하는 단계는 상기 제 1 유형의 SOC 피시험 디바이스의 미리정해진 프로토콜에 응답하기 위해 필드 프로그래밍가능한 게이트 어레이를 프로그래밍하는 단계를 포함하는 것을 특징으로 하는 방법.
  17. 제 15 항에 있어서, 재설정하는 단계는 상기 제 2 유형의 SOC 피시험 디바이스의 미리정해진 프로토콜에 응답하기 위해 프로그래밍가능한 회로를 재프로그래밍하는 단계를 포함하는 것을 특징으로 하는 방법.
  18. 제 17 항에 있어서, 설정하는 단계는 상기 제 2 유형의 SOC 피시험 디바이스의 미리정해진 프로토콜에 응답하기 위해 필드 프로그래밍가능한 게이트 어레이를 프로그래밍하는 단계를 포함하는 것을 특징으로 하는 방법.
  19. 제 14 항에 있어서, 제 3 유형의 SOC 피시험 디바이스로 전송될 예측된 자극 신호를 상기 제 3 유형의 SOC 피시험 디바이스에 대한 복수의 미리정해진 프로토콜에 기초한 비결정적 응답 신호로부터 확인할 수 있도록 재설정가능한 자동 테스터를 재설정하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  20. 제 14 항에 있어서, 응답 캡처 저장 디바이스 내에 상기 비결정적 응답 신호를 저장하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  21. 제 20 항에 있어서, 상기 저장하는 단계는 a) FIFO 메모리; 또는 b) 랜덤 액세스 메모리 중 적어도 하나에 비결정적 응답 신호를 저장하는 단계를 포함하는 것을 특징으로 하는 방법.
  22. 제 14 항에 있어서, 상기 예측된 자극 신호를 예측된 자극 신호 저장 디바이스 내에 저장하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  23. 제 22 항에 있어서, 상기 저장하는 단계는 a) FIFO 메모리; 또는 b) 랜덤 액세스 메모리 중 적어도 하나에 상기 예측된 자극 신호를 저장하는 단계를 포함하는 것을 특징으로 하는 방법.
  24. 제 14 항에 있어서,
    상기 제 1 유형의 SOC 피시험 디바이스로부터 응답 신호를 수신하는 단계;
    상기 응답 신호가 결정적 응답 신호인지를 확인하는 단계; 및
    상기 제 1 유형의 SOC 피시험 디바이스가 정확하게 기능하는지를 판정하기 위해 예측된 응답과 비교를 위한 결정적 응답 신호를 통과시키는 단계;를 더 포함하는 것을 특징으로 하는 방법.
  25. 재설정가능한 테스터에서의 테스트 방법에 있어서,
    제 1 유형의 피시험 디바이스로부터의 비결정적 응답 신호를 인식하고 그에 응답하도록 테스터를 설정하는 단계를 구비하는, 상기 테스터로 상기 제 1 유형의 피시험 디바이스에 대한 기능 동작 환경을 시뮬레이션하는 단계; 및
    상기 제 1 유형의 피시험 디바이스를 테스트한 후에, 제 2 유형의 피시험 디바이스로부터의 비결정적 응답 신호를 인식하고 그에 응답하도록 상기 테스터를 설정하는 단계를 구비하는, 상기 테스터로 상기 제 2 유형의 피시험 디바이스에 대한 기능 동작 환경을 시뮬레이션하는 단계;를 포함하는 것을 특징으로 하는 테스트 방법.
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