CN101371153B

CN101371153B - Ic测试方法和装置

Info

Publication number: CN101371153B
Application number: CN2007800019735A
Authority: CN
Inventors: 汤姆·瓦叶尔斯; 约翰·C·梅尔勒韦德; 戴维·P·普里斯; 诺贝特·斯科曼; 吕迪格·佐尔巴赫; 埃尔韦·弗勒里; 约瑟夫·R·珀尔斯
Original assignee: Koninklijke Philips Electronics NV
Current assignee: Koninklijke Philips NV
Priority date: 2006-01-06
Filing date: 2007-01-04
Publication date: 2011-09-28
Anticipated expiration: 2027-01-04
Also published as: TW200801550A; DE602007011397D1; JP2009522571A; WO2007077542A2; CN101371153A; US20090003424A1; EP1982205A2; US8327205B2; ATE492818T1; EP1982205B1; WO2007077542A3

Abstract

提供一种测试包括多个核心的集成电路的方法，至少两个核心具有不同频率的、不同的相关联的第一和第二时钟信号。采用定时在测试频率(TCK)下的定时扫描链提供测试信号。在时钟电路复位信号(clockdiv_rst)中提供转变，触发时钟分频电路(44)工作，该时钟分频电路(44)从集成电路的内部时钟(40)获取第一和第二时钟信号(clk_xx、clk_yy、clk_zz)。因此第一和第二时钟信号开始于实质上相同的时间，并且在测试模式期间被用于集成电路的测试。测试之后，采用定时在测试频率(TCK)下的定时扫描链输出测试结果。还提供定时硬件，并且这提供了全速测试，使得能够在用于移位模式的相对较慢测试仪驱动时钟和用于测试模式的由片上PLL和分频电路产生的较快时钟之间动态(on the fly)切换。

Description

IC测试方法和装置

技术领域

本发明通常涉及半导体集成电路的测试，特别涉及包括集成测试电路系统，如BIST(内建自测试)电路系统的集成电路。

背景技术

半导体集成电路(IC)测试的一种通用测试技术是扫描测试技术。这基本上包括在器件封装的管脚中启动测试图形(称为“向量”)和在取决于该器件的时钟速度的特定时间监测输出响应。使用一组测试向量以使接收测试的器件的行为能够被确定。这些向量被设计成使得能够检测到器件中的制造缺陷。

自动测试图形发生器(ATPG)用于产生上述向量，并提供固定型故障(stuck-at faults)、转变故障和路径延迟故障的测试图形。数字系统测试，如集成电路的核心逻辑系统，典型地通过装载测试图形到系统的可扫描存储元件中，启动系统中的测试数据，在正常模式中运行系统一个或更多系统时钟的时钟周期，并捕获系统对测试激励(test stimulus)的响应来进行。从系统中提取测试响应，并与系统依照设计运行时应当已经获得的响应相比较。测试图形的扫描在所谓的“移位周期”(shiftcycle)中实现，而测试系统响应的系统操作在所谓的“正常模式周期”中实现。

为了改善单个电路的测试范围，已经开发DFT(测试设计)工具以便在片上系统(SoC)中嵌入测试电路系统。例如，内建自测试(BIST)电路系统在IC设计中被嵌入以测试单个电路块。每一个嵌入片上系统的核心和子核心包括本身的测试输入和输出端口并需要在不受相邻核心的干扰的情况下单独测试。所谓的环单元(wrapper cell)被加到核心的功能性元件上以提供测试数据流经的路径。测试端口形成了在透明功能性模式中或测试模式中运行的环单元的一部分。

通过链接几个在芯片寄存器中的环单元在一起可实现扫描测试，以便扫描输入和输出电路的测试数据。

已经认识到全速测试是期望的，尤其作为高速延迟故障和BIST测试的结果。这些速度意味着测试仪不再有能力提供要求的速度/边沿精度。全速(“@speed”)测试方法包括接受测试的核心在正常操作频率下的操作，该正常操作频率将比沿扫描链传送的信号的频率快得多。在这种情况下，测试时钟信号用于移位模式周期，以及内部PLL(锁相环路)，更高速度的时钟信号用于正常模式周期。

具有多时钟域的系统中也出现了难题。例如，片上系统集成电路可包括具有多种定时域和时钟频率的几个数字模块。由于在一个域中元件以不同于系统中其他域的频率操作，必须在测试期间进行特定的供给以确保穿过时钟域的信号是同步的。否则，系统的测试响应将不可重复并且测试结果也不可靠。具有不同时钟频率的多核心全速测试，出现了特别的定时问题，尤其是在系统时钟之间由未知相位关系引起的问题，该时钟频率完全不同于用于移位模式周期的测试时钟频率。如果每一个频率域被一个接一个测试，多频设计将产生太多图形集。

因此，需要允许多频(包括高频)域并行测试的一种方法以及硬件。实际上，多时钟ATPG被认为是解决在测试期间时钟域交接问题的最吸引人的测试设计(DfT)方法。

发明内容

根据本发明，提供测试包括多个核心的集成电路的方法，至少两个核心具有不同频率的、不同的相关联的第一和第二时钟信号，该方法包括：

在第一扫描模式期间，采用定时在测试频率下的定时扫描链向电路提供测试信号；

结束第一扫描模式；

随后在时钟电路复位信号中提供转变；

采用在时钟电路复位信号中的转变触发时钟分频电路工作，该时钟分频电路从集成电路的内部时钟获取第一和第二时钟信号，使得第一和第二时钟信号开始于实质上相同的时间；

在测试模式期间，执行集成电路的测试，所述集成电路的至少两个核心采用从第一和第二时钟信号获取的配时来定时，以及

结束测试模式，并开始第二扫描模式，在这个模式期间采用定时在测试频率下的定时扫描链输出测试信号的结果。

这个方法提供全速测试，并使得能够在用于移位模式的相对较慢测试仪驱动时钟和用于测试图形的由片上PLL和分频电路产生的较快时钟之间动态(on the fly)切换。

这样，当借助PLL产生的时钟执行测试模式(该测试模式可以是延迟故障测试或BIST存储器测试)时，与系统同步地执行扫描输入和扫描输出。在扫描输入和输出模式与测试时钟频率成比例的同时，正常模式与内部时钟的振荡器输入频率成比例。因此，该两个频率(扫描输入/输出和测试模式)被分离(decouple)，并且可以在不影响扫描操作的情况下调节测试模式配时(timing)。

利用时钟电路复位信号触发时钟分频电路的操作，提供了内部分频后的时钟的同时启动，这避免了假信号并提供正确的时钟操作。

测试包括延迟故障测试。在该情况下，在测试模式期间，提供了第一和第二时钟信号的两个时钟周期。第一和第二时钟信号被控制以便在两个时钟周期中的一个或两者中提供时钟脉冲。这种控制是基于采用的特定测试图形选择的，并通过时钟控制块实现。

测试模式优选地以时钟电路复位信号中的进一步转变结束。

该方法也用于BIST存储器测试。在该情况下，在测试图形期间相继提供第一和第二时钟信号。测试模式再次以时钟电路复位信号中的进一步转变结束。

在任一情况下，第一扫描模式优选地以扫描使能线中的第一转变结束，而第二扫描模式以扫描使能线中的第二转变开始。第二转变在时钟电路复位信号中的进一步转变之后。

优选地，通过在时钟电路复位信号中的转变之后集成电路的内部时钟的转变触发时钟分频电路的工作。因此，内部时钟通常用于对分频后的时钟的同时启动配时，并在时钟电路复位信号转变之后。

在一个示例中，在时钟电路复位信号中的转变被用于获得施加到时钟分频器的分频器复位信号之前，采用内部时钟锁定时钟电路复位信号中的转变。这样，在时钟电路复位信号用于产生时钟分频电路的实际分频器复位信号之前，该时钟电路复位信号与内部时钟同步，以避免稳定性问题。

在分频器复位信号中的转变之后，集成电路的内部时钟的下一个上升转变可以触发时钟分频电路的工作。

本发明也提供产生时钟信号和形成集成电路测试电路系统的一部分的电路，该电路包括：

时钟发生电路；

时钟分频电路，用于从时钟发生电路的输出产生不同频率的至少第一和第二时钟信号；以及

时钟切换单元，用于在作为电路的外部输入提供的测试时钟和至少第一和第二时钟信号之间切换，

其中，时钟切换单元包括用于接收触发时钟分频电路操作的信号的复位输入，使得第一和第二时钟信号开始于实质上相同的时间。

这个电路借助时钟信号的同时启动提供片上产生的时钟信号。这些尤其适合全速多核心测试。

至少第一和第二时钟信号可以被提供给用于选通时钟信号的相应的时钟控制块，以便提供选择的时钟脉冲，其中选通时钟信号作为电路输出提供。时钟信号的选通用这种方法使得能够进行延迟故障测试，例如，其中使用两个时钟相位，一个作为启动时钟相位而另一个作为接收时钟相位。

时钟切换单元可以包括采用时钟发生电路的内部时钟锁存复位输入的锁存配置。这提供了用作分频器复位信号的信号的同步。

时钟切换单元可以包括用于产生分频器复位信号的逻辑电路，该分频器复位信号取决于复位输入信号的配时而触发至少第一和第二时钟信号的产生开始。时钟切换单元可以包括在测试时钟和至少第一和第二时钟信号之间切换的多路复用器，然后该逻辑电路产生多路复用器的控制信号。

该逻辑电路使得该电路可在多个模式中运行，包括其中电路在透明模式中操作的应用模式、采用测试时钟的核心测试模式、采用测试时钟的互连模式和采用内部产生的时钟信号的全速测试模式。优选地，全速测试模式使得延迟故障测试模式和BIST存储器测试模式两者都实现。

附图说明

现在结合附图，详细阐述本发明的示例，其中：

图1示出本发明的方法的实现第一示例的时序图。

图2用于解释图1的配时方式的好处。

图3示出本发明的方法的实现第二示例的时序图。

图4示出用于实现本发明的不同方法的配时硬件。

图5更加详细地示出图4的电路。

图6示出图5的电路的不同的工作模式。

图7是用于解释采用图5的电路在测试模式开始时的时序图。

图8是用于解释采用图5的电路在测试模式结束时的时序图。

具体实施方式

本发明涉及具有不同时钟域的多核心的集成电路的全速(@speed)测试。具体地，本发明涉及延迟故障测试和BIST测试。在延迟故障测试中，产生信号转变(称为启动事件)，并且测试该转变是否及时到达扫描链的接收元件(称为捕获事件)。这类测试的主要目标是(电阻性)开路型故障，该故障可能由接触错误、过孔错误、硅化物裂纹等造成。

已经确定：在缺陷显著地劣化信号配时之前，就会出现显著的电阻。因此，为了提高效率，要求接受测试的设备在足够高的频率下进行测试，并且这是全速测试的原因之一。

另外，在测试期间使用的驱动电压应该是最大驱动电压，因为有源器件(晶体管)延迟较小，并且由缺陷引入的延迟变得相对更容易检测到。也应该选择测试的温度以最佳化测试条件。

为了提供全速测试，本发明的系统提供硬件，该硬件使得能够在用于移位模式的相对较慢测试仪驱动时钟和用于正常模式的由片上PLL和分频电路产生的较快时钟之间动态(on the fly)切换。因此，该两个频率(扫描输入/输出和正常模式)被分离(decouple)，并且可以在不影响扫描操作的情况下调节正常模式配时。

为了允许测试具有多个时钟域的电路，正常模式时钟来源于一个特定PLL主时钟。这使得多个频率域被并行测试，因为每一个域在适合的频率能力(frequency capability)上运行。一些时钟可与需要的频率测试条件成比例缩放(通过调节振荡器输入频率)。片上产生的时钟的应用也使得内部频率增加到远超出测试硬件的最大能力。所有高速信号设备可以保留在芯片上，以便该测试可能在低成本测试中实现，而不需要高速接口板，因此对噪声和接触电阻具有更低的敏感性。

对于具有不同的时钟域的不同的核心，测试可以跨时钟域，所述时钟域作为测试过程的一部分交互。这提高了测试的覆盖范围和品质。全速测试的运用采用与功能模式中尽可能相同的时钟路径。这意味着测试采用与功能/应用模式相同的时钟特性(占空比、传播延时)，提高了覆盖范围。

首先将阐述本发明的方法，接下来是适用于实现本发明的测试硬件。

图1示出本发明的测试方法的一个示例的时序图，用于延迟故障测试。

图1示出用于对移位模式周期配时的测试时钟TCK。当扫描使能线“se”为高时，移位模式激活，而当扫描使能线为低时，正常模式激活。在正常模式期间，在这个示例中产生三个内部时钟信号，每一个具有不同的频率，这里示出为clk_xx、clk_yy和clk_zz。这些时钟信号由PLL和分频电路产生。在正常模式期间，测试时钟TCK是无效的。

为了达到延迟故障测试的目的，这些时钟信号的各自相位用于控制所要求的启动事件。具体地，正常模式使用两个时钟周期。时钟控制块(CCB)从时钟信号clk_xx、clk_yy和clk_zz中产生所要求的时钟相位。

在图1的示例中，所述CCB产生下列时钟信号，这些信号用于提供一个选通配置(gating arrangement)，形成一个测试图形的一部分。

clk_g_xx：这是其中存在两个时钟相位的时钟信号clk_xx的选通版本(gated version)。

clk_g_yy：这是其中只存在第一个时钟相位的时钟信号clk_yy的选通版本。

clk_g_z1：这是其中只存在第二个时钟相位的时钟信号clk_zz的选通版本。

clk_g_z2：这是其中存在两个时钟相位的时钟信号clk_zz的选通版本。

此外，所述时序图还示出用于控制选通时钟信号定时的复位信号clockdiv_rst，并且下文还将继续阐述。

信号clk_testshell是仅控制测试结构的时钟，例如存储器周围的BIST外壳(shell)或在核心之间的隔离层。其它的时钟(除了TCK)是功能性时钟，驱动该设计的功能性元件。

由此可见，所述定时方案由三个阶段构成：

(i)同相扫描(第一移位模式)，线se为高。这个同相扫描也包括一个PLL初始化相位和测试控制块装置的控制。

(ii)执行阶段(正常模式)，线se为低。在这个示例中这是一个延迟故障测试正常模式，但是代替地它可以是BIST正常模式。

(iii)异相扫描(第二移位模式)，se为高。在这个示例中这是延迟故障测试扫描输出模式，但是代替地它可以是BIST标签(signature)移出模式。

两种扫描阶段都需与测试仪同步，并因此采用时钟信号TCK限定的测试仪执行。

所述执行阶段要求多个高速时钟脉冲，并且因此所有时钟被切换到内部时钟发生电路。在执行阶段期间，选通时钟信号同时启动，并且不同时地(unaligned)捕获。

内部产生高频时钟(在这个示例中的clk_xx、clk_yy和clk_zz)避免了对高成本、高速器测试仪和复杂的板设计的需要。每一个时钟域在其适合的频率运行。因此，具有多频域的核心可以并行测试而不降低测试效率。

在所述执行阶段中，扫描使能信号‘se’用于将时钟从测试时钟TCK切换为用于产生内部时钟的时钟分频器的内部输出。

当定时信号为低时，定时信号‘clockdiv_rst’用于启动时钟分频器，并释放时钟脉冲。刚好释放两个时钟周期，之后时钟控制块(CCBs)选通时钟。如同所示，CCB可抑制两个时钟脉冲之一，而这使得为多时钟ATPG产生偏差安全(skew-safe)的测试图形。信号“clockdiv_rst”变为高以中止时钟分频器，而信号‘se’这时可以返回到高以切换时钟回到测试时钟TCK并返回到移位模式。

因此，这个配置提供偏差安全的全速时钟域之间的测试，因此提高了测试覆盖范围和品质。为实现这个测试，所有时钟被同时释放，在每一个时钟释放刚好两个周期。结合多时钟ATPG，这保证所有启动事件在任何捕获事件之前发生，并且因此在时钟域之间的交接可以被安全地测试。

在图1中所示的测试过程的不同阶段将结合图1中序号为1至7的配时部分更加详细地阐述。

1.测试设置

全速延迟故障测试不仅仅包括测试向量的执行。在进行测试之前，需要设置全速基础设施(infrastructure)。

测试之前，测试环形振荡器，并按照在环形振荡器频率和每一个核心的最大测试频率之间预先确定的关系调节该振荡器输入频率。

最高级测试控制块(TCB)被设置为在适合的频率操作内部锁相环路(PLL)。所述PLL被初始化并测试锁存。一旦锁存，使用者必须确保所有后续向量保持振荡器输入完全同步并且PLL没有受到干扰。

2.扫描输入

下一步开始测试向量，并扫描输入第一向量。在扫描模式期间，所有内部时钟被切换成跟随测试时钟管脚TCK。同时在扫描期间，时钟分频器通过信号clockdiv_rst保持为复位。

3.正常模式进入

在进入正常模式时，在接受测试的核心中的可扫描触发器(SFF)被切换为正常模式，并且在测试时钟信号TCK的零相位期间内部时钟被切换为时钟分频器输出。从这一点向前，时钟控制块(CCB)控制了时钟的释放和选通。选通可以在一个时钟发生单元中实现，该时钟发生单元包括PLL、分频器、时钟切换元件和CCB。

信号clockdiv_rst独立地保持时钟分频器处于复位状态，以便在测试时钟TCK的零相位期间时钟切换无假信号。

4.启动事件

通过时钟分频器复位信号clockdiv_rst的转变来触发启动。由于时钟分频器复位机制，在子系统中的所有时钟将同时从上升沿开始并触发启动事件。

5.捕获事件

PLL和产生时钟的分频器全速运行并且第二时钟周期以适合的频率释放。在这个第二时钟周期之后，CCB序列器(sequencer)抑制任何进一步的时钟周期。

6.正常模式退出

在完成所有捕获事件之后，复位信号clockdiv_rst变为高并且内部时钟被再次选通为零。为了适应捕获必需的时间，正常模式需要延长多个周期。

7.返回移位模式

最后的步骤是切换回移位模式，同时测试仪的测试时钟TCK同步移出并移入下一个图形。

该机制的一个关键方面是选通时钟信号的同时启动。通过这种方法，从功能性时钟分频器得到正常模式时钟。如果没有某种形式的同步，各种时钟可具有随机顺序。然而，延迟故障多时钟域测试(或者通过多时钟ATPG或其它)的主要要求是所有启动事件必须发生在任何捕获事件之前。

这个要求源于已知的ATPG算法。ATPG把启动和捕获看作两个独立的事件。这意味着多时钟ATPG对启动和捕获事件将独立地计算时钟域交叉的保持(或屏蔽)(masking)。通过启动一个时钟域并保持其它(一些)时钟域，从而产生一个安全启动，捕获也类似。然而，如果时钟方案安排一个启动时钟在另一域的捕获时钟之后，在ATPG没有适当地屏蔽的情况下，后一个捕获可能破坏该启动。

参照图2解释这项要求：

在这个示例中，时钟域z1交接时钟域z2，而z2也交接域yy。多时钟ATPG被应用于识别交接(interface)以及适当地保持/屏蔽。

所述ATPG算法产生实现z1和z2之间的交接的图形。z1启动至z2，并且通过选通z1的捕获时钟(虚线表示)z2的捕获是安全的(见图2中的标记)。

选通z2的启动脉冲。当z2捕获时，ATPG也将屏蔽从z2到yy的数据。然而，所述ATPG在yy中将只为捕获事件而不为启动事件进行屏蔽(按照ATPG的术语，只有从z2到yy的最终的向量数据被屏蔽为X，而且当z2在启动期间是保持状态时，初始向量数据被认为是有效的)。

示出域yy具有迟启动，在域z2中的捕获之后(通过交叉示出)。这就不能被标准ATPG识别和修正。由于这个原因，需要一个启动同步机制。

因此，所有启动和捕获周期的一个可预测的顺序是必要的。本发明的方法提供了同时启动的所有时钟(但不一定无偏差)，但是允许捕获时钟不同步。于是，各种时钟域交接技术可以用于处理相位差异和/或不同的频率。

上述解释的方法可以被应用到BIST存储器测试，并且图3示出了BIST全速时序图。

这和图1本质上相同，但是在正常模式中允许不受限制的数目的(快速)正常模式时钟周期，如区域30中所示。这使得存储器被并行测试，但是每一个存储器在适合的频率测试。

现在结合图4阐述定时硬件。从上述内容中将显而易见，所述硬件需要达到的各种配时要求是：

-必须尽可能在测试前(即正常模式)初始化PLL并在测试期间保持锁存状态。

-为了在测试仪时钟管脚(TCK)和内部时钟之间的无假信号切换，有必要定义一个其中进行来回切换的公共时钟相位。为达到这个目的，当信号clockdiv_rst被激活(为高)时，从公共PLL源产生时钟的所有时钟分频器被设置为输出低电平。

-为了使得多时钟域测试强健(robust)，所有启动事件发生在任何捕获事件之前。为达到这个目的，当信号clockdiv_rst转变为低时，所有时钟分频器都从上升沿开始工作。

-为了保证在测试期间与应用模式期间尽可能相同的配时条件，时钟使用相同的应用时钟发生器和时钟路径。由于没有使用测试专用的时钟发生，这意味着设计和配时封闭(timing closure)的工作减少为一个发生器的设计。

PLL电路40从参考输入端42提供的参考时钟。时钟分频电路44产生要求的时钟频率。时钟切换模块46插入在时钟分频器44之后，并提供位于测试仪时钟管脚48(TCK)和PLL-分频器产生的时钟之间的切换。一个辅助输入管脚50 clockdiv_rst用于与扫描启动“ se”信号无关地控制切换。

该信号(clockdiv_g_rst)的选通变型(derivative)52是时钟分频器44的输出，并控制时钟的激活。

在切换块46之后，时钟控制块(CCB)模块54插入到每一个时钟输出处。这些CCB(在时钟发生单元级或者，如果可以，在小芯片(chiplet)级)控制在正常模式期间释放的时钟脉冲的数量。例如，一个可以用于固定型测试，而一个可以用于延迟故障测试，其中每一个都可以被选通。

添加与时钟分频器有关的控制块的方法提供一种通用的方法，并且这种方法允许少量的配时关键信号(timing critical signal)。使用不连续运行但是同时启动的时钟信号提供避免倾斜/假信号问题的强健设计。

图4也示出测试控制块(TCB)56。在图4中，TCB56、CCB54和时钟切换46是功能性元件，而PLL40和分频器44是测试专用器件。

在图5中更加详细地示出了时钟切换。

来自管脚clockdiv_rst的信号与PLL时钟最初是同步的，从而避免亚稳定性问题，使用触发器60、62达到这个目的。

一个逻辑选通配置64以分频器复位信号clockdiv_g_rst的形式产生一个用于时钟分频器的控制信号，同时也提供一个用于输出多路复用器66的控制信号，该输出多路复用器为CCB提供测试时钟TCK，否则为CCB提供内部产生的时钟68。因此多路复用器功能是每一个时钟分频器输出和测试仪时钟管脚TCK的简单的2∶1复用。

如果断言(assert)clockdiv_rst信号，则时钟分频器(同步地)复位为零，允许在分频器时钟和测试仪时钟管脚TCK之间切换。当所述信号在正常模式中去断言(de-assert)时，则允许高速时钟运行。

图6的表格示出所述电路的功能。

如图所示，逻辑电路64有三个控制输入端，它们是：

(i)tck_sel

这是一个用于选择测试操作的测试时钟频率(对传统测试时tck_sel＝1)或者用于选择内部产生的时钟信号(对全速测试时tck_sel＝0)的控制线。

(ii)seq_se

这个输入端取决于图6的表格中用“S”表示的扫描使能线状态控制时钟分频器和多路复用器。

(iii)tck_en

这个输入端作为常规的使能线，必须足够高使得多路复用器输出TCK测试时钟，并且必须对产生时钟分频器激励脉冲clockdiv_g_rst而言是高的。

逻辑电路64包括用于产生多路复用器控制输入的第一与门64a，而且当tck_en时为高，当tck_sel和seq_se两个或其中之一为高时第一与门64a为高。第二与门64b产生时钟分频器的复位信号clockdiv_g_rst，而且当在输入clockdiv_rst上的高到低的转变已经通过触发器60、62时这个复位信号变低。

或门64c、64d完成了上述功能，其中一个64c基于tck_sel或seq_se提供输入给与门64a，并且其它64d提供控制线seq_se和同步clockdiv_rst信号的或功能。

从图6可以看出，逻辑电路64允许实现许多模式。

应用模式具有禁用的时钟电路系统，所有三个控制线为低，致使分频器复位信号clockdiv_g_rst为低。

硬件支持核心测试、互连测试、调试测试和固定型测试，并且对于这些模式中的每一个，多路复用器控制线为高以便测试时钟TCK从多路复用器中输出。这就是tck_sel和tck_en都为高的结果。

图6也示出全部控制线为高的移出模式，其中多路复用器输出测试时钟TCK。

如图6中所示，全速测试使控制线tck_en为1和tck_sel为0。这意味着多路复用器控制取决于S的值。当S＝1时，在移位模式期间，多路复用器被控制输出时钟信号TCK。当S＝0时，在正常模式期间，多路复用器被控制输出内部产生的时钟。因此，seq_se控制时钟多路复用器并允许clockdiv_rst启动或复位时钟分频器。

另外，时钟分频器仅被控制线clockdiv_rst50初始化。这具有从移位模式期间的1到正常模式开始的0的转变。

一旦clockdiv_rst转变通过触发器60、62被传送到clockdiv_g_rst 时钟分频器输入端，这个1到0的转变就启动时钟分频电路操作。

管脚clockdiv_rst仍用作扫描输入，但是在控制信号seq_se变低之前必须输入高(一段时间)(在正常模式退出之前反之亦然)。

时钟分频器44必须提供保持/复位功能以使每一个分频器从启动边沿开始。当保持激活时所有时钟输出必须保持低，而且一旦保持变为无效所有时钟输出必须从上升沿开始。图7中示出了这个特点。

信号clk_div_in是PLL输出，它被进一步分频以提供与PLL时钟除以2、3和4对应的分频后的时钟输出clk_div2、clk_div3、clk_div4。

如图所示，在复位信号clockdiv_g_rst变低之后PLL时钟clk_div_in的下一个上升沿触发分频后的时钟的开始。

在采用分频后的PLL时钟的正常模式结束前，(当clockdiv_g_rst变高)保持功能被重断言(reassert)，并且所有时钟分频器必须在0时钟相位保持/复位。优选地同步进行，以便激活复位不会产生假信号，假信号可能会破坏数据，例如在BIST发动机的分析仪中。如上文概述，对延迟故障测试而言，CCB控制着时钟的精确数目，所以由clockdiv_g_rst停止时钟不是关键的。

对BIST-和尤其是诊断-而言，时钟没有假信号是很重要的，因为假信号会导致时钟的不确定性。因此要求分频器提供如图8中所示的波形。在复位信号clockdiv_g_rst回到高之后，PLL时钟的下一个上升沿触发在分频后的时钟中的最后一个至零的转变。

在测试模式期间，分频器被设置为使得只有与测试有关的复位信号是激活的。任何功能性模式信号必须选通断开或是禁用的。

在非测试模式中与测试有关的复位信号必须是禁用的。可以通过专用TCB信号实现这一点。另一方面，与测试有关的复位信号在功能性模式期间应该完全禁用。它必须保证时钟系统在功能性模式期间可以正确启动。

没有详细说明提供内部分频后的时钟信号的选通的时钟控制块，因为这些在本技术领域是常规的。

时钟选通配置基本上包括一端接收被选通的时钟信号而另一端接收控制信号的与门，该与门可以是在其输入端具有逻辑电路的锁存器元件的输出端，例如在D型触发器的D输入端的逻辑电路。也可以使用小芯片级选通，它被定义为在小芯片或核心的外壳中在每一个时钟树的开始处插入的选通。中心选通(也叫做时钟控制块控制)是在最高级时钟发生器单元中并且在每个输出时钟之前在时钟树的根部插入的选通，上述示例假定使用CCB。

对本领域的技术人员而言，选通功能的不同的可能的实现方式是显而易见的。在上述示例中，CCB控制在正常模式中释放的时钟的数量，2个时钟周期用于延迟故障测试和多个时钟周期用于BIST。ATPG也可控制捕获事件的启动的发生。

上述已经示出采用各种低到高和高到低的转变，但是当然可以反过来。

对本领域的技术人员而言，各种其他改进是显而易见的。

Claims

1.一种测试包括多个核心的集成电路的方法，至少两个核心具有不同频率的、不同但相关联的第一和第二时钟信号，该方法包括：

在第一扫描模式期间，采用定时在测试频率(TCK)下的定时扫描链为电路提供测试信号；

结束第一扫描模式；

随后在时钟电路复位信号(clockdiv_rst)中提供转变；

采用在时钟电路复位信号(clockdiv_rst)中的转变触发时钟分频电路(44)的操作，时钟分频电路(44)从集成电路的内部时钟(40)获取第一和第二时钟信号(clk_xx、clk_yy、clk_zz)，使得第一和第二时钟信号开始于实质上相同的时间；

在测试模式期间，执行集成电路的测试，所述至少两个核心采用从第一和第二时钟信号(clk_xx、clk_yy、clk_zz)获取的配时(clk_g_xx、clk_g_yy、clk_g_z1、clk_g_z2)来定时，以及

结束测试模式，并开始第二扫描模式，在第二扫描模式期间采用定时在测试频率(TCK)下的定时扫描链输出测试信号的结果。

2.根据权利要求1的方法，其中测试包括延迟故障测试。

3.根据权利要求2的方法，其中在测试模式期间，提供第一和第二时钟信号的两个周期。

4.根据权利要求3的方法，其中控制第一和第二时钟信号使得在两个时钟周期之一或二者中提供时钟脉冲。

5.根据权利要求2的方法，其中采用时钟电路复位信号(clockdiv_rst)中的进一步转变结束测试模式。

6.根据权利要求1的方法，其中测试包括BIST存储器测试。

7.根据权利要求6的方法，其中在测试模式期间，连续地提供第一和第二时钟信号。

8.根据权利要求6的方法，其中采用时钟电路复位信号(clockdiv_rst)中的进一步转变结束测试模式。

9.根据权利要求5或8的方法，其中通过扫描使能线(se)中的第一转变结束第一扫描模式，并且通过扫描使能线(se)中的第二转变开始第二扫描模式，第二转变在时钟电路复位信号(clockdiv_rst)中的所述进一步转变之后。

10.根据权利要求1的方法，其中在时钟电路复位信号(clockdiv_rst)中的转变之后，集成电路的内部时钟(40)的转变触发时钟分频电路(44)的操作。

11.根据权利要求10的方法，其中在时钟电路复位信号(clockdiv_rst)中的转变被用于获取施加到时钟分频器(44)的分频器复位信号(clockdiv_g_rst)之前，采用内部时钟(40)锁定时钟电路复位信号(clockdiv_rst)中的转变。

12.根据权利要求11的方法，其中在分频器复位信号(clockdiv_g_rst)中的转变之后，集成电路的内部时钟(40)的下一个上升转变触发时钟分频电路(44)的操作。

13.一种电路，其用于产生时钟信号和形成集成电路测试电路的一部分，该电路包括：

时钟发生电路(40)；

时钟分频电路(44)，用于从时钟发生电路(40)的输出产生不同频率的至少第一和第二时钟信号(clk_xx、clk_yy、clk_zz)；以及

时钟切换单元(46)，用于在作为电路的外部输入的测试时钟(TCK)和所述至少第一和第二时钟信号之间切换，

其中，时钟切换单元(46)包括用于接收触发时钟分频电路(44)的操作的信号的复位输入(clockdiv_rst)，使得第一和第二时钟信号开始于实质上相同的时间。

14.根据权利要求13的电路，其中所述至少第一和第二时钟信号(clk_xx、clk_yy、clk_zz)分别被提供给用于选通时钟信号的相应的时钟控制块(54)，以便提供所选择的时钟脉冲，其中所选通的时钟信号(clk_g_xx、clk_g_yy、clk_g_z1、clk_g_z2)作为电路输出提供。

15.根据权利要求13的电路，其中时钟切换单元(46)包括采用时钟发生电路(40)的内部时钟(clk_div_in)锁存复位输入(clockdiv_rst)的锁存配置(60、62)。

16.根据权利要求13的电路，其中时钟切换单元(46)包括产生分频器复位信号(clockdiv_g_rst)的逻辑电路(64)，该分频器复位信号(clockdiv_g_rst)取决于复位输入信号(clockdiv_rst)的配时触发所述至少第一和第二时钟信号(clk_xx、clk_yy、clk_zz)的开始产生。

17.根据权利要求16的电路，其中时钟切换单元(46)包括在测试时钟(TCK)和所述至少第一和第二时钟信号之间切换的多路复用器(66)，并且其中逻辑电路(64)产生用于多路复用器(66)的控制信号。

18.根据权利要求13至17中任意一项的电路，可在多种模式中工作，包括电路按透明模式工作的应用模式、采用测试时钟的核心测试模式，采用测试时钟的互连模式和采用内部产生的时钟信号的全速测试模式。

19.根据权利要求18的电路，其中全速测试模式包括延迟故障测试模式或BIST存储器测试模式。