CN109839586A - 一种soc芯片ip时钟在dft中的处理技术 - Google Patents

一种soc芯片ip时钟在dft中的处理技术 Download PDF

Info

Publication number
CN109839586A
CN109839586A CN201910180824.4A CN201910180824A CN109839586A CN 109839586 A CN109839586 A CN 109839586A CN 201910180824 A CN201910180824 A CN 201910180824A CN 109839586 A CN109839586 A CN 109839586A
Authority
CN
China
Prior art keywords
clock
soc chip
dft
processing technique
test
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201910180824.4A
Other languages
English (en)
Inventor
何立柱
冯建华
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shixin Electronic Technology (wuxi) Co Ltd
ALCHIP Tech Ltd
Original Assignee
Shixin Electronic Technology (wuxi) Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shixin Electronic Technology (wuxi) Co Ltd filed Critical Shixin Electronic Technology (wuxi) Co Ltd
Priority to CN201910180824.4A priority Critical patent/CN109839586A/zh
Publication of CN109839586A publication Critical patent/CN109839586A/zh
Pending legal-status Critical Current

Links

Landscapes

  • Tests Of Electronic Circuits (AREA)
  • Test And Diagnosis Of Digital Computers (AREA)

Abstract

本发明公开了一种SOC芯片IP时钟在DFT中的处理技术，处理技术的具体步骤为对IP时钟进行DFT扫描链测试；引入时钟控制电路到DFT扫描链测试电路中，输出多位控制信号；将此信号引入到对应的IP时钟上；将SOC芯片放置在ATE基台上，使ATE基台上的探头与SOC芯片接触；ATPG工具产生具体的测试向量后，在ATE基台上根据测试向量对SOC芯片进行测试；本发明的SOC芯片IP时钟在DFT中的处理技术，最少时需要2个OCC模块，对芯片端口的要求降低；同时各个时钟域互连的timing path可以测到，测试覆盖率提高；将时钟控制电路进行合并，减少插入cell的数量，可以最大限度的提高测试覆盖率，使用方便，便于推广。

Description

一种SOC芯片IP时钟在DFT中的处理技术
技术领域
本发明涉及集成电路可测性设计以及扫描链测技术领域，尤其涉及一种SOC芯片IP时钟在DFT中的处理技术。
背景技术
随着集成电路设计和工艺的高速发展，SOC芯片所集成的IP核也越来越复杂，特别是高速接口方面如DDR和PCIE。这些IP设计的高复杂性体现之一，在于其有多时钟域、多时钟端口；而且这是时钟域，有些有时钟路径(timing path),有些又没有。所以在DFT设计高测试覆盖率的要求下，对这些IP时钟的处理至关重要。
在DFT设计高测试覆盖率中，通常情况下会把相同频率的时钟连到一起，用同一个OCC(on chip clock)片上时钟单元处理。但是时钟间有大的timing path很难满足，导致芯片的扫描链测试不通过。
另一种方法是在每个时钟上都插入OCC，但是OCC电路间timing path不可测，会导致测试覆盖率的降低，而且由于用到了多个OCC，对芯片端口的要求也很大；在芯片端口不够的情况下，此方法也行不通。
发明内容
本发明的目的是为了解决现有技术中的问题，而提出的一种SOC芯片IP时钟在DFT中的处理技术。
为了实现上述目的，本发明采用了如下技术方案：
一种SOC芯片IP时钟在DFT中的处理技术，所述处理技术的具体步骤为：
(1)对IP时钟进行DFT扫描链测试；
(2)引入时钟控制电路到DFT扫描链测试电路中，输出多位控制信号；
(3)将此信号引入到对应的IP时钟上；
(4)将SOC芯片放置在ATE基台上，使ATE基台上的探头与SOC芯片接触；
(5)ATPG工具产生具体的测试向量后，在ATE基台上根据测试向量对SOC芯片进行测试。
优选的，所述时钟控制电路连同扫描链一起加入到整个SOC芯片的扫描电路中，以便于在ATPG产生测试向量时，可以灵活开启各个控制信号。
优选的，所述时钟电路为在DFT扫描链测试时在capture模式下不同时反转的控制电路。
与现有技术相比，本发明提供了一种SOC芯片IP时钟在DFT中的处理技术，具备以下有益效果：
(1)、该发明的处理技术最少时需要2个OCC模块，对芯片端口的要求降低；同时各个时钟域互连的timing path可以测到，测试覆盖率提高。
(2)、该发明的处理技术将时钟控制电路进行合并，减少插入cell的数量，可以最大限度的提高测试覆盖率，使用方便，便于推广。
该装置中未涉及部分均与现有技术相同或可采用现有技术加以实现，本发明结构简单，操作方便。
附图说明
图1为本发明提出的一种SOC芯片IP时钟在DFT中的处理技术的举例电路原理图；
图2为本发明提出的一种SOC芯片IP时钟在DFT中的处理技术的举例电路原理图；
图3为本发明提出的一种SOC芯片IP时钟在DFT中的处理技术的举例电路原理图；
图4为本发明提出的一种SOC芯片IP时钟在DFT中的处理技术的举例电路原理图。
具体实施方式
为使本发明实现的技术手段、创作特征、达成目的与功效易于明白了解，下面结合具体实施方式，进一步阐述本发明。
实施例1
一种SOC芯片IP时钟在DFT中的处理技术，处理技术的具体步骤为：
(1)对IP时钟进行DFT扫描链测试；
(2)引入时钟控制电路到DFT扫描链测试电路中，输出多位控制信号；
(3)将此信号引入到对应的IP时钟上；
(4)将SOC芯片放置在ATE基台上，使ATE基台上的探头与SOC芯片接触；
(5)ATPG工具产生具体的测试向量后，在ATE基台上根据测试向量对SOC芯片进行测试。
时钟控制电路连同扫描链一起加入到整个SOC芯片的扫描电路中，以便于在ATPG产生测试向量时，可以灵活开启各个控制信号。
时钟电路为在DFT扫描链测试时在capture模式下不同时反转的控制电路。
如图1所示，假设IP有4个clock，clk1和clk2同源，但是内部clock domain间有false path,clk3和clk4同源，但是内部clock domain间有false path,
常规处理：IP的clock前都插入OCC结构来控制；
缺点：插入太多OCC电路，端口用太多；
引入时钟控制电路,和dft测试电路一起加到function电路里的；如图2所示，可以做到在scan_mode＝1时，输出o_ctrl不同时为1，在scan shift模式下(scan_en＝1),所有clock都导通，capture模式下(scan_en＝0)又有clock不同时导通，导通情况由ATPG算法和clock control电路确定。
上述的例子可以由下面2种方式解决：
如图3所示，电路中插入2个2位的控制电路和2个OCC；OCC1，OCC2间时false path,不会产生pattern；Clk1和clk2同在OCC1下，但是时钟不同时导通，导通情况由前面的时钟控制电路决定，Clk3,clk4同理。
图4为一个2位的控制电路和2个OCC，该方法是基于上述方法的改进办法，将时钟控制电路进行合并，减少插入cell的数量，最后可以做到：IP时钟在DFT扫描链测试时在capture模式下不同时反转。
需要说明的是，本发明提供了一种SOC芯片IP时钟在DFT中的处理技术，最少时需要2个OCC模块，对芯片端口的要求降低；同时各个时钟域互连的timing path可以测到，测试覆盖率提高；将时钟控制电路进行合并，减少插入cell的数量，可以最大限度的提高测试覆盖率，使用方便，便于推广。
以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，根据本发明的技术方案及其发明构思加以等同替换或改变，都应涵盖在本发明的保护范围之内。

Claims (3)

1.一种SOC芯片IP时钟在DFT中的处理技术，其特征在于，所述处理技术的具体步骤为：
(1)对IP时钟进行DFT扫描链测试；
(2)引入时钟控制电路到DFT扫描链测试电路中，输出多位控制信号；
(3)将此信号引入到对应的IP时钟上；
(4)将SOC芯片放置在ATE基台上，使ATE基台上的探头与SOC芯片接触；
(5)ATPG工具产生具体的测试向量后，在ATE基台上根据测试向量对SOC芯片进行测试。
2.根据权利要求1所述的一种SOC芯片IP时钟在DFT中的处理技术，其特征在于，所述时钟控制电路连同扫描链一起加入到整个SOC芯片的扫描电路中，以便于在ATPG产生测试向量时，可以灵活开启各个控制信号。
3.根据权利要求1所述的一种SOC芯片IP时钟在DFT中的处理技术，其特征在于，所述时钟电路为在DFT扫描链测试时在capture模式下不同时反转的控制电路。
CN201910180824.4A 2019-03-11 2019-03-11 一种soc芯片ip时钟在dft中的处理技术 Pending CN109839586A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201910180824.4A CN109839586A (zh) 2019-03-11 2019-03-11 一种soc芯片ip时钟在dft中的处理技术

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201910180824.4A CN109839586A (zh) 2019-03-11 2019-03-11 一种soc芯片ip时钟在dft中的处理技术

Publications (1)

Publication Number Publication Date
CN109839586A true CN109839586A (zh) 2019-06-04

Family

ID=66885559

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910180824.4A Pending CN109839586A (zh) 2019-03-11 2019-03-11 一种soc芯片ip时钟在dft中的处理技术

Country Status (1)

Country Link
CN (1) CN109839586A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112231999A (zh) * 2020-09-24 2021-01-15 联暻半导体(山东)有限公司 一种提高双沿时钟电路测试覆盖率的装置及其设计方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1381878A (zh) * 2001-04-18 2002-11-27 深圳市中兴集成电路设计有限责任公司 一种提高电路测试故障覆盖率的方法
CN1584618A (zh) * 2004-05-26 2005-02-23 中国科学院计算技术研究所 一种应用于系统级芯片测试中的芯核并行包装电路和方法
CN101371153A (zh) * 2006-01-06 2009-02-18 Nxp股份有限公司 Ic测试方法和装置
CN101923133A (zh) * 2010-01-21 2010-12-22 上海大学 集成电路片上系统核间连线故障的测试系统和方法
CN102183721A (zh) * 2010-12-14 2011-09-14 青岛海信信芯科技有限公司 多时钟域测试方法及测试电路
US9311444B1 (en) * 2014-07-10 2016-04-12 Sandia Corporation Integrated circuit test-port architecture and method and apparatus of test-port generation

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1381878A (zh) * 2001-04-18 2002-11-27 深圳市中兴集成电路设计有限责任公司 一种提高电路测试故障覆盖率的方法
CN1584618A (zh) * 2004-05-26 2005-02-23 中国科学院计算技术研究所 一种应用于系统级芯片测试中的芯核并行包装电路和方法
CN101371153A (zh) * 2006-01-06 2009-02-18 Nxp股份有限公司 Ic测试方法和装置
CN101923133A (zh) * 2010-01-21 2010-12-22 上海大学 集成电路片上系统核间连线故障的测试系统和方法
CN102183721A (zh) * 2010-12-14 2011-09-14 青岛海信信芯科技有限公司 多时钟域测试方法及测试电路
US9311444B1 (en) * 2014-07-10 2016-04-12 Sandia Corporation Integrated circuit test-port architecture and method and apparatus of test-port generation

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
刘辉聪等: ""一款用于多媒体处理的异构多核系统芯片的可测试性设计"", 《中国科学：信息科学》 *

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112231999A (zh) * 2020-09-24 2021-01-15 联暻半导体(山东)有限公司 一种提高双沿时钟电路测试覆盖率的装置及其设计方法
CN112231999B (zh) * 2020-09-24 2023-09-15 联暻半导体(山东)有限公司 一种提高双沿时钟电路测试覆盖率的装置及其设计方法

Similar Documents

Publication Publication Date Title
Lin et al. High-frequency, at-speed scan testing
CN111610435B (zh) 用于控制时钟门控单元的控制电路、芯片及控制方法
US8032806B1 (en) Input-output device testing including initializing and leakage testing input-output devices
US6446230B1 (en) Mechanism for enabling compliance with the IEEE standard 1149.1 for boundary-scan designs and tests
US7032151B2 (en) Systems and methods for testing integrated circuits
JP2010520480A (ja) 走査シフト中のピーク電力問題を防止する回路
DE60228551D1 (de) Mehrfacherfassungs-dft-system für integrierte schaltungen auf scan-basis
US20080001616A1 (en) Testing Components of I/O Paths of an Integrated Circuit
CN101071155A (zh) 一种可实现边界扫描多链路测试的装置及方法
KR20070070660A (ko) 연결선 지연 고장 테스트 제어기 및 이를 이용한 연결선고장 테스트 장치
CN110007217A (zh) 一种低功耗边界扫描测试方法
US9222981B2 (en) Global low power capture scheme for cores
CN106597265A (zh) 一种jtag链路自动实现通道切换的方法及系统
CN109765482A (zh) 一种多芯片间高速互连测试方法
TWI418824B (zh) 判斷通訊頻道中的抖動之方法和系統
US6747473B2 (en) Device under interface card with on-board testing
US7380189B2 (en) Circuit for PLL-based at-speed scan testing
CN109839586A (zh) 一种soc芯片ip时钟在dft中的处理技术
CN114582415A (zh) 多周期路径电路、芯片上控制器及控制系统
US20030005374A1 (en) Method and apparatus for testing an I/O buffer
RU189608U1 (ru) Адаптер тестирования канала оперативной памяти третьего поколения
CN201141902Y (zh) 电子元件的检测系统
US20070022312A1 (en) Clock generation circuit
US20020175699A1 (en) Semiconductor integrated circuit device and fault-detecting method of a semiconductor integrated circuit device
US20120137187A1 (en) System and method for scan testing integrated circuits

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication
RJ01 Rejection of invention patent application after publication

Application publication date: 20190604