JPS63203012A

JPS63203012A - アナログ・デジタル変換器

Info

Publication number: JPS63203012A
Application number: JP63027368A
Authority: JP
Inventors: バルデス・イー・ガルツ
Original assignee: Tektronix Inc
Current assignee: Tektronix Inc
Priority date: 1987-02-09
Filing date: 1988-02-08
Publication date: 1988-08-22
Also published as: EP0278594A3; EP0278594A2; US4719447A; JPH0319730B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野コ本発明は、デジタル・アナログ変換器、特に、アナログ
人力信号の振幅を高精度で表すデジタル・ワードを発生
する並列型、即ち、「フラッシュ型」アナログ・デジタ
ル変換器に関する。

［従来の技術及び発明が解決しようとする課題］並列型
、又は「フラッシュ型」アナログ・デジタル変換器と一
般に呼ばれている型式のアナログ・デジタル変換器は、
１組の電圧比較器を用いており、これら比較器の各々は
、アナログ信号入力端及び電圧基準入力端を具えている
。比較器のアナログ信号入力端を共通接続し、シングル
エンド人力構成とする。また、基準電圧入力端は、直列
接続抵抗回路網からの基準電圧を受ける。これら比較器
は、入力信号の振幅に対応する「サーモメータ（ｔｈｅ
ｒｍｏｍｅｔｅｒ）　Ｊコードを形成する出力信号を発
生する。次に、このサーモメータ・コードを２進形式の
デジタル信号にエンコードする。

通常、アナログ・デジタル変換器は、集積回路として組
み立てる。シングルエンド入力構成である集積回路型式
のフラッシュ型アナログ・デジタル変換器は、入力信号
電流の主要な戻り経路（リターン・パス）として集積回
路基板（サブストレート）を用いている。同一のアナロ
グ人力信号を総ての比較器に供給するので、かなりのノ
イズ電流が容量的に基板に注入される。これらノイズ電
流により、各部分を構成する異なる回路間、及び集積回
路内を流れる信号間に許容できないレベルのクロス・ト
ークが生じる。ノイズ電流が存在すると、アナログ・デ
ジタル変換器の精度が低下する。また、かなりの量の戻
り信号電流が、基準電圧及び電源回路を介して流れる。

よって、回路動作を適切にするには、戻り電流経路の各
々をアナログ入力信号の信号源グランド（接地）に低イ
ンピーダンスで接続する必要がある。しかし、かかる低
インピーダンスの戻り接続を行うのは、困難であった。

したがって本発明の目的は、アナログ入力信号の振幅に
正確に対応するデジタル出力ワードを発生する並列型、
即ち、「フラッシュ型」アナログ・デジタル変換器の提
供にある。

本発明の他の目的は、ノイズ電流を大幅に抑圧したアナ
ログ・デジタル変換器の提供にある。

本発明の更に他の目的は、アナログ入力信号源グランド
への低インピーダンスの戻り電流接続の必要性を軽減す
るか、なくした構成のアナログ・デジタル変換器の提供
にある。

本発明の他の目的は、集積回路として製造するのに適当
なアナログ・デジタル変換器の提供にある。

［課題を解決するための手段及び作用］本発明のアナロ
グ・デジタル変換器は、アナログ信号を受け、等しい振
幅で逆極性の入力信号を発生し、ブシュプル型式で異な
る比較器群に供給する。回路構成は、入力信号を発生し
、処理する入力回路（入力手段）と、各比較器がアナロ
グ入力端、基準入力端及び出力端を有する独立した第１
及び第２比較器群と、共通の直列接続抵抗回路網（基準
電圧手段）と、２個のエンコーダ及びデジタル加算器の
如き出力回路（出力手段）とを具えている。

入力回路は、アナログ入力信号を受け、等しい振幅で逆
極性の適当な第１及び第２アナログ人力信号を発生する
。第１人力信号を第１比較器群のアナログ入力端に供給
し、第２人力信号を第２比較器群のアナログ入力端に供
給する。共通抵抗回路網は、一連の異なる基準電圧を発
生し、これら基準電圧を比較器の基準入力端に供給する
。各比較器は、その入力端のアナログ人力信号及び基準
電圧の比較関係を表す「高」又は「低」電圧状態の出力
信号を発生する。各比較器群の比較器の出力は、アナロ
グ信号の電圧レベルに対応する独立したデジタル・サー
モメータ・コードを形成する。

エンコーダは、各比較器群が発生した同じ電圧状態（例
えば、「高」電圧〉の出力の数を検出し、これら数に対
応する２進信号を発生する。加算器は、２進信号を加算
し、所望の２進出力ワードを発生する。

好適な実施例においては、一方の比較器群へのアナログ
及び基準入力は、夫々非反転及び反転であり、他方の比
較器群へのアナログ及び基準人力は、夫々反転及び非反
転である。このような構成により、異なる比較器群間に
相補的機能を与える。

他の好適な実施例では、電圧源（オフセット手段）が定
電圧を与え、この定電圧により、比較器群の一方に供給
されたアナログ入力信号をオフセットする。この電圧オ
フセットにより、他の好適な実施例よりも少ない抵抗器
で、即ち、少ない電気的接続により構成できる簡単な共
通抵抗回路網の利用が容易になる。

適切な物理的レイアウトの集積回路として実現すると、
本発明のアナログ・デジタル変換器は、集積回路の小さ
な領域への等しく逆極性のノイズ電流の注入を制限する
。これにより、集積回路に流れる他の信号との間のクロ
ス・トークが減少する。また、この回路は、基板及び電
流源接続内に入り込む正峰の・ノイズ電流を減らすので
、その結果、信号源と、グランド導体、基準信号源及び
電流源との間を非常な低インピーダンスで接続する必要
性を減らすか、なくす。ノイズ電流の減少により、高精
度のアナログ・デジタル変換器が得られる。

本発明の他の目的及び利点は、添付図を参照した以下の
好適な実施例の説明より明かになろう。

［実施例］第１図は、本発明のアナログ・デジタル変換器の好適な
実施例の回路図である。本発明のアナログ・デジタル変
換器への動作の概略は、次の通りである。変換器Ａは、
入力端子Ｂのアナログ人力信号を受け、出力端子Ｃに対
応する２進出力ワードを発生する。このアナログ人力信
号は、入力手段であるインバータ（位相反転器）Ｄを介
して比較器群Ｅに供給されると共に、直接的に比較器群
Ｆに供給される。インバータＤの出力信号及びアナログ
入力信号は、振幅が等しいが、逆極性である。これら信
号は、比較器に供給される前に、独立した信号処理器Ｇ
１及びＧ２により任意に処理してもよい。共通直列接続
抵抗回路網（基準電圧手段）Ｈからの基準電圧を比較器
群Ｅ及びＦの比較器に供給する。比較器群Ｅ及びＦの比
較器は、独立したデジタル・サーモメータ・コード出力
を夫々のエンコーダＩ及びＪに供給する。これらエンコ
ーダＩ及びＪは、同様な状態（例えば、「高」電圧）で
供給された比較器出力の数に対応する２進出力信号を与
える。加算器Ｋによりエンコーダ■及びＪからの出力信
号を加算し、出力端子Ｃに所望の２進出力ワードを形成
する。これらエンコーダＩ、Ｊ及び加算器Ｋが出力手段
となる。

第１図の変換器への構成を更に詳細に説明すると、イン
バータＤは、端子Ｂからのライン（１０）の瞬時に変化
可能な連続アナログ人力信号ＶＡを受け、ライン（１２
）に信号−ＶＡ　を発生する。

信号処理器Ｇ１　及びＧ２の各々は、例えば、任意のサ
ンプルホールド回路で構成してもよく、このサンプルホ
ールド回路は、規則的な時間間隔でその入力端に供給さ
れた信号をサンプルし、各サンプリング周期が開始した
際の入力信号の振幅に対応する周期的な可変出力を与え
る。信号ＶＡを受ける信号処理器Ｇ、　　は、ライン〈
１４）を介して比較器群Ｆの比較器に出力信号Ｖ１を与
える。信号−ＶＡを受ける信号処理器Ｇ２は、ライン（
１８）を介して比較器群Ｅの比較器に出力信号Ｖ２　を
与える。

比較器群Ｅ及びＦは、合わせて７個の同様な設計の電圧
比較器（２０ａ’）〜（２０ｇ）を具えている。単なる
例として、７個の電圧比較器は、３ビツトアナロ５グ・
デジタル変換器Ａとなる。本発明により、異なる出力ビ
ツト数のアナログ・デジタル変換器を実現できることが
当業者には理解できよう。比較器群Ｅは、比較器（２，
Ｏｅ）〜（２０ｇ）を含んでおり、比較器群Ｆは、比較
器（２０ａ＞〜（２０ｄ）を含んでいる。比較器群Ｅの
比較器（２０ｅ）〜（２０ｇ）は、夫々アナログ入力端
（２２ｅ）〜（２２ｇ）、基準入力端（２４ｅ）〜（２
４ｇ）、及びロジック出力端（３０ｅ）〜（３０ｇ）を
有している。比較器群Ｆの比較器（２０ａ）　〜（２０
ｄ）は、夫々アナログ入力端（２２ａ）〜（２２ｄ）、
基準入力端（２４ａ＞〜（２４ｄ）及びロジック出力端
（３０ａ）〜（３０ｄ）を有している。比較器（２０ａ
）〜（２０ｇ）は、アナログ入力端（２２ａ）〜（２２
ｇ）の信号を基準入力端（２４ａ）〜（２４ｇ＞の基準
電圧信号と比較して、これら入力の電圧レベルの関係を
表すロジック信号を夫々の出力端（３，０ａ）〜（３０
ｇ＞に発生する。

比較器群Ｅにふいて、アナログ入力端（２２ｅ）〜（２
２ｇ）は、夫々の比較器（２０ｅ）〜（２０ｇ）の反転
入力端であり、ライン（１８）に電気的に接続されてい
る。このライン（１８）は、信号Ｖ２を比較器群Ｅの総
ての比較器に与える共通ラインを形成する。基準入力端
（２４ｅ）〜（２４ｇ）は、夫々の比較器（２０ｅ）〜
（２０ｇ）の非反転入力端であり、抵抗回路網Ｈの接続
ノード（２６ｅ）〜（２６ｇ）に電気的に接続されてお
り、それらからの異なる直流基準電圧を受ける。なお、
抵抗回路網Ｈについては、詳細に後述する。比較器群Ｅ
の比較器（２０ｅ）〜（２０ｇ）の各々は、アナログ入
力信号Ｖ２の電圧が接続ノード（２６ｅ）〜（２６ｇ）
の基準電圧よりも夫々低いときに、ロジック１、即ち、
「高」電圧出力信号を発生し、そうでないとき、ロジッ
ク０、即ち、「低」電圧出力信号を発生する。

比較器群Ｆにおいて、アナログ入力端（２２ａ）〜（２
２ｄ）は、夫々の比較器（２０ａ）〜（２０ｄ）の非反
転入力端であり、ライン（１４）に電気的に接続されて
いる。このライン（１４）は、信号Ｖ１　を比較器群Ｆ
の総ての比較器に与える共通ラインを形成する。基準入
力端（２４ａ）〜（２４ｄ）は、夫々の比較器（２０ａ
）〜（２０ｄ）の反転入力端であり、抵抗回路網Ｈの接
続ノード（２６ａ）〜（２６ｄ）に電気的に接続されて
、おり、それらからの異なる直流基準電圧を受ける。比
較器群Ｆの比較器（２０ａ）〜（２０ｄ）の各々は、ア
ナログ入力信号Ｖ１　の電圧が接続ノード（２６ａ）〜
（２６ｄ）の基準電圧を夫々越すと、ロジック１、即ち
、「高」電圧出力信号を発生し、そうでないとき、ロジ
ック０、即ち、「低」電圧出力信号を発生する。

抵抗回路網Ｈは、直列接続された８個の抵抗器（２８ａ
）　〜（２８’ｈ）を具えており、ＶＲＥＦ　＝＋３．
５ｖ及び−ＶＲＥＰ　＝　　３．　５Ｖ（７）直流電源
電圧を正入力端子（１５）及び負入力端子（２５）に夫
々供給する。抵抗回路網Ｈには、７個の接続ノード（２
６ａ）〜（２６ｇ＞があり、これらノードに比較器（２
０ａ）〜（２０ｇ）の夫々の基準入力端を独立に接続す
る。入力端子く２５）及び（１５）に直接接続された抵
抗器（２８ａ）及び（２８ｈ）の抵抗値は、Ｒ／２＝５
．０００オームである。他の抵抗器（２８ｂ）〜（２８
ｇ）の抵抗値は、Ｒ＝１０．０００オームである。勿論
、これら直流電源電圧及び抵抗器の値は、例に過ぎず、
特定の回路アプリケーションに適応するように変更でき
る。

比較器（２０ａ）〜（２０ｇ）のインピーダンスは高い
ので、抵抗器（２８ａ）及び（’２８　ｈ　）の電圧降
下は約０．５ボルトであり、抵抗器（２８ｂ）〜（２８
ｇ）の電圧降下は約１．０ボルトである。抵抗回路網Ｈ
Ｘの端子（１５）及び（２５Ｉ直流電圧Ｖ　ＲＥＦ及び
−ＶＲＥＰカ夫々供給される。よって、基準電圧−３Ｖ
、−ＩＶ、＋ＩＶ及び＋３Ｖが接続ノード（２６ａ）　
〜（２６ｄ）に夫々発生し、基準電圧＋２Ｖ、ＯＶ及び
−２ｖが接続ノード（２６ｅ）〜（２６ｇ）に夫々発生
する。

比較器群Ｆの比較器（２０ａ）　〜（２０ｄ）の出力端
（３０ａ）　〜（３０ｄ）をエンコーダＪに接続し、比
較器群Ｅの比較器（２０ｅ）〜（２０ｇ）の出力端（３
０ｅ）〜（３０ｇ）をエンコーダ■に接続する。エンコ
ーダ■及びＪは、従来のフラッシュ型アナログ・デジタ
ル変換器と一緒にしばしば用いる型式の従来装置であり
、比較器のグループからの類似の出力信号の数を登録し
、２進型式のデジタル信号としてこの数を出力する。エ
ンコーダＩは、比較器（２０ｅ）　〜（２０ｇ）から受
けたロジック１信号の数を検出し、比較器のかかる類似
の出力の数に対応する２進数を表すデジタル出力をライ
ン（３２）に出力する。同様に、エンコーダＪは、比較
器（２０ａ）　〜（２，Ｏｄ）から受けたロジック１信
号の数を検出し、比較器Ａのかかる類似の出力の数に対応する２進数を表すデジタ
ル出力をライン（３４）に出力する。ライン（３２）及
び（３４）を従来型式のデジタル２進信号加算器Ｋに接
続する。この加算器には、ライン（３２）及び（３４）
に受けたデジタル信号が表す２進数の算術和に対応する
デジタル出力信号Ｓｎ　をライン（３６）（及び端子Ｃ
）に供給する。このデジタル出力信号Ｓ、は、比較器群
Ｅ及びＦ内の比較器（２０ａ’）〜（２０ｇ）が発生し
たロジック１出力信号の総数を表す。

動作において、変換器Ａは、端子Ｂからのライン（１０
）の連続的に変化するアナログ信号ｖＡを受ける。この
信号ＶＡ　を直接処理器Ｇ１　に供給するが、この処理
器Ｇ１　は、ライン（１４）を介して出力信号Ｖ１　を
比較器群Ｆの比較器（２０ａ＞〜（２０ｄ）に供給する
。また、信号ＶＡ　をインバータＤに供給して、ライン
（１２）に信号−ＶＡを出力する。この信号−ＶＡ　を
処理器Ｇ２　に供給して、その出力信号ｖ２　は、ライ
ン（１８）を介して比較器群Ｅの比較器（２０ｅ）〜（
２０ｇ）に供給する。比較器群Ｆの比較器（２０ａ）〜
（２０ｄ）は、ライン（１４）からの信号Ｖ１　　をア
ナログ入力端（２２ａ’）〜（２２ｄ）に受けると共に
、抵抗回路網Ｈの接続ノード（２６ａ）〜（２６ｄ）か
らの基準電圧−３Ｖ、−１Ｖ、＋ＩＶ。

＋３ｖを基準入力端（２４ａ）〜（２４ｄ）に受ける。

比較器群Ｅの比較器（２０ｅ）〜（２０ｇ）は、ライン
（１８）からの信号Ｖ２をアナログ入力端（２２ｅ）〜
（２２ｇ）に受けると共に、抵抗回路網Ｈの接続ノード
（２６ｅ）　〜（２６ｇ）からの基準電圧＋２Ｖ、Ｏｖ
、−２Ｖを基準入力端（２４ｅ）〜（２４ｇ）に受ける
。比較器（２０ａ）〜（２０ｄ）の各々は、アナログ入
力信・号を基準入力電圧と比較し、アナログ入力信号Ｖ
１の電圧が基準電圧を越えたときに、ロジック１、即ち
「高」電圧出力信号を発生する。比較器（２０ｅ）〜（
２０ｇ）の各々は、アナログ入力信号を基準入力電圧と
比較し、アナログ入力信号Ｖ２　の電圧が基準電圧未満
のときに、ロジック１、即ち「高」電圧出力信号を発生
する。

ところで、比較器群Ｅ及びＦの比較器には、逆極性のア
ナログ人力信号ｖ２及びｖｌを夫々供給している。また
、比較器群Ｅ及びＦの基準及びアナログ入力端が、反転
及び非反転入力端が逆になるように構成しである。よっ
て、比較器群Ｅ及びＦの夫々の比較器（２０ｅ）　〜（
２０ｇ）及び（２０ａ）　〜（２０ｄ）は、異なる機能
であるが、相補的な型式である。

第２図において、比較器（２０ａ）〜（２０ｇ）の一連
の動作を模式的に示す。ボックス（４０）及び（４２）
は、アナログ入力信号ＶＡ用の電圧レベルを含んでおり
、そのレベルが水平方向に配置された比較器は、一方の
ロジック状態から他方の状態に変化できる。比較器（２
０ａ＞〜（２０ｄ）の各々は、アナログ入力信号ＶＡ　
が夫々の基準電圧レベルよりも高いとき、ロジック１出
力信号を発生し、アナログ人力信号ＶＡ　が夫々の基準
電圧レベル以下のとき、ロジック０出力信号を発生する
。比較器（２０ｅ）〜（２０ｇ）の各々は、反転アナロ
グ人力信号−ＶＡ　が夫々の基準電圧レベル未満とき、
ロジック１出力信号を発生し、反転アナログ入力信号−
ＶＡが夫々の基準電圧レベル以上のとき、ロジック０出
力信号を発生する。よって、アナログ入力信号が一３Ｖ
から＋３ｖの範囲にわたって均一に増加すると、丸で囲
んだ１から７で示す如く、（２０ａ）、（２０ｇ）、（
２０ｂ）、（２Ｏｆ）、（２０ｃ）、（２０ｅ）、（２
０ｄ）の順序で、比較器がロジック０からロジック１に
変化する。逆に、アナログ入力信号が＋３Ｖから一３ｖ
の範囲にわたって均一に減少すると、丸で囲んだ７から
１で示す如く、（２０ｄ）、（２０ｅ）、（２０Ｃ）、
（２Ｏｆ）、（２０ｂ）、（２０ｇ）、（２０ａ）の順
序で、比較器がロジック１からロジック０に変化する。

比較器（２０ａ）〜（２０ｇ）が切り替わるこの独特な
順序は、逆（反転された）極性のアナログ人力信号が供
給された比較器群Ｅ及びＦと、これら比較器群Ｅ及びＦ
の反転及び非反転入力端の逆になった配置の結果である
。

一３Ｖから＋３Ｖの電圧範囲にわたって、ロジツク１出
力信号を発生する比較器の数は、漸次形式で、アナログ
人力信号ＶＡ　の電圧値に比例する。

第３図のグラフ（４４）において、Ｘ軸（４５）は、ア
ナログ人力信号ＶＡ　の電圧レベルを表し、Ｙ軸（４７
）は、ロジック１出力信号を発生、する比較器の数を表
す。線（４６）は、アナログ入力電圧レベルと、ロジッ
ク１出力信号を発生する比較器の数との関係をプロット
したものである。各電圧レベルがロジック゛１　（「高
」電圧）状態の個々の比較器（２０ａ）〜（２０ｇ＞を
グラフ（４４）の線（４６）の下側に示す。グラフ（４
４）から判る如く、ロジック１状態の比較器（２０ａ）
〜（２０ｇ）の数は、アナログ人力信号電圧ＶＡ　の段
階的直線関数である。さらに、（エンコーダＩ及びＪｌ
並びに加算器Ｋによる）デジタル出力信号ＳＤ　は、ロ
ジック１状態の比較器の総数を表すので、線（４６〉は
、デジタル出力信号Ｓ。の２進値をプロットしたもので
ある。よって、デジタル出力信号Ｓｏの２進値は、アナ
ログ入力信号ｖＡの段階的直線関数であるということも
判る。

本発明は、シングルエンド人力構成の従来のアナログ・
デジタル変換器に対して、以下の利点を有する。まず、
第１に、比較器群Ｅ及びＦの各々の人力インピーダンス
は、シングルエンド入力構成の比較器による入力インピ
ーダンスの約２倍である。この高い入力インピーダンス
により、ゼロでないアナログ信号源インピーダンスが原
因の誤差を減少させる。第２に、固定した総合の入力信
号振幅及び所定量の電力に対して、抵抗回路網の総合抵
抗値が、所定量の電力の際よりも係数４だけ減る（４分
の１になる）。これにより、共通抵抗回路網Ｈから比較
器の基準入力端に流れる電流による電圧降下が減る。

第４図は、本発明の好適な他の実施例であるアナログ・
デジタル変換器りを示すブロック図である。変換器りの
構成及び機能は、第１図の変換器Ａに非常に類似してい
る。設計的事項であるが、変換器りは、直流電圧＋７Ｖ
及び−７Ｖを端子（１５）及び（２５）に供給して、ア
ナログ入力信号の電圧に対して異なる動作範囲となる。

変換器りは、抵抗分圧器の如き電圧源（オフセット手段
）Ｍを具えており、この分圧器は、比較器群Ｅの比較器
（２０ｅ）〜（２０ｇ）のアナログ入力端（２２ｅ）〜
（２２ｇ）と処理器Ｇ２との間に接続されている。さら
に、抵抗回路網Ｎの構成は、比較器群Ｅの比較器（２０
ｅ）〜（２０ｇ）に基準電圧を供給するところが、変換
器Ａの抵抗回路網Ｈと異なっている。

電圧源Ｍは、処理器Ｇ２　がライン（１８ａ）に出力し
た出力信号Ｖ２　の振幅を一定値Ｖｓｕｐｐ＝＋２Ｖ（
抵抗器（３８ｂ）〜（３８ｄ）の各々の電圧降下の２分
の１に対応）だけオフセットし、ライ：／（１８ｂ）を
介して、出力信号Ｖ２　＋Ｖｓｕｐｐを比較器群Ｅの比
較器（２０ｅ）〜（２０ｇ＞の入力端（２２ｅ）〜（２
２ｇ＞の各々に供給する。

抵抗回路網Ｎは、５個の直列接続された抵抗器（３８ａ
）〜（３８ｅ）を有している。端子（２５）及び（１５
）に夫々直接接続された抵抗器（３８ａ）及び（３８ｅ
）の抵抗値は、Ｒ／２＝５．０００オームであり、残り
の抵抗２器（−３８ｂ　）〜（３８ｄ）の抵抗値は、２
Ｒ＝２０，０００オームである。

抵抗回路網は、接続ノード（２６ａ）　〜（２６ｄ）の
各々ニ電圧−６Ｖ、−２Ｖ、＋２Ｖ及び＋６Ｖを発生す
る。接続ノード（２６ｂ）、（２６ｃ）及び（２６ｄ’
）は、夫々比較器群Ｆの基準入力端（２４ｂ）、（２４
ｃ）及び（２４ｄ）並びに比較器群Ｅの基準入力端（２
４ｇ）、（２４ｆ）及び（２４ｅ）に接続する。接続ノ
ード（２６ａ）は、比較器（２０ａ）の基準入力端（２
４ａ）に接続する。

動作において、電圧オフセラ）　Ｖｓｕｐｐにより、ア
ナログ入力電圧ＶＡ　に対して、２ボルトだけ偏倚した
電圧レベルで比較器群Ｅの比較器（２０ｅ＞〜（２０ｇ
）が切り替わる。比較器（２０ｅ）〜（２０ｇ）は、抵
抗回路網Ｎの接続ノードからの＋６Ｖ、＋２Ｖ及び−６
Ｖ（７）代わリニ、＋４ｖ１０Ｖ及び−４Ｖにて、効果
的に切り替わる。よって、抵抗回路網Ｎは、基準電圧＋
４Ｖ、ＯＶ及び−４Ｖを別に与える必要がない。したが
って、＋６Ｖから一６Ｖの範囲にわたって２Ｖの分解能
を与えるのに、変換器りの抵抗回路網Ｎには、わずか４
個の接続ノードと、５個の抵抗器のみが必要である。

第５図は、本発明のアナログ・デジタル変換器を単一の
集積回路として実現するための構成Ｐを示している。構
成Ｐは、抵抗回路網Ｈ１アナログ人力供給ライン（１４
）及び（１８）、電源導体（５２）及び（５４）、比較
器群Ｅ及びＦ、エンコーダＩ及びＪを含んでいる。抵抗
回路網Ｈは、中央に配置し、中心線（５０）に沿って縦
方向に延ばす。比較器群Ｅ及びＦは、抵抗回路網Ｈの両
側で縦方向に延びるバンクに配置する。エンコーダＩ及
びＪは、抵抗回路網Ｈの両側で、比較器群Ｅ及びＦの外
側に配置する。信号ＶＩ　及びＶ２を供給するアナログ
入力ライン（１４）及び（１８〉は、抵抗回路網Ｈと比
較器群Ｅ及びＦとの間に夫々縦方向に延びる。電源導体
（５２）は、２個の導体（５８）及び（６０）に分岐し
ており、これら導体（５８）及び（６０）は、抵抗回路
網Ｈと比較器群Ｅ及びＦとの間に縦方向に走り、比較器
群Ｅ及びＦ内の比較器用のグランド接続となる。

電源導体（５４）は、２個の導体（６２）及び（６４）
に分岐しており、比較器群Ｅ及びＦ内の比較器に電力を
供給する。導体（６２）は、比較器群Ｅ及びエンコーダ
Ｉの間を縦方向に延び、導体（６４）は、比較器群Ｆ及
びエンコーダＪの間を縦方向に延びる。

構成Ｐは、抵抗回路網Ｈの周りに、本発明のアナログ・
デジタル変換器の部品を対称に配置しており、構成が小
型になり、集積回路の基板内の回路が発生した電流を効
果的に相殺できる。特に、入力信号Ｖｌ　が基板に注入
した電流は、人力信号Ｖ２が基板のその近傍に注入した
電流と振幅がほぼ等しく、逆極性である。よって、集積
回路基板に注入されたわずかな量の正味のノイズ電流の
みが存在する。さらに、抵抗回路網Ｈに沿った互いに隣
接する位置において、比較器の基準信号入力端から抵抗
回路網Ｈに注入する電流も、はぼ等しい振幅で、逆極性
である。

さらに、電源導体（５２）及び（６２）は、短い導体に
より比較器に電気的に接続されている。

よって、比較器が電源導体に注入した信号電流は、電源
端子内の狭い領域に限定される。

当業者には、本発明の要旨を逸脱することなく本発明の
上述の実施例を変更できることが理解できよう。例えば
、エンコーダ及び加算器を実現する際、機能的に等価な
らば、１つにまとめることができる。

［発明の効果］上述の如く本発明のアナログ・デジタル変換器によれば
、比較器を２つのグループに分割しているので、アナロ
グ信号源グランドへの低インピーダンスの戻り電流接続
の必要性を軽減するか、な゛くすことかできる。また、
２組の比較器群をブシュプル≠誰の入力信号を供給する
ことにより、ノイズ電流を大幅に抑圧できる。よって、
アナログ入力信号の振幅に正確に対応するデジタル出力
ワードを発生するアナログ・デジタル変換器が得られる
。

【図面の簡単な説明】

第１図は本発明の好適な一実施例の回路図、第２図は第
１図の比較器の動作を説明する図、第３図はアナログ入
力電圧の関数として類似の出力状態の比較器の数をプロ
ットした図、第４図は本発明の好適な他の実施例の回路
図、第５図は集積回路に実現した本発明の回路配置を示
す図である。Ｄ：インバータ（入力手段）ＥＳＦ：比較器群Ｈ：抵抗回路網（基準電圧手段） ■、Ｊ：エンコーダ（出力手段）Ｋ：加算器（出力手段）Ｍ：電圧源（オフセット手段）（２０）：比較器

Claims

【特許請求の範囲】１、第１入力信号及び該第１入力信号と振幅が等しく逆
極性の第２入力信号を発生する入力手段と、複数の異なる基準電圧を供給する基準電圧手段と、夫々上記第１入力信号を上記異なる基準電圧と比較する
複数の比較器を有する第１比較器群と、夫々上記第２入力信号を上記異なる基準電圧と比較する
複数の比較器を有する第２比較器群と、上記第１及び第２比較器群の比較器の出力端に接続され
、関連のある出力信号を発生した上記比較器の数に対応
するデジタル出力信号を発生する出力手段とを具えたアナログ・デジタル変換器。２、第１及び第２入力信号の一方の電圧をオフセットす
るオフセット手段を具えた請求項１記載のアナログ・デ
ジタル変換器。３、集積回路基板上の中央に設けられた抵抗回路網と、上記集積回路基板上で上記抵抗回路網の両側に設けられ
た第１及び第２比較器群とを具え、上記第１比較器群の
各比較器は第１入力信号を上記抵抗回路網からの異なる
基準電圧と比較し、上記第２比較器群の各比較器は上記
第１入力信号と振幅が等しく逆極性の第２入力信号を上
記抵抗回路網からの異なる基準電圧と比較し、関連のあ
る出力信号を発生した上記比較器の数に対応するデジタ
ル出力信号を発生することを特徴とするアナログ・デジ
タル変換器。