JPH11145835A - ラダー抵抗 - Google Patents
ラダー抵抗Info
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- JPH11145835A JPH11145835A JP30400597A JP30400597A JPH11145835A JP H11145835 A JPH11145835 A JP H11145835A JP 30400597 A JP30400597 A JP 30400597A JP 30400597 A JP30400597 A JP 30400597A JP H11145835 A JPH11145835 A JP H11145835A
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Abstract
(57)【要約】
【課題】高精度な基準電圧を発生することができるラダ
ー抵抗を提供すること。 【解決手段】ほぼ等しい抵抗値を有する複数の抵抗素子
を各々直線的に直列接続して構成される第１および第２
のラダー抵抗部を備え、これら第１および第２のラダー
抵抗部を平行に、かつ、第１および第２のラダー抵抗部
の対応する各々の抵抗素子をレイアウトの中心に対して
点対称に配置し、第１および第２の基準電圧を第１およ
び第２のラダー抵抗部の両端に各々逆向きに供給し、第
１および第２のラダー抵抗部を構成する抵抗素子間のノ
ードの内、少なくとも１つの理論上同電位となるノード
同士を短絡することによって、上記課題を解決する。
ー抵抗を提供すること。 【解決手段】ほぼ等しい抵抗値を有する複数の抵抗素子
を各々直線的に直列接続して構成される第１および第２
のラダー抵抗部を備え、これら第１および第２のラダー
抵抗部を平行に、かつ、第１および第２のラダー抵抗部
の対応する各々の抵抗素子をレイアウトの中心に対して
点対称に配置し、第１および第２の基準電圧を第１およ
び第２のラダー抵抗部の両端に各々逆向きに供給し、第
１および第２のラダー抵抗部を構成する抵抗素子間のノ
ードの内、少なくとも１つの理論上同電位となるノード
同士を短絡することによって、上記課題を解決する。
Description
【０００１】
【発明の属する技術分野】本発明は、例えばＡ／Ｄコン
バータやＤ／Ａコンバータ等で用いられるラダー抵抗に
関するものである。
バータやＤ／Ａコンバータ等で用いられるラダー抵抗に
関するものである。
【０００２】
【従来の技術】従来のラダー抵抗について、Ａ／Ｄコン
バータを一例に挙げて説明する。図５は、Ａ／Ｄコンバ
ータの構成概念図である。図示例のＡ／Ｄコンバータ２
０は、アナログ入力信号Ａｉｎを３ビットのデジタル出
力信号Ｄ２，Ｄ１，Ｄ０に変換する従来公知のフラッシ
ュ型Ａ／Ｄコンバータの一例を示すもので、基準電圧発
生回路２２、コンパレータ２４、不一致検出回路２６お
よびエンコーダ２８を有する。
バータを一例に挙げて説明する。図５は、Ａ／Ｄコンバ
ータの構成概念図である。図示例のＡ／Ｄコンバータ２
０は、アナログ入力信号Ａｉｎを３ビットのデジタル出
力信号Ｄ２，Ｄ１，Ｄ０に変換する従来公知のフラッシ
ュ型Ａ／Ｄコンバータの一例を示すもので、基準電圧発
生回路２２、コンパレータ２４、不一致検出回路２６お
よびエンコーダ２８を有する。
【０００３】ここで、基準電圧発生回路２２は、基準電
圧ＶｒｅｆＨ，ＶｒｅｆＬの間に、ほぼ等しい抵抗値を
有する８つの抵抗素子Ｒ７，Ｒ６，Ｒ５，Ｒ４，Ｒ３，
Ｒ２，Ｒ１，Ｒ０を直線的に直列接続して構成されたラ
ダー抵抗である。Ａ／Ｄコンバータ２０においては、ま
ず、基準電圧発生回路２２によって、基準電圧Ｖｒｅｆ
Ｈ，ＶｒｅｆＬの間の電圧を均等に分圧した基準電圧が
発生され、各々対応するコンパレータ２４の一方の入力
端子に入力される。
圧ＶｒｅｆＨ，ＶｒｅｆＬの間に、ほぼ等しい抵抗値を
有する８つの抵抗素子Ｒ７，Ｒ６，Ｒ５，Ｒ４，Ｒ３，
Ｒ２，Ｒ１，Ｒ０を直線的に直列接続して構成されたラ
ダー抵抗である。Ａ／Ｄコンバータ２０においては、ま
ず、基準電圧発生回路２２によって、基準電圧Ｖｒｅｆ
Ｈ，ＶｒｅｆＬの間の電圧を均等に分圧した基準電圧が
発生され、各々対応するコンパレータ２４の一方の入力
端子に入力される。
【０００４】また、アナログ入力電圧Ａｉｎは、コンパ
レータ２４の他方の入力端子に共通に入力される。各々
のコンパレータ２４によって、アナログ入力電圧Ａｉｎ
と基準電圧発生回路２２によって発生された各々の基準
電圧とが同時に比較され、不一致検出回路２６によっ
て、互いに隣接するコンパレータ２４から出力される比
較結果の不一致が検出され、エンコーダ２８によって、
不一致の検出結果がエンコードされてデジタル出力信号
Ｄ２〜０が出力される。
レータ２４の他方の入力端子に共通に入力される。各々
のコンパレータ２４によって、アナログ入力電圧Ａｉｎ
と基準電圧発生回路２２によって発生された各々の基準
電圧とが同時に比較され、不一致検出回路２６によっ
て、互いに隣接するコンパレータ２４から出力される比
較結果の不一致が検出され、エンコーダ２８によって、
不一致の検出結果がエンコードされてデジタル出力信号
Ｄ２〜０が出力される。
【０００５】ところで、基準電圧発生回路２２であるラ
ダー抵抗の抵抗素子Ｒ７〜０は、各々の抵抗値が完全に
等しいのが理想的である。しかしながら、現実的には、
不純物濃度等のプロセスのパラメータのばらつきに応じ
て、抵抗素子Ｒ７〜０の抵抗値もばらつき、例えばＲ７
＞Ｒ６＞Ｒ５＞Ｒ４＞Ｒ３＞Ｒ２＞Ｒ１＞Ｒ０の傾斜状
のばらつきを持つため、これがＡ／Ｄコンバータの変換
精度を低下させる原因の１つになっている。
ダー抵抗の抵抗素子Ｒ７〜０は、各々の抵抗値が完全に
等しいのが理想的である。しかしながら、現実的には、
不純物濃度等のプロセスのパラメータのばらつきに応じ
て、抵抗素子Ｒ７〜０の抵抗値もばらつき、例えばＲ７
＞Ｒ６＞Ｒ５＞Ｒ４＞Ｒ３＞Ｒ２＞Ｒ１＞Ｒ０の傾斜状
のばらつきを持つため、これがＡ／Ｄコンバータの変換
精度を低下させる原因の１つになっている。
【０００６】このように、ラダー抵抗の抵抗値Ｒ７〜０
が傾斜状のばらつきを持つ場合、隣接する抵抗素子間の
抵抗値の差は小さいとしても、両端の抵抗素子Ｒ７，Ｒ
０の間の抵抗値の差は大きなものになる。このため、例
えば１０ビット、１２ビットというように、デジタル出
力信号の分解能が高くなるにつれて、その差は膨大なも
のとなり、特に、高精度のＡ／ＤコンバータやＤ／Ａコ
ンバータにおいては重大な問題となっている。
が傾斜状のばらつきを持つ場合、隣接する抵抗素子間の
抵抗値の差は小さいとしても、両端の抵抗素子Ｒ７，Ｒ
０の間の抵抗値の差は大きなものになる。このため、例
えば１０ビット、１２ビットというように、デジタル出
力信号の分解能が高くなるにつれて、その差は膨大なも
のとなり、特に、高精度のＡ／ＤコンバータやＤ／Ａコ
ンバータにおいては重大な問題となっている。
【０００７】
【発明が解決しようとする課題】本発明の目的は、前記
従来技術に基づく問題点をかえりみて、高精度な基準電
圧を発生することができるラダー抵抗を提供することに
ある。
従来技術に基づく問題点をかえりみて、高精度な基準電
圧を発生することができるラダー抵抗を提供することに
ある。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、ほぼ等しい抵抗値を有する複数の抵抗素
子を各々直線的に直列接続して構成される第１および第
２のラダー抵抗部を備え、これら第１および第２のラダ
ー抵抗部が平行に、かつ、前記第１および第２のラダー
抵抗部の対応する各々の抵抗素子がレイアウトの中心に
対して点対称に配置され、第１および第２の基準電圧が
前記第１および第２のラダー抵抗部の両端に各々逆向き
に供給され、前記第１および第２のラダー抵抗部を構成
する前記抵抗素子間のノードの内、少なくとも１つの理
論上同電位となるノード同士が短絡されていることを特
徴とするラダー抵抗を提供するものである。
に、本発明は、ほぼ等しい抵抗値を有する複数の抵抗素
子を各々直線的に直列接続して構成される第１および第
２のラダー抵抗部を備え、これら第１および第２のラダ
ー抵抗部が平行に、かつ、前記第１および第２のラダー
抵抗部の対応する各々の抵抗素子がレイアウトの中心に
対して点対称に配置され、第１および第２の基準電圧が
前記第１および第２のラダー抵抗部の両端に各々逆向き
に供給され、前記第１および第２のラダー抵抗部を構成
する前記抵抗素子間のノードの内、少なくとも１つの理
論上同電位となるノード同士が短絡されていることを特
徴とするラダー抵抗を提供するものである。
【０００９】また、本発明は、ほぼ等しい抵抗値を有す
る複数の抵抗素子を各々直線的に直列接続して構成され
る複数の抵抗組をさらに直列接続して構成される第１お
よび第２のラダー抵抗部を備え、これら第１および第２
のラダー抵抗部の抵抗組が交互に平行に、かつ、前記第
１および第２のラダー抵抗部の対応する各々の抵抗素子
がレイアウトの中心に対して点対称に配置され、第１お
よび第２の基準電圧が前記第１および第２のラダー抵抗
部の両端に各々逆向きに供給され、前記第１および第２
のラダー抵抗部を構成する前記抵抗素子間のノードの
内、少なくとも１つの理論上同電位となるノード同士が
短絡されていることを特徴とするラダー抵抗を提供す
る。
る複数の抵抗素子を各々直線的に直列接続して構成され
る複数の抵抗組をさらに直列接続して構成される第１お
よび第２のラダー抵抗部を備え、これら第１および第２
のラダー抵抗部の抵抗組が交互に平行に、かつ、前記第
１および第２のラダー抵抗部の対応する各々の抵抗素子
がレイアウトの中心に対して点対称に配置され、第１お
よび第２の基準電圧が前記第１および第２のラダー抵抗
部の両端に各々逆向きに供給され、前記第１および第２
のラダー抵抗部を構成する前記抵抗素子間のノードの
内、少なくとも１つの理論上同電位となるノード同士が
短絡されていることを特徴とするラダー抵抗を提供す
る。
【００１０】
【発明の実施の形態】以下に、添付の図面に示す好適実
施例に基づいて、本発明のラダー抵抗を詳細に説明す
る。図１は、本発明のラダー抵抗の第１の実施例のレイ
アウト概念図である。図示例のラダー抵抗１０は、図５
に示す基準電圧発生回路２２となるラダー抵抗との対比
が容易なように、８つの抵抗素子からなる本発明のラダ
ー抵抗の一例を示すもので、第１および第２のラダー抵
抗部１２，１４を有する。
施例に基づいて、本発明のラダー抵抗を詳細に説明す
る。図１は、本発明のラダー抵抗の第１の実施例のレイ
アウト概念図である。図示例のラダー抵抗１０は、図５
に示す基準電圧発生回路２２となるラダー抵抗との対比
が容易なように、８つの抵抗素子からなる本発明のラダ
ー抵抗の一例を示すもので、第１および第２のラダー抵
抗部１２，１４を有する。
【００１１】図示例のラダー抵抗１０において、第１の
ラダー抵抗部１２は、ほぼ等しい抵抗値を有する８つの
抵抗素子Ｒ７１，Ｒ６１，Ｒ５１，Ｒ４１，Ｒ３１，Ｒ
２１，Ｒ１１，Ｒ０１を直線的に直列接続して構成さ
れ、同じように、第２のラダー抵抗部１４は、ほぼ等し
い抵抗値を有する８つの抵抗素子Ｒ７２，Ｒ６２，Ｒ５
２，Ｒ４２，Ｒ３２，Ｒ２２，Ｒ１２，Ｒ０２を直線的
に直列接続して構成されている。
ラダー抵抗部１２は、ほぼ等しい抵抗値を有する８つの
抵抗素子Ｒ７１，Ｒ６１，Ｒ５１，Ｒ４１，Ｒ３１，Ｒ
２１，Ｒ１１，Ｒ０１を直線的に直列接続して構成さ
れ、同じように、第２のラダー抵抗部１４は、ほぼ等し
い抵抗値を有する８つの抵抗素子Ｒ７２，Ｒ６２，Ｒ５
２，Ｒ４２，Ｒ３２，Ｒ２２，Ｒ１２，Ｒ０２を直線的
に直列接続して構成されている。
【００１２】なお、図示例では、例えば第１のラダー抵
抗部１２の抵抗素子Ｒ７１，Ｒ６１の間のノードをノー
ドｎ６１とし、以下同様に、抵抗素子Ｒ６１〜０１の各
抵抗素子間のノードを各々ノードｎ５１，ｎ４１，ｎ３
１，ｎ２１，ｎ１１，ｎ０１とする。また、第１のラダ
ー抵抗部１２の場合と同じように、第２のラダー抵抗部
１４の抵抗素子Ｒ７２〜０２の各抵抗素子間のノードを
各々ノードｎ６２，ｎ５２，ｎ４２，ｎ３２，ｎ２２，
ｎ１２，ｎ０２とする。
抗部１２の抵抗素子Ｒ７１，Ｒ６１の間のノードをノー
ドｎ６１とし、以下同様に、抵抗素子Ｒ６１〜０１の各
抵抗素子間のノードを各々ノードｎ５１，ｎ４１，ｎ３
１，ｎ２１，ｎ１１，ｎ０１とする。また、第１のラダ
ー抵抗部１２の場合と同じように、第２のラダー抵抗部
１４の抵抗素子Ｒ７２〜０２の各抵抗素子間のノードを
各々ノードｎ６２，ｎ５２，ｎ４２，ｎ３２，ｎ２２，
ｎ１２，ｎ０２とする。
【００１３】また、第１のラダー抵抗部１２の両端の抵
抗素子Ｒ７１，Ｒ０１には、各々基準電圧ＶｒｅｆＨ，
ＶｒｅｆＬが供給され、これとは逆向きに、第２のラダ
ー抵抗部１４の両端の抵抗素子Ｒ７２，Ｒ０２には、各
々基準電圧ＶｒｅｆＬ，ＶｒｅｆＨが供給されている。
抗素子Ｒ７１，Ｒ０１には、各々基準電圧ＶｒｅｆＨ，
ＶｒｅｆＬが供給され、これとは逆向きに、第２のラダ
ー抵抗部１４の両端の抵抗素子Ｒ７２，Ｒ０２には、各
々基準電圧ＶｒｅｆＬ，ＶｒｅｆＨが供給されている。
【００１４】また、第１および第２のラダー抵抗部１
２，１４は平行に、かつ、対応する各々の抵抗素子Ｒ７
１およびＲ０２，Ｒ６１およびＲ１２，Ｒ５１およびＲ
２２，Ｒ４１およびＲ３２，Ｒ３１およびＲ４２，Ｒ２
１およびＲ５２，Ｒ１１およびＲ６２，Ｒ０１およびＲ
７２がレイアウトの中心Ｃに対して点対称に配置され、
第１および第２のラダー抵抗部１２，１４の理論上同電
位となるノードｎ６１およびｎ０２，ｎ５１およびｎ１
２，ｎ４１およびｎ２２，ｎ３１およびｎ３２，ｎ２１
およびｎ４２，ｎ１１およびｎ５２，ｎ０１およびｎ６
２の内、ノードｎ３１およびｎ３２だけが短絡されてい
る。
２，１４は平行に、かつ、対応する各々の抵抗素子Ｒ７
１およびＲ０２，Ｒ６１およびＲ１２，Ｒ５１およびＲ
２２，Ｒ４１およびＲ３２，Ｒ３１およびＲ４２，Ｒ２
１およびＲ５２，Ｒ１１およびＲ６２，Ｒ０１およびＲ
７２がレイアウトの中心Ｃに対して点対称に配置され、
第１および第２のラダー抵抗部１２，１４の理論上同電
位となるノードｎ６１およびｎ０２，ｎ５１およびｎ１
２，ｎ４１およびｎ２２，ｎ３１およびｎ３２，ｎ２１
およびｎ４２，ｎ１１およびｎ５２，ｎ０１およびｎ６
２の内、ノードｎ３１およびｎ３２だけが短絡されてい
る。
【００１５】ここで、図２に、本発明のラダー抵抗の電
圧特性を表す一実施例のグラフを示す。まず、図２
（ａ）および（ｂ）のグラフにおいて、実線は各々第１
および第２のラダー抵抗部１２，１４単独の電圧特性、
すなわち、ノードｎ６１〜０１およびノードｎ６２〜０
２の電位を表し、図２（ｃ）のグラフにおいて、実線は
ラダー抵抗１０全体としての電圧特性、すなわち、ノー
ドｎ６２〜０２の電位を表し、図中点線は、理想的な
（理論上の）ラダー抵抗の電圧特性を表す。
圧特性を表す一実施例のグラフを示す。まず、図２
（ａ）および（ｂ）のグラフにおいて、実線は各々第１
および第２のラダー抵抗部１２，１４単独の電圧特性、
すなわち、ノードｎ６１〜０１およびノードｎ６２〜０
２の電位を表し、図２（ｃ）のグラフにおいて、実線は
ラダー抵抗１０全体としての電圧特性、すなわち、ノー
ドｎ６２〜０２の電位を表し、図中点線は、理想的な
（理論上の）ラダー抵抗の電圧特性を表す。
【００１６】なお、図２に示す各グラフは、第１および
第２のラダー抵抗部１２，１４の各々の抵抗素子Ｒ７１
〜０１および抵抗素子Ｒ７２〜０２の抵抗値が、各々Ｒ
７１＜Ｒ６１＜Ｒ５１＜Ｒ４１＜Ｒ３１＜Ｒ２１＜Ｒ１
１＜Ｒ０１、および、Ｒ７２＜Ｒ６２＜Ｒ５２＜Ｒ４２
＜Ｒ３２＜Ｒ２２＜Ｒ１２＜Ｒ０２のほぼ等しい傾斜状
のばらつきを持つ場合の第１および第２のラダー抵抗部
１２，１４、ならびに、ラダー抵抗１０全体の電圧特性
を表すものである。
第２のラダー抵抗部１２，１４の各々の抵抗素子Ｒ７１
〜０１および抵抗素子Ｒ７２〜０２の抵抗値が、各々Ｒ
７１＜Ｒ６１＜Ｒ５１＜Ｒ４１＜Ｒ３１＜Ｒ２１＜Ｒ１
１＜Ｒ０１、および、Ｒ７２＜Ｒ６２＜Ｒ５２＜Ｒ４２
＜Ｒ３２＜Ｒ２２＜Ｒ１２＜Ｒ０２のほぼ等しい傾斜状
のばらつきを持つ場合の第１および第２のラダー抵抗部
１２，１４、ならびに、ラダー抵抗１０全体の電圧特性
を表すものである。
【００１７】図２（ａ）および（ｂ）のグラフに示すよ
うに、第１および第２のラダー抵抗部１２，１４の両端
には、基準電圧ＶｒｅｆＨ，ＶｒｅｆＬが各々逆向きに
供給され、ノードｎ６１〜０１およびノードｎ６２〜０
２の電位勾配の方向が逆向きになるため、第１のラダー
抵抗部１２の各ノードｎ６１〜０１の電位は理想値より
も大きくなり、第２のラダー抵抗部１４の各ノードｎ６
２〜０２の電位は理想値よりも小さくなる。
うに、第１および第２のラダー抵抗部１２，１４の両端
には、基準電圧ＶｒｅｆＨ，ＶｒｅｆＬが各々逆向きに
供給され、ノードｎ６１〜０１およびノードｎ６２〜０
２の電位勾配の方向が逆向きになるため、第１のラダー
抵抗部１２の各ノードｎ６１〜０１の電位は理想値より
も大きくなり、第２のラダー抵抗部１４の各ノードｎ６
２〜０２の電位は理想値よりも小さくなる。
【００１８】これに対し、図２（ｃ）のグラフに示すよ
うに、ラダー抵抗１０全体としての各ノードｎ６２〜０
２の電位は、第１のラダー抵抗部１２のノードｎ３１お
よび第２のラダー抵抗部１４のノードｎ３２を短絡した
ことによって、これらのノードｎ３１およびノードｎ３
２の電位が相殺され、ラダー抵抗１０のノードｎ３２の
電位が理想値にほぼ等しくなるとともに、各ノードｎ６
２〜４２，ｎ２２〜０２の電位も理想値に近くなる。
うに、ラダー抵抗１０全体としての各ノードｎ６２〜０
２の電位は、第１のラダー抵抗部１２のノードｎ３１お
よび第２のラダー抵抗部１４のノードｎ３２を短絡した
ことによって、これらのノードｎ３１およびノードｎ３
２の電位が相殺され、ラダー抵抗１０のノードｎ３２の
電位が理想値にほぼ等しくなるとともに、各ノードｎ６
２〜４２，ｎ２２〜０２の電位も理想値に近くなる。
【００１９】このように、ラダー抵抗１０においては、
第１および第２のラダー抵抗部１２，１４を平行に配置
し、かつ、両者の両端に基準電圧ＶｒｅｆＨ，Ｖｒｅｆ
Ｌを各々逆向きに供給することによって、第１および第
２のラダー抵抗部１２，１４の抵抗素子Ｒ７１〜０１，
Ｒ７２〜０２の抵抗値が、ほぼ等しい傾斜状のばらつき
を持ち、かつ、両者のノードｎ６１〜０１、ノードｎ６
２〜０２の電位勾配の方向が逆向きになる。
第１および第２のラダー抵抗部１２，１４を平行に配置
し、かつ、両者の両端に基準電圧ＶｒｅｆＨ，Ｖｒｅｆ
Ｌを各々逆向きに供給することによって、第１および第
２のラダー抵抗部１２，１４の抵抗素子Ｒ７１〜０１，
Ｒ７２〜０２の抵抗値が、ほぼ等しい傾斜状のばらつき
を持ち、かつ、両者のノードｎ６１〜０１、ノードｎ６
２〜０２の電位勾配の方向が逆向きになる。
【００２０】従って、ラダー抵抗１０においては、第１
および第２のラダー抵抗部１２，１４の理論上同電位と
なるノード、すなわち、ｎ６１およびｎ０２，ｎ５１お
よびｎ１２，ｎ４１およびｎ２２，ｎ３１およびｎ３２
を各々短絡することによって、両者の抵抗素子Ｒ７１〜
０１，Ｒ７２〜０２の抵抗値の傾斜状のばらつきを相殺
し、ラダー抵抗１０の各ノードｎ６２〜０２の電位を理
想値とすることができ、発生される基準電圧の精度を向
上させることができる。
および第２のラダー抵抗部１２，１４の理論上同電位と
なるノード、すなわち、ｎ６１およびｎ０２，ｎ５１お
よびｎ１２，ｎ４１およびｎ２２，ｎ３１およびｎ３２
を各々短絡することによって、両者の抵抗素子Ｒ７１〜
０１，Ｒ７２〜０２の抵抗値の傾斜状のばらつきを相殺
し、ラダー抵抗１０の各ノードｎ６２〜０２の電位を理
想値とすることができ、発生される基準電圧の精度を向
上させることができる。
【００２１】なお、第１のラダー抵抗部１２の各々のノ
ードｎ６１〜０１、および、第２のラダー抵抗部１４の
対応する各々のノードｎ０２〜６２をそれぞれ短絡する
のが最も好ましいのはもちろんであるが、現実的には、
分解能の高いＡ／ＤコンバータやＤ／Ａコンバータで
は、第１および第２のラダー抵抗部１２，１４のノード
の数が膨大なものとなるため、両者の対応するノードの
内の少なくとも１つのノードを短絡すればよい。
ードｎ６１〜０１、および、第２のラダー抵抗部１４の
対応する各々のノードｎ０２〜６２をそれぞれ短絡する
のが最も好ましいのはもちろんであるが、現実的には、
分解能の高いＡ／ＤコンバータやＤ／Ａコンバータで
は、第１および第２のラダー抵抗部１２，１４のノード
の数が膨大なものとなるため、両者の対応するノードの
内の少なくとも１つのノードを短絡すればよい。
【００２２】このように、例えば第１および第２のラダ
ー抵抗部１２，１４の対応するノードの１つをだけ短絡
する場合、例えば図示例のように、第１および第２のラ
ダー抵抗部１２，１４の中央のノードｎ３１，ｎ３２を
短絡するのが最も好ましく、２つ以上のノードを短絡す
る場合、短絡するノードを均等に配分して配置するのが
好ましい。また、短絡するノードの数は、要求される精
度に応じて適宜決めるのが好ましい。
ー抵抗部１２，１４の対応するノードの１つをだけ短絡
する場合、例えば図示例のように、第１および第２のラ
ダー抵抗部１２，１４の中央のノードｎ３１，ｎ３２を
短絡するのが最も好ましく、２つ以上のノードを短絡す
る場合、短絡するノードを均等に配分して配置するのが
好ましい。また、短絡するノードの数は、要求される精
度に応じて適宜決めるのが好ましい。
【００２３】なお、図示例では、図５に示す基準電圧発
生回路２２となるラダー抵抗との対比が容易なように、
８つの抵抗素子からなるラダー抵抗１０の一例を示して
いるが、本発明はこれに限定されず、ラダー抵抗１０を
構成する抵抗素子の個数は何ら限定されるものではな
い。また、本発明のラダー抵抗は、Ａ／Ｄコンバータや
Ｄ／Ａコンバータはもちろん、高精度な基準電圧を必要
とする各種の回路においても適用可能である。
生回路２２となるラダー抵抗との対比が容易なように、
８つの抵抗素子からなるラダー抵抗１０の一例を示して
いるが、本発明はこれに限定されず、ラダー抵抗１０を
構成する抵抗素子の個数は何ら限定されるものではな
い。また、本発明のラダー抵抗は、Ａ／Ｄコンバータや
Ｄ／Ａコンバータはもちろん、高精度な基準電圧を必要
とする各種の回路においても適用可能である。
【００２４】次に、図３に、本発明のラダー抵抗の第２
の実施例のレイアウト概念図を示す。このラダー抵抗１
６において、第１のラダー抵抗部１２は、ほぼ等しい抵
抗値を有する４つの抵抗素子を直線的に直列接続して構
成される２つの抵抗組１２ａ，１２ｂをさらに直列接続
して構成され、同じように、第２のラダー抵抗部１４
は、ほぼ等しい抵抗値を有する４つの抵抗素子を直線的
に直列接続して構成される２つの抵抗組１４ａ，１４ｂ
をさらに直列接続して構成されている。
の実施例のレイアウト概念図を示す。このラダー抵抗１
６において、第１のラダー抵抗部１２は、ほぼ等しい抵
抗値を有する４つの抵抗素子を直線的に直列接続して構
成される２つの抵抗組１２ａ，１２ｂをさらに直列接続
して構成され、同じように、第２のラダー抵抗部１４
は、ほぼ等しい抵抗値を有する４つの抵抗素子を直線的
に直列接続して構成される２つの抵抗組１４ａ，１４ｂ
をさらに直列接続して構成されている。
【００２５】また、第１のラダー抵抗部１２の両端に
は、各々基準電圧ＶｒｅｆＨ，ＶｒｅｆＬが供給され、
これとは逆向きに、第２のラダー抵抗部１４の両端に
は、各々基準電圧ＶｒｅｆＬ，ＶｒｅｆＨが供給されて
いる。第１のラダー抵抗部１２の抵抗組１２ａ，１２
ｂ、および、第２のラダー抵抗部１４の抵抗組１４ａ，
１４ｂは交互に平行に、かつ、対応する各々の抵抗素子
がレイアウトの中心Ｃに対して点対称に配置されてい
る。
は、各々基準電圧ＶｒｅｆＨ，ＶｒｅｆＬが供給され、
これとは逆向きに、第２のラダー抵抗部１４の両端に
は、各々基準電圧ＶｒｅｆＬ，ＶｒｅｆＨが供給されて
いる。第１のラダー抵抗部１２の抵抗組１２ａ，１２
ｂ、および、第２のラダー抵抗部１４の抵抗組１４ａ，
１４ｂは交互に平行に、かつ、対応する各々の抵抗素子
がレイアウトの中心Ｃに対して点対称に配置されてい
る。
【００２６】また、ラダー抵抗１６においては、理論上
同電位となる第１および第２のラダー抵抗部１２，１４
の全てのノード同士が各々短絡されている。ラダー抵抗
１６においては、発生される基準電圧の精度を向上させ
ることができるのはもちろん、第１および第２のラダー
抵抗部１２，１４を各々複数の抵抗組に分割することに
よって、ラダー抵抗１６の形状を適宜調整することがで
きるため、ラダー抵抗１６が占有するレイアウトの面積
を削減することができる。
同電位となる第１および第２のラダー抵抗部１２，１４
の全てのノード同士が各々短絡されている。ラダー抵抗
１６においては、発生される基準電圧の精度を向上させ
ることができるのはもちろん、第１および第２のラダー
抵抗部１２，１４を各々複数の抵抗組に分割することに
よって、ラダー抵抗１６の形状を適宜調整することがで
きるため、ラダー抵抗１６が占有するレイアウトの面積
を削減することができる。
【００２７】なお、本発明は、図示例のものに限定され
ず、ラダー抵抗１６を構成する抵抗素子の個数は何ら限
定されるものではない。例えば、図４に、本発明のラダ
ー抵抗の第３の実施例のレイアウト概念図を示す。この
ラダー抵抗１８は、図３に示すラダー抵抗１６におい
て、１６個の抵抗素子からなる本発明のラダー抵抗の一
例を示すものである。なお、同図では、煩雑さを避ける
ために一部のノード同士だけを短絡したものを示す。
ず、ラダー抵抗１６を構成する抵抗素子の個数は何ら限
定されるものではない。例えば、図４に、本発明のラダ
ー抵抗の第３の実施例のレイアウト概念図を示す。この
ラダー抵抗１８は、図３に示すラダー抵抗１６におい
て、１６個の抵抗素子からなる本発明のラダー抵抗の一
例を示すものである。なお、同図では、煩雑さを避ける
ために一部のノード同士だけを短絡したものを示す。
【００２８】また、ラダー抵抗１６，１８においては、
４つの抵抗素子によって１つの抵抗組が構成されている
が、本発明においては、抵抗組をいくつの抵抗素子によ
って構成してもよいことは言うまでもないことである。
以上、本発明のラダー抵抗について詳細に説明したが、
本発明は上記実施例に限定されず、本発明の主旨を逸脱
しない範囲において、種々の改良や変更をしてもよいの
はもちろんである。
４つの抵抗素子によって１つの抵抗組が構成されている
が、本発明においては、抵抗組をいくつの抵抗素子によ
って構成してもよいことは言うまでもないことである。
以上、本発明のラダー抵抗について詳細に説明したが、
本発明は上記実施例に限定されず、本発明の主旨を逸脱
しない範囲において、種々の改良や変更をしてもよいの
はもちろんである。
【００２９】
【発明の効果】以上詳細に説明した様に、本発明のラダ
ー抵抗は、ほぼ等しい抵抗値を有する複数の抵抗素子を
各々直線的に直列接続して構成される第１および第２の
ラダー抵抗部を備え、これら第１および第２のラダー抵
抗部を平行に、かつ、第１および第２のラダー抵抗部の
対応する各々の抵抗素子をレイアウトの中心に対して点
対称に配置し、もしくは、ほぼ等しい抵抗値を有する複
数の抵抗素子を各々直線的に直列接続して構成される複
数の抵抗組をさらに直列接続して構成される第１および
第２のラダー抵抗部を備え、これら第１および第２のラ
ダー抵抗部の抵抗組を交互に平行に、かつ、第１および
第２のラダー抵抗部の対応する各々の抵抗素子をレイア
ウトの中心に対して点対称に配置し、第１および第２の
基準電圧を第１および第２のラダー抵抗部の両端に各々
逆向きに供給し、第１および第２のラダー抵抗部を構成
する抵抗素子間のノードの内、少なくとも１つの理論上
同電位となるノード同士を短絡するようにしたものであ
る。これにより、本発明のラダー抵抗によれば、第１お
よび第２のラダー抵抗を構成する抵抗素子の抵抗値の傾
斜状のばらつきを相殺して、ラダー抵抗の各ノードの電
位を理想値もしくは理想値に近い値とすることができ、
発生される基準電圧の精度を向上させることができる。
また、本発明のラダー抵抗によれば、第１および第２の
ラダー抵抗部を各々複数の抵抗組に分割することによっ
て、ラダー抵抗の形状を適宜調整することができ、ラダ
ー抵抗が占有するレイアウトの面積を削減することがで
きる。
ー抵抗は、ほぼ等しい抵抗値を有する複数の抵抗素子を
各々直線的に直列接続して構成される第１および第２の
ラダー抵抗部を備え、これら第１および第２のラダー抵
抗部を平行に、かつ、第１および第２のラダー抵抗部の
対応する各々の抵抗素子をレイアウトの中心に対して点
対称に配置し、もしくは、ほぼ等しい抵抗値を有する複
数の抵抗素子を各々直線的に直列接続して構成される複
数の抵抗組をさらに直列接続して構成される第１および
第２のラダー抵抗部を備え、これら第１および第２のラ
ダー抵抗部の抵抗組を交互に平行に、かつ、第１および
第２のラダー抵抗部の対応する各々の抵抗素子をレイア
ウトの中心に対して点対称に配置し、第１および第２の
基準電圧を第１および第２のラダー抵抗部の両端に各々
逆向きに供給し、第１および第２のラダー抵抗部を構成
する抵抗素子間のノードの内、少なくとも１つの理論上
同電位となるノード同士を短絡するようにしたものであ
る。これにより、本発明のラダー抵抗によれば、第１お
よび第２のラダー抵抗を構成する抵抗素子の抵抗値の傾
斜状のばらつきを相殺して、ラダー抵抗の各ノードの電
位を理想値もしくは理想値に近い値とすることができ、
発生される基準電圧の精度を向上させることができる。
また、本発明のラダー抵抗によれば、第１および第２の
ラダー抵抗部を各々複数の抵抗組に分割することによっ
て、ラダー抵抗の形状を適宜調整することができ、ラダ
ー抵抗が占有するレイアウトの面積を削減することがで
きる。
【図１】 本発明のラダー抵抗の第１の実施例のレイア
ウト概念図である。
ウト概念図である。
【図２】 （ａ）および（ｂ）は、各々本発明のラダー
抵抗の第１および第２のラダー抵抗部単独の電圧特性を
表す一実施例のグラフ、（ｃ）は、本発明のラダー抵抗
全体としての電圧特性を表す一実施例のグラフである。
抵抗の第１および第２のラダー抵抗部単独の電圧特性を
表す一実施例のグラフ、（ｃ）は、本発明のラダー抵抗
全体としての電圧特性を表す一実施例のグラフである。
【図３】 本発明のラダー抵抗の第２の実施例のレイア
ウト概念図である。
ウト概念図である。
【図４】 本発明のラダー抵抗の第３の実施例のレイア
ウト概念図である。
ウト概念図である。
【図５】 Ａ／Ｄコンバータの一例の構成概念図であ
る。
る。
１０，１６，１８ ラダー抵抗 １２，１４ ラダー抵抗部 １２ａ，１２ｂ，１４ａ，１４ｂ 抵抗組 ２０ Ａ／Ｄコンバータ ２２ 基準電圧発生回路 ２４ コンパレータ ２６ 不一致検出回路 ２８ エンコーダ Ｒ７１，Ｒ６１，Ｒ５１，Ｒ４１，Ｒ３１，Ｒ２１，Ｒ
１１，Ｒ０１，Ｒ７２，Ｒ６２，Ｒ５２，Ｒ４２，Ｒ３
２，Ｒ２２，Ｒ１２，Ｒ０２，Ｒ７，Ｒ６，Ｒ５，Ｒ
４，Ｒ３，Ｒ２，Ｒ１，Ｒ０ 抵抗素子 ｎ６１，ｎ５１，ｎ４１，ｎ３１，ｎ２１，ｎ１１，ｎ
０１，ｎ６２，ｎ５２，ｎ４２，ｎ３２，ｎ２２，ｎ１
２，ｎ０１ ノード ＶｒｅｆＬ，ＶｒｅｆＨ 基準電圧
１１，Ｒ０１，Ｒ７２，Ｒ６２，Ｒ５２，Ｒ４２，Ｒ３
２，Ｒ２２，Ｒ１２，Ｒ０２，Ｒ７，Ｒ６，Ｒ５，Ｒ
４，Ｒ３，Ｒ２，Ｒ１，Ｒ０ 抵抗素子 ｎ６１，ｎ５１，ｎ４１，ｎ３１，ｎ２１，ｎ１１，ｎ
０１，ｎ６２，ｎ５２，ｎ４２，ｎ３２，ｎ２２，ｎ１
２，ｎ０１ ノード ＶｒｅｆＬ，ＶｒｅｆＨ 基準電圧
Claims (2)
- 【請求項１】ほぼ等しい抵抗値を有する複数の抵抗素子
を各々直線的に直列接続して構成される第１および第２
のラダー抵抗部を備え、 これら第１および第２のラダー抵抗部が平行に、かつ、
前記第１および第２のラダー抵抗部の対応する各々の抵
抗素子がレイアウトの中心に対して点対称に配置され、
第１および第２の基準電圧が前記第１および第２のラダ
ー抵抗部の両端に各々逆向きに供給され、前記第１およ
び第２のラダー抵抗部を構成する前記抵抗素子間のノー
ドの内、少なくとも１つの理論上同電位となるノード同
士が短絡されていることを特徴とするラダー抵抗。 - 【請求項２】ほぼ等しい抵抗値を有する複数の抵抗素子
を各々直線的に直列接続して構成される複数の抵抗組を
さらに直列接続して構成される第１および第２のラダー
抵抗部を備え、 これら第１および第２のラダー抵抗部の抵抗組が交互に
平行に、かつ、前記第１および第２のラダー抵抗部の対
応する各々の抵抗素子がレイアウトの中心に対して点対
称に配置され、第１および第２の基準電圧が前記第１お
よび第２のラダー抵抗部の両端に各々逆向きに供給さ
れ、前記第１および第２のラダー抵抗部を構成する前記
抵抗素子間のノードの内、少なくとも１つの理論上同電
位となるノード同士が短絡されていることを特徴とする
ラダー抵抗。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30400597A JPH11145835A (ja) | 1997-11-06 | 1997-11-06 | ラダー抵抗 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30400597A JPH11145835A (ja) | 1997-11-06 | 1997-11-06 | ラダー抵抗 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11145835A true JPH11145835A (ja) | 1999-05-28 |
Family
ID=17927921
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30400597A Pending JPH11145835A (ja) | 1997-11-06 | 1997-11-06 | ラダー抵抗 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11145835A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001168718A (ja) * | 1999-11-05 | 2001-06-22 | Texas Instr Inc <Ti> | 改良された比率計式出力電圧の安定性をもった電位差計式デジタル−アナログ変換器 |
| US6710730B2 (en) | 2000-12-26 | 2004-03-23 | Renesas Technology Corp. | Ladder resistor with reduced interference between resistor groups |
| US6937178B1 (en) | 2003-05-15 | 2005-08-30 | Linear Technology Corporation | Gradient insensitive split-core digital to analog converter |
| US6961014B2 (en) | 2003-05-28 | 2005-11-01 | Yamaha Corporation | D/A converter |
-
1997
- 1997-11-06 JP JP30400597A patent/JPH11145835A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001168718A (ja) * | 1999-11-05 | 2001-06-22 | Texas Instr Inc <Ti> | 改良された比率計式出力電圧の安定性をもった電位差計式デジタル−アナログ変換器 |
| JP4497705B2 (ja) * | 1999-11-05 | 2010-07-07 | センサータ テクノロジーズ インコーポレーテッド | 改良された比率計式出力電圧の安定性をもった電位差計式デジタル−アナログ変換器 |
| US6710730B2 (en) | 2000-12-26 | 2004-03-23 | Renesas Technology Corp. | Ladder resistor with reduced interference between resistor groups |
| US6937178B1 (en) | 2003-05-15 | 2005-08-30 | Linear Technology Corporation | Gradient insensitive split-core digital to analog converter |
| US6961014B2 (en) | 2003-05-28 | 2005-11-01 | Yamaha Corporation | D/A converter |
| CN100380813C (zh) * | 2003-05-28 | 2008-04-09 | 雅马哈株式会社 | 数模转换器 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040527 |
|
| A977 | Report on retrieval |
Effective date: 20060417 Free format text: JAPANESE INTERMEDIATE CODE: A971007 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060606 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20061010 |